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KR890008838A - 정적 랜덤 억세스 메모리 셀 - Google Patents

정적 랜덤 억세스 메모리 셀 Download PDF

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KR890008838A
KR890008838A KR1019880015243A KR880015243A KR890008838A KR 890008838 A KR890008838 A KR 890008838A KR 1019880015243 A KR1019880015243 A KR 1019880015243A KR 880015243 A KR880015243 A KR 880015243A KR 890008838 A KR890008838 A KR 890008838A
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potential
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transistor
amplifier
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디트빈 하르트그링 코르넬리스
푸르터 티에멘
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이반 밀러 레르너
엔.브이.필립스 글로아이람페파브리켄
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Abstract

내용 없음

Description

정적 랜덤 억세스 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 정적 랜덤 억세스 메모리 셀(static rndom access memory cell)의 개략적인 회로도.
제 2 도는 n채널 절연 게이트 전계효과 트랜지스터의 특정 구성에 대해 열전자 안전 동작 영역이 발견되는 것을 도시한 도면.
제3도는 제1도에 도시된 셀을 갖는 정적 랜덤 억세스 메모리 장치의 회로도.
*도면의 주요부분에 대한 부호의 설명
1 : 정적 랜덤 억세스 메모리 셀 4 : p채널 트랜지스터
5 : n채널 트랜지스터 8,9 : 다이오드

Claims (10)

  1. CMOS 서브마이크론 SRAM-셀을 구비하며, 여기서 상기 셀은 한쌍의 교차-결합된 반전기를 구비하고, 각각의 반전기는 공급전압을 수신하기 위한 두개의 공급 터미널 사이에 반전기-PMOS-트랜지스터와 반전기-NMOS-트랜지스터의 직렬 연결을 구비하고, 반전기의 출력은 각각의 NMOS-억세스-트랜지스터를 경유하여 각각의 비트라인에 결합되며, 판독 연산을 실행하기 이전에 상기 비트 라인을 선정된 프리차징 전압으로 프리차징하는 프리차징 수단을 구비하는 메모리에 있어서, 상기 프리차징 전압은 각각의 억세스-트랜지스터에서 발생하는 열 전자 스트레스를 방지하도록 상기 공급 전압 이하인 것이 적절하며, 상기 출력을 거쳐서 상호 연결된 채널을 가진 상기 반전기-NMOS-트랜지스터와 상기 억세스-트랜지스터의 결합 각각에서의 트랜지스터는 저논리 레벨을 나타내는 전압을 유지하도록 실현되며, 상기 전압이 상기 출력에 존재할 때 또다른 반전기-NMOS-트랜지스터에서 발생하는 열전자 스트레스를 방지하기 위하여 상기 또다른 반전기-NMOS-트랜지스터의 임계전압보다 상당히 낮은 안전갑 이하로 실현되는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 공급 전압은 사실상 5볼트이며, 상기 프리차징 전압은 대략 2.5볼트와 4볼트 사이에 있으며, 상기 안전값은 대략 상기 임계전압에서 0.3볼트를 뺀값에 상당하는 것을 특징으로 하는 메모리.
  3. 제1항 또는 2하에 있어서, 메모리는 프리차징하기에 앞서서 각각의 기재연산을 실행하는 제어수단을 구비하는 것을 특징으로 하는 메모리.
  4. 제1항 또는 2항에 있어서, 메모리는 판독연산에 앞서서 각각의 기재 연산을 실행하는 제어수단을 구비하느 것을 특징으로 하는메모리.
  5. 제1항 또는 2하에 있어서, 각각의 반전기-NMOS-트랜지스터의 길이분의 너비비율(W/L)은 반전기-NMOS-트랜지스터의 채널에 연결된 채녈을 가진 억세스-트랜지스터의 길이부늬 너비 비율(W/L)보다 대략 2배 큰 것을 특징으로 하는 메모리.
  6. 제1항 또는 2항에 있어서, 상기 임계전압은 대략 1.3볼트보다 높은 것을 특징으로 하는 메모리.
  7. 행과 열로 배치된 복수의 정적 랜덤 억세스 메모리 셀을 구비하며, 상기 각각의 셀은 제1 및 제2CMOS 인버팅 증폭기 구조를 구비하며, 상기 구조는 크로스 결합되어, 동작에 있어서, 제1구조의 출력에서의 전위가 제2구조의 출력에서의 전위에 대해 포지티브가 되는 제1안정 상태 및 그 역이 되는 제2안정상태를 가지는 배열을 형성하며, 또다른 제1 및 제2n 채널 절연 게이트 전계효과 틀내지스터 구조르 구비하며, 여기서, 각 트랜지스터의 게이트 전극은 관련 행에 대한 셀 억세스 신호공급 도체에 접속되며, 트랜지스터의 채널은 제1및 제2증폭기 구조의 출력을 관련 열에 대한 제1및 제2정보신호 도체에 접속시키며 상기 CMOS 구조는 상기 전원 도체 사이의 전위차를 유지하기 위해 전원 수단의 출력 접속된 전원 도체사이에접속되며, 셀 억세스 신호 공급 도체에 전위를 인가하는 동안에 주어진 전위로 정보 신호 도체를 충전시키는 수단을 구비하며, 상기 인가 전위는 다수의 비전도 셀의 n채널트랜지스터를 유지시키며, 포지티브 방향으로 선택된 셀 억세스 신호 공급 도체상의 전위를 변경시켜서 전도 상태에 대한 대응행의 셀의 또다른 n채널 구조를 절환시켜서, 제1 및 제2안정상태가 관련 행의각 셀에 동시에 존재하는 것을 나타내는 정보 신호 도체 전위를 인가하는 정적 랜덤 억세스 메모리에 있어서, 상기 전위차가 충분하여, 전도성 채널 양단에 직접 안가되면, 관련 트랜지스터 구조가 전도되는 동안에 관련 셀의 또다른 n채널 트랜지스터 구조 또는 관련 셀의 어느 증폭기 구조의 전도 n채널트랜지스터 구조는 관련 트랜지스터 구조 및 상기 주어진 전위에 있어서 실질적인 열-전자 스트레스를 받게 되며,각 셀의 증폭기 n채널 구조의 임계 전압과, 대응셀의 또다른 n채널 구조의 채널 콘덕턴스에 대한 각 셀의ㅣ 층폭기 n채널 구조으 채널 콘덕턴스의 비가 상기 각 n채널 구조에 대해, 실질적인 열-전자 스트레스가 관련 구조에서 발생되는 드레인-소스전극 및 게이트-소스 전압의 컴비네이션이 동작시자발적으로 발생되지 않게하는 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
  8. 제7항에 있어서, 상기 전위차는 약 5볼트이며, 상기 주어진 전위는 공급도체의 더욱 네가티브한값에 대해 4볼트 이상이 되지 않으며, 증폭기 n채널 구조의 임계치 및 또다른 n채널 구조의 채널 콘덕턴스에 대한 증폭기 n채널 구종의 채널 콘덕턴스의비는 어는 증폭기 n-채널 구조의 게이트-소스전압도(T-0.25) 전압을 초과되지 않게되며, 이때, 쌍안정 상태가 존재하며, 비전도 상태의 구조가 되며, 포지티브 방향으로의 변화가 셀 억세스 신호 공급 도체상에서 발생되며, 여기서 T는 관련 n-채널 구조의 임계치인 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
  9. 행과 열로 배치된 복수으 정적 랜덤 억세스 메모리 셀을 구비하며, 상기 각각의 셀은 제1 및 제2CMOS 인버팅 증폭기 구조를 구비하며, 상기 구조는 크로스 결합되어, 동작에 있어서, 제1구조의 출력에서의 전위가 제2구조의 출력에서의 전위에 대해 포지티브가 되는 제1안정 상태 및 그 역이 되는 제2안정상태를 가지는 배열을 형성하며, 또다른 제1 및 제2n채널 절연 게이트 전계효과 트랜지스터구조를 구비하며, 여기서, 각 트랜지스터의 게이트 전극은 관련 행에 대한 셀 억세스 신호 공급 도체에 접속되며, 트랜지스터의 채널은 제1 및 제2증폭기 구조의 출력을 관련 열에 대한 제1 및 제2 정보 신호 도체에 접속시키며, 상기 CMOS 구조는 상기 전원 도체 사이으 전위차를 유지하기 위해 전원 수단의 출력 접속된 전원 도체사이에 접속되며, 각각의 전위를 인가하기 위한 수단을 구비하며, 그중 한 전위는 주어진 행의 정보 신호 도체사의 전위보다 더욱 포지티브하며, 선택된 해의 셀 억게세스 도체 상의 전위를 포지티브 방향으로 변경시켜, 대응 행의 셀의 또다른 n채널을 전도상태로 절화　시켜, 선택된행 및 주어진 열에 배치되는 셀에 나타나는 안정 상태는 더욱 포지티브한 전위를 운송하는 주어진 행의 정보 신호 도체를 나타내는 정적 랜덤 억세스 메모리 장치에 있어서, 상기 수단은 정보 신호 도체상에 각각의 전위를 인가하기 전에 셀 억세스상의 포지티브 방향으로의 전위 변화를 이행하기 위해 배치되며, 상기 주어진 전위와 상기 각 전위의 더욱 포지티브한 값과, 각 셀의 증폭기 n-채널 구조의 임계전압과, 대응셀의 또다른 n-채널 구조의 채널 콘덕턴스에 대한 각 셀의 증폭기 n-채널 구조의 채널 콘덕턴스의 비가 상기 각 n태널 구조에 대해, 실질적인 열-전자 스트레스가 관련 구조에서 발생되는 드레인-소스 전극 및 게이트-소스 전압의 콤비네이션이 동작시 자발적으로 발생되지 않게하는 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
  10. 제9항에 있어서, 상기 전위차는 약 5볼트이며, 상기 주어진 전위는 공급도체의 더욱 네가티브한 값에 대해 4볼트 이상이 되지 않으며, 증폭기 n 채널 구조의 임계치 및 또다른 n채널 구조의 채널 콘덕턴스에 대한 증폭기 n 채널 구조의 채널 콘덕턴스의 비는 어느 증폭기 n-채널 구조의 게이트-소스전압도(T-0.25) 전압을 초과되지 않게되며, 이때, 쌍안정 상태가 존재하며, 비전도 상태의 구조가 되며, 포지티브 방향으로의 변화가 셀 억세스 신호 공급 도체상에서 발생되며, 여기서 T는 관련 n-채널 구조의 임계치인 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880015243A 1987-11-20 1988-11-19 정적 랜덤 억세스 메모리 셀 KR970006193B1 (ko)

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GB8727249 1987-11-20
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0400184A1 (de) * 1989-05-31 1990-12-05 Siemens Aktiengesellschaft Integrierter Halbleiter-speicher vom Typ DRAM und Verfahren zu seinem Betrieb
US5311471A (en) * 1989-11-27 1994-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2534786B2 (ja) * 1989-11-27 1996-09-18 株式会社東芝 半導体集積回路
NL8903033A (nl) * 1989-12-11 1991-07-01 Philips Nv Alfa-straling ongevoelige 6 transistor cmos geheugencel.
DE4210277C5 (de) * 1992-03-28 2009-02-26 Henkel Ag & Co. Kgaa Kleb- und Dichtstoff und dessen Verwendung
US6285580B1 (en) 1999-05-28 2001-09-04 Bae Systems Information Method and apparatus for hardening a static random access memory cell from single event upsets

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4150441A (en) * 1978-03-20 1979-04-17 Microtechnology Corporation Clocked static memory
US4451907A (en) * 1981-10-26 1984-05-29 Motorola, Inc. Pull-up circuit for a memory
US4623989A (en) * 1983-08-31 1986-11-18 Texas Instruments Incorporated Memory with p-channel cell access transistors
JPS61253695A (ja) * 1985-05-07 1986-11-11 Hitachi Ltd 半導体記憶装置
JPS639095A (ja) * 1986-06-30 1988-01-14 Toshiba Corp スタテイツク型半導体メモリ
US4760557A (en) * 1986-09-05 1988-07-26 General Electric Company Radiation hard memory cell circuit with high inverter impedance ratio

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JPH023170A (ja) 1990-01-08
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DE3850048D1 (de) 1994-07-14
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EP0317012A2 (en) 1989-05-24
US5038326A (en) 1991-08-06
GB8727249D0 (en) 1987-12-23
GB2212681A (en) 1989-07-26

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