DE68925181T2

DE68925181T2 - Digitales Speichersystem

Info

Publication number: DE68925181T2
Application number: DE68925181T
Authority: DE
Inventors: Albert Henry Taddiken; William Alvin White
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-10-25
Filing date: 1989-10-17
Publication date: 1996-05-02
Anticipated expiration: 2009-10-18
Also published as: EP0366332A3; EP0366332B1; EP0366332A2; DE68925181D1; JP2752197B2; JPH02244493A; US4951252A

Description

Digitales Speichersystem

Die US-Regierung besitzt eine voll bezahlte Lizenz für diese Erfindung und das Recht, unter bestimmten Umständen den Patentinhaber dazu aufzufordern, anderen eine Lizenz unter angemessenen Bedingungen, wie sie in dem Vertrag Nr. F33615-85-C-1797 von den Air Force Wright Aeronautical Laboratories gewährt wurden, zu erteilen.

Bereich der Erfindung

Diese Erfindung bezieht sich auf digitale Speichersysteme und insbesondere auf ein statisches Hochgeschwindigkeits- Direktzugriffsspeichersystem (RAM).

Hintergrund

In statischen Hochgeschwindigkeits-RAM-Systemen, von denen z.B. im U.S. Patent Nr. 4, 665, 508, das an den Rechtsnachfolger der vorliegenden Erfindung übertragen wurde, eines offenbart ist, erfordert die typische Kombination einer Bitleitung mit hoher Kapazität und eines relativ niedrigen Pegels an Bitleitungs-Ladestrom einen niedrigen Bitleitungs- Spannungshub. Demgemäß haben herkömmliche RAM-Entwürfe relativ komplexe und viel Leistung verbrauchende Schaltungen verwendet, um eine ausreichende Signalverstärkung zu liefern. Dennoch war die Verstärkung der Leseverstärker ein begrenzender Faktor für die Geschwindigkeit der Speicheroperationen, z.B. das Auslesen von Daten aus den Speicherzellen. Das heißt, daß für ein gegebenes Verstärkungsniveau ein minimaler Bitleitungs-Spannungshub bereitgestellt werden muß, damit sich ein Signal ausreichender Stärke entwickelt, um einen einwandfreien Betrieb des angrenzenden Schaltungsaufbaus zu erlauben.
Die Ansprechzeit t zur Entwicklung eines Spannungshubs V ist proportional zur Spannung, d.h.:
V = It/C,
wobei I der Ladestrom und C die Kapazität der Bitleitung ist. Der Wunsch in diesem Fachgebiet besteht darin, die Ansprechzeit zu minimieren, um eine höhere Arbeitsgeschwindigkeit des Speichers zu schaffen. Im Zuge der Erhöhung der Dichte von statischen RAM-Bauelementen ist es ebenfalls wünschenswert, sowohl die Verlustleistung als auch die Fläche zu minimieren, die von den Bauelementen der Schaltung eingenommen wird.
In EP-A-0 239 021 wird ein Halbleiterspeicherbauelement offenbart, das Speicherzellen in mehreren Spalten aufweist, die an Bitleitungspaare angeschlossen sind. Jede Bitleitung empfängt von einem Pull-up-Transistor Strom. Jedes Bitleitungspaar ist über ein Spalten-Transfergate, das von Spaltenadreßsignalen betrieben wird, an einen Leseverstärker und eine Schreibschaltung angeschlossen, die eine Klemmschaltung zum Klemmen eines Treibersignals umfaßt.
In JP-A-58-179990 wird eine Leseverstärkerschaltung beschrieben, die ein Paar von kreuzweise verbundenen FETS mit Transistorstromquellen als Lasten aufweist, über denen die verstärkten Ausgangssignale entwickelt werden. Die Sources und Gates der kreuzweise verbundenen FETS sind mit den Ausgängen von zwei anderen FET-Verstärkern verbunden, an deren Gates jeweils eine von zwei Leitungen, die zu verstärkende komplementäre Signale empfangen, angeschlossen ist.
JP-A-61-208693 offenbart eine 6-Transistor-Speicherzelle für einen Direktzugriffsspeicher unter Verwendung von MESFETS. Die Eintransistorstromquellen sind jeweils mit zwei Bitleitungen verbunden, die über jeweilige Dioden mit Masse verbunden sind und an die die Speicherzelle über ihre Gate-Transistoren angeschlossen ist, die durch ein Wortleitungssignal gesteuert werden.
Gemäß einem ersten Gesichtspunkt der vorliegenden Erfindung wird ein digitales Speichersystem geschaffen mit wenigstens einer ersten Spalte aus Speicherzellen; mehreren Wortleitungen, die jeweils an die Speicherzellen angeschlossen sind, um an eine ausgewählte Speicherzelle anzulegende elektrische Signale freizugeben; einer ersten, an jede Speicherzelle in der Spalte angeschlossenen Bitleitung für elektrische Signale, die den Zustand der ausgewählten Zelle bestimmen; einem Bitleitungs-Pullup-Transistor, der an eine Quelle elektrischer Energie anschließbar ist und so angeschlossen ist, daß er als Stromquelle für die Bitleitung wirkt; und Leseverstärkermitteln, die an die Bitleitung angeschlossen sind, um ein dem Zustand der entsprechenden Speicherzelle entsprechendes Ausgangssignal zu liefern, dadurch gekennzeichnet, daß die Leseverstärkermittel einen Transistor enthalten, dessen gesteuerter Strompfad zwischen der Bitleitung und dem Bitleitungs-Pullup-Transistor 18 liegt, damit an seiner Verbindungsstelle mit dem Bitleitungs-Pullup-Transistor ein dem Zustand einer ausgewählten Speicherzelle entsprechendes Signal geliefert wird; und daß das System ferner Vorspannungsmittel enthält, die den Gate- Anschluß des Transistors der Leseverstärkermittel vorspannen, daß die angelegte Vorspannung niedrig ist, wenn das Potential an der Bitleitung hoch ist und die Vorspannung hoch ist, wenn das Potential niedrig ist.
In einer allgemeinen Ausführung umfaßt das System eine Spalte aus Speicherzellen und mehreren daran angeschlossenen Wortleitungen zum Auswählen einer Speicherzelle. Eine Bitleitung ist an jede Speicherzelle in der Spalte angeschlossen, und ein Bitleitungs-Pullup-Transistor ist mit einem ersten, zweiten und dritten Anschluß so angeordnet, daß er eine Stromquelle an dem zweiten Anschluß bildet. Die erste und zweite Source/Drain- Elektrode eines Verstärkertransistors ist mit dem zweiten Anschluß des Pullup-Transistors bzw. der Bitleitung verbunden. Die Gate-Elektrode des Verstärkertransistors ist so angeschlossen, daß sie eine Vorspannung erhält. Ein verstärktes Bitleitungssignal, das dem Zustand einer ausgewählten Speicherzelle entspricht, ist am Ausgangsschaltungspunkt zwischen dem Pullup- und dem Verstärkertransistor verfügbar.
Die bevorzugte Ausführungsform des Speichersystems enthält eine erste und zweite Bitleitung, die an jede Speicherzelle in der Spalte angeschlossen sind. Ein Bitleitungs- Pullup- und ein Verstärkertransistor sind jeder Bitleitung wie oben zugeordnet. Ein Ausgangsschaltungspunkt zwischen den ersten Pullup- und Verstärkertransistoren liefert ein verstärktes Bitleitungssignal, das dem Zustand einer ausgewählten Speicherzelle entspricht, während ein zweiter Ausgangsschaltungspunkt zwischen dem zweiten Pullup- und Verstärkertransistor ein verstärktes Bitleitungssignal liefert, das einem invertiertem Zustand einer ausgewählten Speicherzelle entspricht.
Gemäß einem zweiten Gesichtspunkt der vorliegenden Erfindung wird ein digitales Speichersystem geschaffen mit wenigstens einer ersten Spalte aus Speicherzellen, mehreren Wortleitungen, die jeweils an die Speicherzellen angeschlossen sind, um an eine ausgewählte Speicherzelle in der ersten Spalte anzulegende elektrische Signale freizugeben, mit jeder Speicherzelle in der ersten Spalte verbundenen ersten und zweiten Bitleitungen für elektrische Signale, die den Zustnad der ausgewählten Speicherzelle bestimmen, ersten und zweiten Bitleitungs-Pullup-Transistoren, die an eine Quelle elektrischer Energie anschließbar und jeweils so angeordnet sind, daß sie Ströme für die ersten und zweiten Bitleitungen liefern, und Leseverstärkermitteln, die mit den ersten und zweiten Bitleitungen verbunden sind, um wenigstens ein den Zustand der ausgewählten Speicherzelle entsprechendes Ausgangssignal zu liefern, dadurch gekennzeichnet, daß die Leseverstärkermittel zwei Transistoren enthalten, wobei der gesteuerte Strompfad des ersten Transistors zwischen dem ersten Bitleitungs-Pullup-Transistor und der ersten Bitleitung liegt, während sein Gate-Anschluß mit der zweiten Bitleitung verbunden ist, und wobei der gesteuerte Strompfad des zweiten Transistors zwischen dem zweiten Bitleitungs- Pullup-Transistor und der zweiten Bitleitung liegt, während sein Gate-Anschluß mit der ersten Bitleitung verbunden ist; und daß das wenigstens eine Ausgangssignal wenigstens an einem der Verbindungspunkte der Transistoren der Leseverstärkermittel mit den Bitleitungs-Pullup-Transistoren geliefert wird.
Gemäß einem dritten Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Verbessern des Hochgeschwindigkeitsbetriebs eines statischen Schreib/Lese- Speichersystems mit wenigstens einer ersten Spalte aus Speicherzellen, mehreren Wortleitungen und Bitleitungen, die für die Speicherzellenauswahl angeschlossen sind, einem Bitleitungs-Pullup-Transistor und einem Leseverstärkertransistor, die an eine Bitleitung angeschlossen sind, wobei das Verfahren die Schritte enthält: Zuführen eines Ladestroms aus dem Bitleitungs-Pullup-Transistor zu der Bitleitung durch den Leseverstärkertransistor, Vorspannen des Gate-Anschlusses des Leseverstärkertransistors mit einer niedrigen Vorspannung, wenn das Potential an der Bitleitung hoch ist, und mit einer hohen Vorspannung, wenn das Potential an der Bitleitung niedrig ist, und Ableiten eines dem Zustand der ausgewählten Speicherzelle entsprechenden Signals vom Verbindungspunkt des Leseverstärkertransistors mit dem Bitleitungs-Pullup-Transistor, so daß die Kapazität der Bitleitung abhängig von der niedrigen oder hohen Vorspannung von dem zugehörigen Bitleitungs-Pullup-Transistor entkoppelt wird.

Kurze Beschreibung der Zeichnungen

Die Erfindung läßt sich am besten unter Bezugnahme auf die detaillierte Beschreibung verstehen, wenn sie in Verbindung mit den folgenden Zeichnungen gelesen wird, in denen:
FIG. 1 eine schematische Teilansicht eines statischen Hochgeschwindigkeits-RAM-Bauelements gemäß der vorliegenden Erfindung liefert;
FIG. 2 ein Speicherbauelement veranschaulicht, das auf einer herkömmlichen Leseverstärkeranordnung basiert;
FIG. 3 die Ergebnisse einer Computersimulation zeigt, die die Leistungscharakteristiken eines statischen RAM- Bauelements veranschaulichen, das gemäß der Erfindung aufgebaut ist;
FIG. 4 die Ergebnisse einer Computersimulation zeigt, die die Leistungscharakteristiken eines statischen RAM- Bauelements veranschaulichen, das auf einer herkömmlichen Leseverstärkeranordnung basiert.
Gleiche Bezugsziffern werden in den verschiedenen Zeichnungen zur Bezeichnung gleicher Merkmale und Bauelemente verwendet. Gewisse bevorzugte Ausführungsformen der Erfindung sind hierin offenbart. Jedoch ist zu erkennen, daß die speziellen Materialien, die Anordnung der Bauelemente und die Speichergrößen, die hierin offenbart werden, nur der Veranschaulichung dienen.

Beschreibung der bevorzugten Ausführungsform

Wenn der Bitleitungsstrom verwendet werden könnte, um ein ausreichend starkes Signal zu erzeugen, wäre ein einfacheres, geringere Leistung verbrauchendes und schnelleres System verfügbar. Jedoch schließen es die Geschwindigkeitsanforderungen für Speicher mit hoher Dichte, wie bereits erwähnt, aus, daß ein volles Amplitudensignal direkt von den Bitleitungen erlangt wird. Gemäß der vorliegenden Erfindung liefert eine kombinierte Bitleitungs-Pullup-Leseverstärker- Schaltung eine Impedeanzwandlung, d.h. eine Umwandlung des Bitleitungssignals von Strom in Spannung. Das ergibt ein stark verstärktes Ausgangsspannungssignal, das den Zustand einer ausgewählten Speicherzelle anzeigt.
FIG. 1 ist eine schematische Teilansicht eines statischen Hochgeschwindigkeits-RAM-Bauelements 10, das eine kombinierte Bitline-Pullup-Leseverstärker-Schaltung in Verbindung mit einer exemplarischen Spalte 64 von Speicherzellen 12 umfaßt. Obwohl das Bauelement 10 in vereinfachter Form dargestellt ist, um die Erfindung noch deutlicher zu beschreiben, ist zu erkennen, daß das Bauelement zahlreiche zusätzliche Bauelemente enthält, die im herkömmlichen Aufbau eines statischen RAM vorhanden sind, z.B. Zeilen- und Spaltenadreßschaltungen, Dekodierungslogik und Ausgangsschaltungen. Siehe U.S. Patent Nr. 4. 665, 508.
Zur Veranschaulichung könnte das Bauelement 10 aus einem 4K-GaAs-MESFET-Statik-RAM mit 4096 Speicherzellen bestehen, die in in einem Feld aus 64 Reihen und Spalten eingerichtet sind. Die Dekodierschaltung könnte mit einer einzigen Stufe von 64 NOR-Gates mit sechs Eingängen ausgeführt sein. Die dekodierten 6-Bit-Reihen- und Spaltenadressen geben die Wortleitungen frei und wählen eine spezielle Spalte der Speicherzellen aus. Die Daten werden gemäß dem Zustand der Schreibfreigabe-, Dateneingabe- und Chiipfreigabesignale sequentiell in die ausgewählten Speicherzellen geschrieben oder aus diesen gelesen.
Die Speicherzellen 12, die in FIG. 1 veranschaulicht sind, können jede z.B. aus einem herkömmlichen 6-Transistor- Aufbau bestehen, der kreuzgekoppelte Schalttransistoren einschließt, zwei Last- und ein Paar von Durchgangstransistoren. Mehrere Wortleitungen WLi und Bitleitungen BLi sind zum Auswählen der Speicherzellen daran angeschlossen. Wie in FIG. 1 gezeigt ist, sind die Bitleitungen BL&sub1; und BL&sub2; mit den Speicherzellen 12 längs der entgegengesetzten Seiten der Spalte verbunden. Die Bitleitungen sind an die Versorgungsspannung VDD über die Bitleitungs-Pullup-Leseverstärker- Schaltung gekoppelt, die ein Paar von Doppelfunktions-Pullup/Last-Transistoren 18 und 20 sowie ein Paar von Verstärkertransistoren 22 und 24 enthält, die jeder zwischen einer Bitleitung und einer der Doppelfunktionstransistoren 18 und 20 positioniert sind.
Ein Verstärkerausgangsschaltpunkt 28 oder 30 liegt zwischen jedem Doppelfunktionstransistor 18 oder 20 und einem benachbarten Verstärkertransistor 22 oder 24. Die Verstärkertransistoren 22 und 24 sind so positioniert, daß sie die Bitleitungskapazität von den Ausgangsschaltungspunkten 28 und 30 isolieren können. Durch diese Isolation dient jeder der Transistoren 18 und 20 als Last zu einem angrenzenden Verstärkertransistor. Die Anordnung ermöglicht ein sehr schnell verstärktes Ausgangssignal, das an den Ausgangsschaltungspunkt 28 und 30 entwickelt wird.
Als Minimum erfordert die Schaltung lediglich vier Bauelemente, um sowohl das Aufladen der Bitleitung als auch die Verstärkung der sonst einen niedrigen Pegel aufweisenden Bitleitungssignale. In der bevorzugten Ausführungsform ist die Gateelektrode 40 eines jeden Verstärkertransistors 22 und 24 mit einer entgegengesetzten Bitleitung verbunden und alle vier Transistoren 18, 20, 22 und 24 bestehen aus MESFETS im Verarmungsbetrieb. Die Transistoren 18 und 20 sind jeder so angeordnet, daß die Drainelektrode an VDD gekoppelt und das Gate mit der Sourceelektrode verbunden ist und auf diese Weise eine Stromquelle liefert. Um den hohen Pegel des Bitleitungsspanungshubs weiterhin zu begrenzen, kann eine Klemmdiode 42 in Serie zwischen jede Bitleitung und ein Referenzpotential 44 geschaltet werden.
Eine Computersimulation wurde durchgeführt, um die Leistungsfähigkeit des Bauelements 10 mit dem Speicherelement 50 von FIG. 2 zu vergleichen, das auf einer herkömmlichen Leseverstärkeranordnung beruht. Das Bauelement 50 schließt ebenfalls die Klemmdioden 42 der vorliegenden Erfindung ein, um gleiche Spannungshübe zu erhalten, was eine noch objektivere Beurteilung der kombinierten Bitline-Pullup-Schaltung der vorliegenden Erfindung erlaubt. Der Vergleich wurde durch Auslesen der Daten von zwei benachbarten Speicherzellen 12 in einer Spalte ausgeführt.
Die benachbarten Zellen wurden anfangs auf entgegengesetze Zustände eingestellt, um eine Umkehr der Spannungen an den Bitleitungen BL&sub1; und BL&sub2; zu erfordern. Das heißt, daß gleichzeitiges Schalten von WL&sub1; und WL&sub2; die Speicherzellenauswahl umkehrt und die Bitleitungen veranlaßt, sich auf entgegengesetze Zustände aufzuladen. Es sei angenommen, daß jede Bitleitung eine Kapazität von 0.3 pF beinhaltet.
Die Ergebnisse der Simulation, die auf den Entwürfen der Bauelemente 10 und 50 beruhen, sind in FIG. 3 bzw. 4 dargestellt. In jedem der Fälle sind die Spannungsänderungen in den Bitleitungen BL&sub1; und BL&sub2; und den Wortleitungen WL&sub1; und WL&sub2; neben den verstärkten Lese-Ausgangs-Wellenformen SO graphisch dargestellt.
Die Ausgangs-Wellenformen des Bauelements 10, das in FIG. 3 mit SO(28) und SO(30) bezeichnet wird, zeigen schnellere und symmetrischere Anstiegs- und Abfallzeiten als die des Bauelements 50. Die verstrichene Zeit zwischen den Wortleitungs- und Lese-Ausgangs-Koppelpunkten ist z.B. ca. 0.1 ns kürzer als beim Bauelement 10. Die Anstiegszeit des Ausgangssignals von Bauelement 10, z.B. bis zu 90 Prozent des Spitze-Spitze-Werts, ist ebenfalls viel kürzer. Darüberhinaus betrug VDD beim Simulieren der Ansprechzeit 2.7 Volt für Bauelement 50, während VDD für Bauelement 10 lediglich 2.2 Volt betrug. Dennoch war das Ausgangssignal des Bauelements 10 viel stärker, das heißt ungefähr 0.5 Volt.
Die Kombination von schnellerer Anstiegszeit und größerer Verstärkung liefert für eine gegebene Ansprechzeit ein verhältnismäßig stärkeres Ausgangssignal. Folglich ist das Bauelement 10 in der Lage, Ausgangssignale von akzeptabler Größe schneller als das Bauelement 50 zu liefern. Z.B. liefert das Bauelement 10 ein Lese-Ausgangssignal von 0.5 Volt (wie es an den Lese-Ausgangs-Koppelpunkten gemessen wurde) in ungefähr 0.1 ns. Im Vergleich dazu benötigt das Bauelement 50 mehr als 0.5 ns Anstiegszeit, um ein Ausgangssignal von 0.5 Volt zu entwickeln. Folglich wird der Betrieb bei höherer Geschwindigkeit durch die kombinierte Bitleitungs-Pullup-Schaltung der vorliegenden Erfindung erreicht.
Eine entsprechendes Verfahren zur Verbesserung des Betriebs von statischen Hochgeschwindigkeits-Direktzugriffsspeichern enthält den Schritt des Isolierens der Kapazität der Bitleitung von dem damit verbundenen Bitleitungs-Pullup- Bauelement. In einer bevorzugten Ausführungsform ist das Pullup-Bauelement so positioniert, daß es sowohl als Leseverstärkerlast als auch als Bitleitungsstromquelle dient. Das Ergebnis ist ein schnellerer und einfacherer Speicherbetrieb.

Vorteile und Abwandlungen

Ein Merkmal der Schaltung 10 der bevorzugten Ausführungsform besteht darin, daß die Gateelektrode 40 jedes Verstärkertransistors 22 und 24 mit einer gegenüberliegenden Bitleitung verbunden ist. Obwohl die Gatevorspannung jedes Verstärkertransistors von einer Gleichspannungsquelle bereitgestellt werden könnte, ist das Kreuzkopplungs-Schema von FIG. 1 aus drei Gründen vorteilhaft. Erstens beseitigt die Kopplung die Notwendigkeit, eine externe Vorspannung bereitzustellen. Zweitens sind die Ansprechzeiten der verstärkten Signale an den Ausgangsschaltungspunkten 28 und 30 nahezu symmetrisch im Vergleich zur Bitleitungsantwort. Drittens wird die Verstärkerempfindlichkeit nahezu verdoppelt, da die Spannung jedes Verstärkertransistors zwischen Gate und Source im wesentlichen aus der Differenz zwischen den beiden Bitleitungsspannungen besteht.
Zusätzlich dazu, daß sie weniger Bauelemente als herkömmliche Speicherbauelemente erfordern, weisen die hierin offenbarten Entwürfe eine größere Leistungseffizienz auf, da der gleiche Strom, der die Bitleitungen auflädt, das Ausgangssignal über eine einfache Impedanzwandlung bereitstellt.
In alternativen Ausführungsformen der Erfindung liefert eine einzelne Bitleitung, z.B. BL&sub1;, in Verbindung mit einem Pullup/Last-Transistor 18 und einem Verstärkertransistor 22 ausreichend Verstärkung für den RAM-Betrieb, obwohl eine längere Ansprechzeit erforderlich sein kann, um eine gewünschte Lese-Ausgangs-Spannungs-Antwort zu entwickeln. Die Vorteile dieser Ausführungsform liegen in niedrigerer Verlustleitung und weniger Bauelementen.
Bestimmte Ausführungsformen der Erfindung wurden beschrieben. Verschiedene andere Anordnungen und Gestaltungen der offenbarten Ausführungsformen und ihren Bauelementen werden erkennbar sein. Es können z.B., obwohl GaAs-Bauelemente für Hochgeschwindigkeitsbetrieb bevorzugt werden, andere Halbleitermaterialen wie Silizium geeignet sein. Um die Vorteile der hierin offenbarten Entwurfsprinzipien zu verwirklichen sind, Halbleiterbauelemente nicht erforderlich.
Obwohl es bevorzugt wird, daß die Transistoren 18, 20, 22 und 24 von gleicher Größe sind, ist das nicht erforderlich. Außerdem brauchen die Transistoren keine MESFETS zu sein. Sie können z.B. durch MOS-, Bipolartransistoren oder andere Arten von Bauelementen ersetzt werden. Die Bauelemente 18 - 24 können alle aus Transistoren mit hoher Elektronenbeweglichkeit (HEMTS) bestehen. Darüberhinaus liegen Entwürfe, die Anreicherungsbauelemente einschließen, im Bereich des Austauschs, auch wenn sie keine zufriedenstellende Leistungsfähigkeit liefern. Demgemäß soll der Schutzbereich der Erfindung lediglich durch die folgenden Ansprüche begrenzt werden.

Claims

1. Digitales Speichersystem mit wenigstens einer ersten Spalte aus Speicherzellen (12); mehreren Wortleitungen (WL), die jeweils an die Speicherzellen angeschlossen sind, um an eine ausgewählte Speicherzelle anzulegende elektrische Signale freizugeben; einer ersten, an jede Speicherzelle in der Spalte angeschlossenen Bitleitung (BL1) für elektrische Signale, die den Zustand der ausgewählten Zelle bestimmen; einem Bitleitungs-Pullup-Transistor (18), der an eine Quelle elektrischer Energie anschließbar ist und so angeschlossen ist, daß er als Stromquelle für die Bitleitung wirkt; und Leseverstärkermitteln, die an die Bitleitung angeschlossen sind, um ein dem Zustand der entsprechenden Speicherzelle entsprechendes Ausgangssignal zu liefern, dadurch gekennzeichnet, daß die Leseverstärkermittel einen Transistor (22) enthalten, dessen gesteuerter Strompfad zwischen der Bitleitung und dem Bitleitungs-Pullup-Transistor (18) liegt, damit an seiner Verbindungsstelle mit dem Bitleitungs-Pullup-Transistor ein dem Zustand einer ausgewählten Speicherzelle entsprechendes Signal geliefert wird; und daß das System ferner Vorspannungsmittel enthält, die den Gate-Anschluß des Transistors der Leseverstärkermittel vorspannen, daß die angelegte Vorspannung niedrig ist, wenn das Potential an der Bitleitung hoch ist und die Vorspannung hoch ist, wenn das Potential niedrig ist.

2. Digitales Speichersystem mit wenigstens einer ersten Spalte aus Speicherzellen (12), mehreren Wortleitungen (WL), die jeweils an die Speicherzellen angeschlossen sind, um an eine ausgewählte Speicherzelle (12) in der ersten Spalte anzulegende elektrische Signale freizugeben, mit jeder Speicherzelle (12) in der ersten Spalte verbundenen ersten und zweiten Bitleitungen (BL1, BL2) für elektrische Signale, die den Zustand der ausgewählten Speicherzelle (12) bestimmen, ersten und zweiten Bitleitungs-Pullup-Transistoren (18, 20), die an eine Quelle elektrischer Energie anschließbar sind und jeweils so angeordnet sind, daß sie Ströme für die ersten und zweiten Bitleitungen (BL1, BL2) liefern, und Leseverstärkermitteln (22, 24), die mit den ersten und zweiten Bitleitungen (BL1, BL2) verbunden sind, um wenigstens ein den Zustand der ausgewählten Speicherzelle (12) entsprechendes Ausgangssignal zu liefern, dadurch gekennzeichnet, daß die Leseverstärkermittel zwei Transistoren (22, 24) enthalten, wobei der gesteuerte Strompfad des ersten Transistors (22) zwischen dem ersten Bitleitungs- Pullup-Transistor (18) und der ersten Bitleitung (BL1) liegt, während sein Gate-Anschluß (40) mit der zweiten Bitleitung (BL2) verbunden ist, und wobei der gesteuerte Strompfad des zweiten Transistors (24) zwischen dem zweiten Bitleitungs-Pullup-Transistor (20) und der zweiten Bitleitung (BL2) liegt, während sein Gate-Anschluß (40) mit der ersten Bitleitung (BL1) verbunden ist; und daß das wenigstens eine Ausgangssignal wenigstens an einem der Verbindungspunkte der Transistoren der Leseverstärkermittel mit den Bitleitungs- Pullup-Transistoren geliefert wird.

3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder Pullup-Transistor (18, 20) ein Feldeffekttransistor ist, dessen Source- oder Drain-Elektrode mit seiner Gate-Elektrode verbunden ist.

4. System nach einem der Ansprüche 1, 2 und 3, dadurch gekennzeichnet, daß der oder jeder Transistor der Leseverstärkermittel Source- und Drain-Anschlüsse aufweist, die mit den Enden eines Kanals verbunden sind, der seinen gesteuerten Stromweg bildet, und ferner als Steuerelektrode einen Gate-Anschluß zum Steuern dieses Stroms aufweist.

5. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der oder jeder Bitleitungs-Pullup-Transistor als Last für den entsprechenden Transistor der Leseverstärkermittel wirkt.

6. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die oder jede Bitleitung (BL1, BL2) eine an ein Referenzpotential anlegbare Klemme enthält, wobei für jede Bitleitung eine Diode (42) vorgesehen ist, die seriell zwischen der Klemme der Bitleitung und dem Referenzpotential liegt.

7. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Pullup-Transistor (18, 20) und der erste oder der zweite Transistor (22, 24) Galliumarsenid- MES-Feldeffekttransistoren sind.

8. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzellen statische Schreib/- Lese-Speicherzellen sind.

9. Verfahren zum Verbessern des Hochgeschwindigkeitsbetriebs eines statischen Schreib/Lese-Speichersystems mit wenigstens einer ersten Spalte aus Speicherzellen (12), mehreren Wortleitungen (WL) und Bitleitungen (BL), die für die Speicherzellenauswahl angeschlossen sind, einem Bitleitungs-Pullup-Transistor (18) und einem Leseverstärkertransistor (22), die an eine Bitleitung (BL1) angeschlossen sind, wobei das Verfahren die Schritte enthält

Zuführen eines Ladestroms aus dem Bitleitungs-Pullup-Transistor (18) zu der Bitleitung (BL1) durch den Leseverstärkertransistor (22),

Vorspannen des Gate-Anschlusses des Leseverstärkertransistors mit einer niedrigen Vorspannung, wenn das Potential an der Bitleitung hoch ist, und mit einer hohen Vorspannung, wenn das Potential an der Bitleitung niedrig ist, und

Ableiten eines dem Zustand der ausgewählten Speicherzelle entsprechenden Signals vom Verbindungspunkt des Leseverstärkertransistors mit dem Bitleitungs-Pullup-Transistor, so daß die Kapazität der Bitleitung (BL1) abhängig von der niedrigen oder hohen Vorspannung von dem zugehörigen Bitleitungs-Pullup-Transistor (18) entkoppelt wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Zuführens des Ladestroms zu der Bitleitung dadurch erzielt wird, daß der Bitleitungs-Pullup-Transistor (18) so angeschlossen wird, daß er als Last des Leseverstärkertransistors (22) und als Bitleitungs-Stromquelle wirkt.

11. Verfahren nach Anspruch 9, bei welchem der Schritt des Zuführens des Ladestroms zur Bitleitung dadurch erzielt wird, daß der Leseverstärkertransistor (22) in Serie zwischen den Bitleitungs-Pullup-Transistor (18) und die Bitleitung (BL1) eingefügt wird.

12. Verfahren nach einem der Ansprüche 9 bis 11, bei welchem der Leseverstärkertransistor (22) ein Feldeffekt-Transistor ist und das Verfahren auf das System angewendet wird, das außerdem eine zweite Begleitung (BL2) enthält, die der ersten Spalte aus Speicherzellen für Speicherzellen-Zustandssignale zugeordnet ist, einen zweiten Bitleitungs- Pullup-Transistor (20) und einen zweiten Leseverstärkertransistor (24) enthält, der zwischen dem zweiten Bitleitungs-Pullup-Transistor und der zweiten Bitleitung liegt, wobei der Gate-Anschluß des ersten Leseverstärkertransistors (22) mit der zweiten Bitleitung (BL2) verbunden ist und der Gate-Anschluß des zweiten Leseverstärkertransistors (24) mit der ersten Bitleitung (BL1) verbunden ist.