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Die Erfindung betrifft Speicher. Sie betrifft insbesondere
nicht flüchtige, elektrisch programmierbare und elektrisch
löschbare Speicher, obgleich sie sich auch auf andere
flüchtige oder nicht flüchtige Speicher erstrecken kann.
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Die nicht flüchtigen programmierbaren und elektrisch
löschbaren Speicher, besser bekannt unter EEPROM-Speichern, sind
Momentanspeicher, die in Worte von 1 Bit und nicht in Worte
mit mehreren Bits unterteilt sind. Der Grund hierfür liegt
darin, daß es Speicher geringer Kapazität (einige Kilobit)
sind, wie sie oft im Zusammenhang mit Schaltkreisen zur
sequentiellen Verarbeitung von Binärinformationen verwendet
werden. Wenn diese Speicher bei einer Anwendung eingesetzt
werden, die Worte mit mehreren Bit Länge erforderlich
macht, verwendet man also mehrere Speicherchips parallel
mit den gleichen Adressen, die jeweils ein jeweiliges Bit
des gespeicherten (oder zu speichernden) Worts ausgeben
(oder empfangen).
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Mit dem technologischen Fortschritz auf dem Gebiet der
Informationsverarbeitung ist der Bedarf nach EEPROM-Speichern
größerer Kapazität (64 Kilobit und mehr) jedoch jetzt schon
spürbar. Man kann fortfahren, mit in Worte von 1 Bit Länge
unterteilten Speichern zu arbeiten, die eine größere Zahl
an Adressen umfassen. Jedoch hat dieses zwei Nachteile:
Einerseits ist dies nicht besonders geeignet für die
parallele Verarbeitung von Signalen mit Worten mehrerer Bit
Länge; andererseits ist bei den EEPROM-Speichern die
Programmierung relativ langsam und würde zu viel Zeit
beanspruchen, wenn sie nicht in Gruppen mit mehreren Bits erfolgte.
Man versucht daher, Speicher, insbesondere EEPROM, zu
realisieren, die in Worte mit p Bit (p> 1) unterteilt sind und
daher p Eingänge/Ausgänge zum Empfang von zu speichernden
Worten an einer vorgegebenen Adresse oder zum Ausgeben von
an dieser Adresse gespeicherten Worten besitzen.
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Eines der Probleme, welche man dabei hat, ist es, die
gespeicherten Worte zu lesen. Eine der Einschränkungen ist
die der Zugriffsgeschwindigkeit: Man versucht, am Ausgang
des Speichers so schnell wie möglich ein gespeichertes Wort
ausgeben zu können (und natürlich ohne daß diese
Geschwindigkeit Lesefehler oder Übertragungsfehler der gelesenen
Information mit sich bringt). Die Größenordnung der
gewünschten Lesegeschwindigkeit liegt im Bereich einiger
Dutzend bis einiger Hundert Nanosekunden pro Wort. Um diese
Geschwindigkeiten ohne Risiko des Verlustes der zu lesenden
Information zu erreichen, müssen Vorsichtsmaßnahmen sowohl
bei der allgemeinen Organisation des Netzes von
Speicherzellen als auch bei dem Leseverfahren getroffen
werden.
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Was die allgemeine Organisation des Netzes in Zeilen und
Spalten betrifft, ist es bekannt, daß es von Vorteil ist,
keine zu langen Zeilen und Spalten zu haben. Tatsächlich
wird die Zugriffszeit auf eine Speicherzelle an einem vom
Zeilendecoder entfernten Zeilenende länger (mehrere Dutzend
Nanosekunden für eine ausreichend lange Zeile) sein als die
Zugriffszeit auf eine Zelle an einem Ende der Zeile in der
Nähe des Decoders. Andererseits führen die zu langen
Spalten zu einer erhöhten parasitären Kapazität der Spalte, die
insgesamt die Zeit zum Lesen der Information vergrößert.
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Um solche zu langen Spalten zu vermeiden, geht man dazu
über, die Worte im Speicher derart zu verteilen, daß sich
mehrere Worte in jeder Zeile befinden. Dies macht im
übrigen die Speicherebene kompakter. Man hat also gleichermaßen
einen Zeilendecoder, um eine unter n Zeilen zu adressieren,
und einen Spaltendecoder, um ein unter m Worten in einer
Zeile von m Worten mit p Bit zu adressieren.
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Darüber hinaus wurde bereits vorgeschlagen, bevor der
Zeilendecoder auf einer Speicheranordnung untergebracht
wird, ihn mitten in den Speicher zwischen zwei in Bezug auf
den Decoder symmetrischen Halbebenen des Speichers zu
plazieren. Man kann sogar den Speicher in vier Ebenen oder
mehr mit mehreren Halbdecodern unterteilen.
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Was das Leseverfahren betrifft, erfolgt im allgemeinen das
Lesen mit einem differentiellen Verfahren: Der Zustand
einer Bitleitung (d.h. des Leiters, auf welchem die
gesuchte Information erscheint) ist bestimmt durch Vergleich
mit dem Zustand einer Referenzleitung, die sich verhält wie
eine Leitung mit 1 Bit, aber eine Bitleitung, deren
übertragene Information man kennt. Für den Fall eines EEPROM-
Speichers zum Beispiel ist die gesuchte Information ein
Verluststrom, der über die Bitleitung je nach in der
adressierten Zelle gespeicherter Information fließt oder nicht.
Dieser Strom wird mit einem Strom verglichen, der über die
Referenzleitung fließt. Dieses differentielle Verfahren
sorgt für eine hohe Zuverlässigkeit beim Lesen der
Information.
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Um den Kompromiß zwischen Zugriffsgeschwindigkeit auf die
Information und Zuverlässigkeit bei der Information zu
verbessern, wurde darüber hinaus auch vorgeschlagen, das Lesen
in zwei Phasen ablaufen zu lassen: In einer ersten Phase
lädt man die Bitleitung und die Referenzleitung mit einem
potentiell mittleren Wert zwischen den zwei möglichen
extremen Werten vor, und in einer zweiten Phase erfolgt der
Vergleich zwischen den Inhalten der Bitleitung und der
Referenzleitung.
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Schließlich wurde mit genau dem gleichen Ziel
vorgeschlagen, außerdem eine Gleichgewichtsphase am Eingang des
Differenzverstärkers vorzusehen, der zum Ausführen des
Vergleiches der Inhalte der Bitleitung und der Referenzleitung
dient. Diese Gleichgewichtsphase besteht im allgemeinen
darin, die Bitleitung und die Referenzleitung
kurzzuschließen (oder die Eingänge des Differenzverstärkers, die
mit diesen Leitungen verbunden sind). Derart könnte der
Differenzverstärker sehr schnell in einen oder einen
anderen Zustand je nach gelesener Information kippen und
dies unabhängig von dem Zustand, in den er beim vorigen
Lesen gekippt ist. Wenn tatsächlich der Verstärker
ursprünglich in dem Zustand bliebe, in den er beim vorigen
Lesen gekippt ist, bräuchte er länger, um ein Bit mit dem
gleichen Wert wie beim vorigen Lesen zu lesen, als ein Bit
mit dem komplementären Wert zu lesen, und dies wäre
nachteilig für die Gesamtgeschwindigkeit des Speichers.
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Wegen all der oben genannten Gründe können die momentan
erhältlichen Speicher eine Unterteiling in n Zeilen mit m
Worten mit p Bit, mit eventuell einem zentralen
Zeilendecoder anstelle eines Seitendecoders und ein Leseverfahren
mit eventuell Vorlade- und Ausgleichsphasen aufweisen.
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Ein Ziel der Erfindung besteht darin, den Kompromiß weiter
zu verbessern, der bei der Konzeption der Speicher
eingegangen wird, vor allem bei EEPROM-Speichern mit Worten mit
mehreren Bits; außer dem Kompromiß bezüglich der
Zuverlässigkeit und der Geschwindigkeit, wie er oben genannt wurde,
muß man selbstverständlich die klassischen Einschränkungen
hinzufügen, wie z.B. die Minimierung der physikalischen
Oberfläche, die durch den Speicher in einem IC-Chip
eingenommen wird.
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Die europäische Patentanmeldung EP-A-0 537 083,
veröffentlicht am 14. April 1993, beschreibt eine Vorrichtung dieses
Typs.
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Anders ausgedrückt: Gegenüber dem davor bekannten Stand der
Technik wird im Patent EP-A-0 537 083 vorgeschlagen, eine
einzige Referenzleitung unter Verwendung eines
Ausgleichsschaltkreises, der nicht verbindet und vor allem, der
keinen Kurzschluß erzeugt, eine Bitleitung und die
Referenzleitung vorzusehen, um nicht eine Situation eines
allgemeinen Kurzschlusses zwischen den Bitleitungen
herbeizuführen; ein solcher allgemeiner Kurzschluß verhinderte in
der Tat einen echten, individuellen Ausgleich in
Abhängigkeit von den Eigenschaften jeder Bitleitung und jedes
Differenzverstärkers.
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Ein Ausgleichsschaltkreis mit dieser Eigenheit kann
vorzugsweise so arbeiten, daß eine Gegenkopplung zwischen dem
Ausgang des Differenzverstärkers und der mit diesem
Verstärker zusammenhängenden Bitleitung erzeugt wird, wobei
die Gegenkopplung derart ausgelegt ist, daß das Potential
der Bitleitung so verwendet wird, daß die Ausgangsspannung
des Verstärkers gegen Null geht.
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Der Ausgleichsschaltkreis umfaßt vorzugsweise einen
Zusatzverstärker mit einem Eingang, der mit dem Ausgang des
Differenzverstärkers verbunden ist und der während der
Ausgleichsphase derart angeschlossen ist, daß er einen
Ladungsstrom in die Bitleitung injiziert, wobei dieser Strom
derart gerichtet ist, daß die Ausgangsspannung des
Verstärkers gegen Null geht.
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Die Erfindung betrifft einen Speicher in einem integrierten
Schaltkreis mit den Eigenschaften nach Anspruch 1.
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Das bedeutet, daß ein Vorladetransistor auf der einen Seite
mit der Bitleitung verbunden ist, ein zweiter
Vorladetransistor auf der einen Seite mit der Referenzleitung
angeschlossen ist und der Ausgang des Zusatzverstärkers
während der Ausgleichsphase auf der anderen Seite des ersten
Vorladetransistors angeschlossen ist. Der erste
Vorladetransistor ist auf der anderen Seite mit dem ersten Eingang
des Differenzverstärkers verbunden; der zweite
Vorladetransistor ist auf der anderen Seite mit dem zweiten
Eingang des Differenzverstärkers verbunden.
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Die Vorladetransistoren sind vorzugsweise über ihr Gatter
mit einem Referenzpotenial verbunden.
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Darüber hinaus sind insbesondere bei EEPROM-Speichern die
Bitleitung und die Referenzleitung vorzugsweise mit
Vergleichervorrichtungen für den Strom verbunden, die es
während der Lesephase erlauben, den Entladestrom der
Bitleitung und den Entladestrom der Referenzleitung zu
vergleichen. Diese Vergleichsvorrichtungen können einen
Referenztransistor aufweisen, der mit der Referenzleitung über den
zweiten Vorladetransistor verbunden ist, und einen
Stromspiegeltransistor zu dem Referenztransistor, wobei der
Spiegeltransistor mit der Bitleitung über den ersten
Vorladetransistor verbunden ist.
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Schließlich kann ein erster Zwischentransistor, dessen
Gitter auf einem festen Potential liegt, in Serie zwischen dem
Spiegeltransistor und dem ersten Vorladetransistor liegen.
Desgleichen kann ein zweiter Zwischentransistor, dessen
Gitter mit demselben fixen Potential wie das des ersten
Zwischentransistors verbunden ist, in Serie zwischen den
Referenztransistor und den zweiten Vorladetransistor
geschaltet sein.
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Andere Eigenschaften und Vorteile der Erfindung ergeben
sich aus der folgenden Beschreibung der Einzelheiten, wobei
Bezug genommen wird auf die beigefügten Zeichnungen, von
denen:
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Fig. 1 die allgemeine Konfiguration eines Speichers gemäß
der Erfindung darstellt;
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Fig. 2 eine Ausführungsform eines Leseschaltkreises für den
Speicher darstellt;
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Fig. 3 eine Variante der Ausführungsform des
Leseschaltkreises darstellt.
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In Fig. 1 ist ein Speicher MEM dargestellt, der in n Zeilen
mit m Worten und p Bits unterteilt ist. Er umfaßt daher:
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- ein Netz mit n Zeilen mit m p Speicherzellen mit n
Zeilenanschlüssen, jede mit einer Zeile von Zellen
assoziiert, um die Zellen dieser Zeile auszuwählen, und m p
Spaltenanschlüssen, um an den Ausgang des Speichers die
gespeicherten Informationen in den Zellen der
ausgewählten Zeilen auszugeben,
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- einen Zeilendecoder DL zum Auswählen einer bestimmten
unter n Zeilen,
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- einen Spaltendecoder DC zum Ansteuern eines Multiplexers
MUX und Auswählen von p Gruppen von Spaltenanschlüssen
unter den m p Spaltenanschlüssen
über den Multiplexer,
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- p Bitleitungen LB1, LB2, etc., die über den Multiplexer
MUX mit der Gruppe der ausgewählten p Spalten verbunden
sind,
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- p Leseschaltkreise CL1, CL2, etc., mit jeweils einem
ersten Eingang, der mit einer ersten Bitleitung verbunden
ist, und einem zweiten Eingang, der mit einer
Referenzleitung LR verbunden ist; wobei es jeder
Leseschaltkreis ermöglicht, den Inhalt dei Bitleitung mit dem
Inhalt der Referenzleitung zu vergleichen und ein
Ausgangssignal auszugeben, das einem an der Kreuzung der Zeile
und der ausgewählten Spalte abgespeicherten
Informationsbit entspricht; wobei dieses Ausgangssignal z.B. an einem
jeweiligen Datenkontakt P1, P2, etc. des IC-Chips, in
welchem der Speicher sich befindet, angelegt wurde.
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Die Referenzleitung LR ist erfindungsgemäß die gleiche für
p Leseschaltkreise. Das ist vorzugsweise ein
Spaltenanschluß, der mit einer zusätzlichen Spalte CS an
Speicherzellen verbunden ist; diese zusätzliche Spalte ist seitlich
von den normalen Speicherspalten angeordnet und kann über
denselben Leitungsdecoder DL wie die anderen Zellen
adressiert werden. Dies erlaubt es, die Referenzleitung
einer Bitleitung des Speichers so ähnlich wie möglich zu
gestalten. Aber die Zellen der Referenzleitung befinden
sich alle in einem bekannten Zustand (z.B. sind sie alle
unveränderte Zellen, d.h., sie wurden niemals
programmiert).
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Die übrigen Schaltkreise außer den Leseschaltkreisen sind
die üblichen und werden nicht beschrieben. Im übrigen sind
in Fig. 1 die Schreibschaltkreise nicht dargestellt, die
auch die üblichen sind und nicht Gegenstand der
vorliegenden Erfindung sind, um die Erläuterungen nicht zu
überladen. Schließlich gibt Fig. 1 den Fall eines Speichers
wieder,
der einen Zeilendecoder an der Seite des Netzes von
Zellen aufweist, aber die Erfindung bezieht sich
selbstverständlich genauso gut auf den Fall von Speichern, die in
zwei Halbebenen unterteilt sind, bei welchen der Decoder
sich zwischen den beiden befindet.
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Ein Leseschaltkreis CLj, der zu einer bestimmten Bitleitung
LBj gehört, ist in Fig. 2 für einen EEPROM-Speicher
dargestellt; der Schaltkreis ist identisch für alle
Bitleitungen, aber die Referenzleitung ist dieselbe für die p
Leseschaltkreise.
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Bei einem EEPROM-Speicher können die Speicherzellen einen
programmierten Zustand einnehmen, in welchem sie einen
elektrischen Strom passieren lassen können, einen
gelöschten Zustand, in welchem sie gegenüber dem Strom sperrend
wirken, und einen unveränderten Zustand, in welchem sie
einen Zwischenstrom passieren lassen; um Information zu
lesen, versucht man, die Anwesenheit eines Lade- oder
Entladestroms der Bitleitung, die mit einer zu lesenden Zelle
verbunden ist, zu lesen: Ein solcher Strom existiert, wenn
die Zelle programmiert ist, er existiert nicht, wenn die
Zelle gelöscht ist.
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Das Lesen besteht darin, den Strom der Bitleitung mit dem
zu vergleichen, der in einer unveränderten Zelle fließt.
Das Ergebnis des Vergleichs gibt an, ob die gelesene Zelle
gelöscht oder programmiert ist. Dafür verwendet man die
Referenzleitung, die mit einer Spalte unveränderter Zellen
verbunden ist, und vergleicht direkt den Strom der
Bitleitung mit dem Strom der Referenzleitung. Ein
Differenzverstärker ADj erlaubt die Ausgabe des Vergleichsergebnisses.
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Der Leseschaltkreis funktioniert vorzugsweise mit einer
Vorladephase der Bitleitung und der Referenzleitung,
genauer gesagt vor einer Lesephase. Die Referenzleitung und
die Bitleitung werden auf ein Potential von etwa 1,9 Volt
vorgeladen (bei einer Versorgungsspannung Vcc von ungefähr
5 Volt für den Speicher).
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Der Leseschaltkreis umfaßt hierzu einen ersten
Vorladetransistor T1, der dazu dient, einen Vorladestrom auf die
Bitleitung LBj unter Limitierung des Vorladepotentials
derselben auf einen vorgegebenen Wert, vorzugsweise um
1,9 Volt herum, auszugeben. Ein zweiter Vorladetransistor
T2 erlaubt es, auf gleiche Art und Weise die
Referenzleitung LR vorzuladen.
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Die Transistoren T1 und T2 sind vorzugsweise
N-Kanal-Transistoren mit niedriger Schwellenspannung (0,2 Volt z.B.),
ihre Source ist mit der Leitung für das Vorladen verbunden.
Die Gitter der Transistoren sind vereinfacht als mit
Polarisationsspannungsquellen V1 und V'1 verbunden dargestellt.
Der Wert der Spannung V1 definiert die obere Grenze des
Potentials zum Vorladen der Leitungen LBj und LR.
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Die Drains der Vorladetransistoren T1 und T2 werden
versorgt über zwei Stromspiegelzweige mit einem
Spiegelverhältnis k gleich 1. Der erste Zweig des Spiegels umfaßt
einen Spiegeltransistor T3; der zweite Zweig umfaßt einen
Referenztransistor T4. Der Spiegeltransistor sorgt für die
Spiegelung des Stroms, der in dem Referenztransistor
fließt.
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Der Spiegeltransistor T3 ist ein p-Kanal-Transistor mit
Source, die mit dem Anschluß für die obere
Versorgungsspannung (Anschluß A mit Vcc) des Schaltkreises verbunden
ist; diese ist im allgemeinen +5 Volt ungefähr über einem
unteren Versorgungsanschluß. Der Drain des
Spiegeltransistors ist mit dem Drain des ersten Vorladetransistors T1
verbunden.
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Der Referenztransistor T4 ist ebenso ein P-Kanal-Transistor
mit identischer Geometrie wie T3, dessen Source mit dem
Anschluß A und dessen Drain mit dem Drain des zweiten
Vorladetransistors T2 verbunden ist.
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Die Gitter der Transistoren T3 und T4 sind
zusammengeschlossen, und das Gitter des Referenztransistors ist mit
seinem Drain verbunden (Diodenschaltung). Man hat daher ein
klassisches Stromspiegelschema.
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Der Differenzverstärker ADj ist mit seinen Eingängen mit
den Drains der Transistoren T3 und T4 verbunden und mißt
daher den Unterschied zwischen den Potentialen dieser
beiden Drains. Der Unterschied ist Null, wenn die Ströme in T3
und T4 gleich sind. Er weicht von Null ab, wenn das
Verhältnis der Ströme von 1 abweicht. Der Ausgang des
Verstärkers ADj gibt ein Signal aus, das angibt, wenn das
Verhältnis der Ströme größer oder kleiner als 1 ist, und das
folglich angibt, ob die Bitleitung LBj mit einer
programmierten oder einer gelöschten Zelle CM verbunden ist.
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Nach Ausführung einer Lesephase folgt zunächst eine
Ausgleichsphase der Bitleitung und der Referenzleitung. Diese
Ausgleichsphase erlaubt es, den differentiellen
Spannungsunterschied am Eingang des Verstärkers ADj auf einen Wert
zu bringen, der so nahe wie möglich an Null kommt, was der
logische Zustand auch sei, der in einer Speicherzelle beim
vorherigen Lesen gelesen wurde. Beim bisherigen Stand der
Technik besteht diese Ausgleichsphase darin, über einen
leitend gemachten Transistor während der Ausgleichsphase
die zwei Eingänge des Differenzverstärkers kurzzuschließen,
was dazu führt, die Bitleitung und die Referenzleitung zu
verbinden oder praktisch kurzzuschließen. Diese Lösung ist
kompatibel mit einer Speicherarchitektur mit Worten von nur
1 Bit Länge oder mit Speicherarchitekturen mit Worten mit
mehreren Bit Länge, aber ebenso vielen Referenzleitungen
wie Bitleitungen.
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Erfindungsgemäß verwendet man einen Ausgleichsschaltkreis,
der nicht die Bitleitung und die Referenzleitung über
leitende Elemente verbindet, was es erlaubt, eine einzige
Referenzleitung für eine Gruppe von Leseschaltkreisen zu
haben.
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Der Ausgleichsschaltkreis CLj für die Bitleitung LBj umfaßt
im wesentlichen einen Zusatzverstärker ASj, dessen Eingang
mit dem Ausgang S des Differenzverstärkers ADj verbunden
ist, und dessen Ausgang mit dem Drain des einen der
Vorladetransistoren verbunden ist, vorzugsweise des
Transistors T1, der mit der Bitleitung verbunden ist, die der
zu lesenden Zelle entspricht.
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Dieser Zusatzverstärker ASj wird nur aktiviert während
einer Ausgleichsphase EQ vor der Lesephase LCT. Während der
anderen Phasen, d.h. insbesondere während der Lesephase,
verhält sich der Ausgang wie ein Hochimpedanzausgang, so
daß kein Strom in den ersten Zweig des Stromspiegels
hinein- oder hinausfließen kann. Eine Aktivierungssteuerung
vom Zusatzverstärker empfängt ein Taktsignal, das die
Ausgleichsphase EQ definiert.
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Dieser Zusatzverstärker bildet das zentrale Element einer
Gegenkopplungsschleife, die die Vorladung der Bitleitung
modifiziert, um das Potential eines Eingangs des
Differenzverstärkers ADj zu vergrößern oder zu verkleinern, so daß
die Ausgangsspannung des Differenzverstärkers gegen Null
geht.
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Man kann berücksichtigen, daß die Aktivierung des
Zusatzverstärkers ASj wie ein komplementäres Vorladen wirkt,
ebenso wie es nicht unbedingt notwendig ist, zwei
unterschiedliche Phasen (Vorladen und Ausgleichen) vor der
Lesephase vorzusehen; eine einzige Ausgleichsphase kann
ausreichen, da sie auf die gleiche Weise wirkt wie eine
Vorladephase bei gesichertem Ausgleich.
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Dies ist der Grund, warum die Steuergitter von T1 und T2
dargestellt sind, als werden sie durch ein einfaches festes
Polarisationspotential V1, V'1 und nicht durch einen
Schaltkreis angesteuert, der während einer Vorladephase
aktiviert wird.
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Die Transistoren T1 und T2 wirken wie in Fig. 1 als
Spannungsbegrenzer, um die Vorladespannung der Bitleitung und
der Referenzleitung auf um 1,9 Volt zu begrenzen.
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Der Schaltkreis arbeitet auf die folgende Art und Weise:
Während der Vorladephase sind die Bitleitung und die
Referenzleitung auf einem Potential von etwa 1 Volt. Der Wert
der Spannung V1, die während des Vorladens anliegt, erlaubt
es, diesen Potentialwert zu steuern. Anschließend wird
während der Ausgleichsphase der Zusatzverstärker ASj aktiviert
und die Ladung der Bitleitung in Abhängigkeit von dem
Zustand des Ausgangs des Differenzverstärkers modifiziert.
Die Modifizierung der Ladung der Bitleitung bringt den
Ausgang des Verstärkers ADj auf Null. Man erhält so einen
Ausgleich beim Differenzverstärker gerade vor der
Lesephase. Der Ausgang des Verstärkers gibt daher praktisch
eine Spannung Null aus, was immer der logische Zustand sei,
der von diesem Ausgang beim vorangehenden Lesen eingenommen
wurde.
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Während der Lesephase wird der Zusatzverstärker deaktiviert
(Ausgang ist hochimpedant). Das Anlegen einer Lesespannung
auf der Wortleitung hat zwei mögliche Auswirkungen:
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- Wenn die gelesene Zelle programmiert ist, entlädt sie die
Bitleitung mit einem Strom Ip. Aber der Stromspiegel
erzeugt einen Strom Ir (mit Ir kleiner als Ip) auf der
Bitleitung, da gleichzeitig ein Strom Ir auf der
Referenzleitung, die mit einer unveränderten Zelle verbunden ist,
fließt. Der Drain des Transistors T1 fällt auf ein
Potential Null, während der Drain des Transistors T2
ungefähr auf einer Schwellenspannung unterhalb der
Versorgungsspannung Vcc bleibt. Der Differenzverstärker ADj
kippt in einen ersten Zustand.
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- Wenn die gelesene Zelle gelöscht ist, läßt sie keinen
Entladestrom der Bitleitung durch, während der
Spiegeltransistor T3 einen Entladestrom Ir erzeugt; der
Transistor T3 wird gesättigt und treibt das Potential des
Drains von T1 auf Vcc. Der Differenzverstärker AD kippt
in die andere Richtung.
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Ein Zwischenverstärker BFj, der während der Lesephase LCT
aktiviert wird, überträgt an einen Kontakt Pj den Zustand
des Ausgangs des Differenzverstärkers ADj.
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In einer verbesserten Ausführungsform, die in Fig. 3
dargestellt ist, wurde ein Zusatztransistor T6 zwischen den
Drain des Vorladetransistors T1 und den Drain des
Spiegeltransistors T3 geschaltet; und gleichermaßen ein Transistor
T7 zwischen den Drain des Vorladetransistors T2 und den
Drain des Referenztransistors T4. Die Eingänge des
Differenzverstärkers ADj sind mit den Drains der Transistoren T3
und T4 des Stromspiegels wie in Fig. 2 verbunden.
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Die Transistoren T6 und T7 sind in Kaskade geschaltet,
d.h., ihr Gitter liegt auf einem konstanten Potential,
wodurch sie leitend werden. Vorzugsweise sind dies N-Kanal-
Transistoren mit niedriger Schwellenspannung (0,2 Volt),
deren Gitter mit dem Potential V1 für T1 und mit dem
Potential V'1 für T2 verbunden ist. Der Ausgang des
Zusatzverstärkers ASj ist mit dem Verbindungspunkt des
Vorladetransistors T1 und des Zusatztransistors T6 verbunden.
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Der Vorteil dieser Transistoren liegt darin, daß sie eine
große Widerstandsimpedanz der Dynamik zwischen Bitleitung
und den Eingängen des Differenzverstärkers entgegensetzen.
Diese Impedanz erzeugt eine Entkopplung zwischen Drain des
Transistors T1 (eine große parasitäre Kapazität darstellend
wegen der Anwesenheit des Zusatzverstärkers) und dem
Eingang des Differenzverstärkers (eine kleine parasitäre
Kapazität darstellend).
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Das führt dazu, daß ein Ungleichgewicht der Spannungen, das
auf der Bitleitung auftritt bei der Lesephase, sich
hochverstärkt an die Anschlüsse des Diffferenzverstärkers
zurücküberträgt. Das Lesen wird damit beschleunigt.