JPS62252597A - センスアンプ - Google Patents
センスアンプInfo
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- JPS62252597A JPS62252597A JP61093456A JP9345686A JPS62252597A JP S62252597 A JPS62252597 A JP S62252597A JP 61093456 A JP61093456 A JP 61093456A JP 9345686 A JP9345686 A JP 9345686A JP S62252597 A JPS62252597 A JP S62252597A
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- sense amplifier
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- 230000009471 action Effects 0.000 abstract description 2
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- 239000003990 capacitor Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置における各メモリセルの情報信号
をビット線を介して増幅するセンスアンプに関し、特に
一対の電界効果型トランジスタのvthのばらつきを補
償しながら増幅を行うセンスアンプに関する。
をビット線を介して増幅するセンスアンプに関し、特に
一対の電界効果型トランジスタのvthのばらつきを補
償しながら増幅を行うセンスアンプに関する。
本発明は、メモリ装置における各メモリセルの情報信号
をビット線を介して増幅するセンスアンプにおいて、電
界効果トランジスタのゲートをビット綿との接続を容量
接続とし当該電界効果トランジスタの第1の電極とビッ
ト線との間に直列にスイッチを設は及び上記第1の電極
とゲート電極間に並列にスイッチを設けることにより、
センスアンプの高感度化等を実現するものである。
をビット線を介して増幅するセンスアンプにおいて、電
界効果トランジスタのゲートをビット綿との接続を容量
接続とし当該電界効果トランジスタの第1の電極とビッ
ト線との間に直列にスイッチを設は及び上記第1の電極
とゲート電極間に並列にスイッチを設けることにより、
センスアンプの高感度化等を実現するものである。
[従来の技術〕
センスアンプは、−船ニ、DrlAM、SRAM等のメ
モリ装置の各メモリセルに記憶される情報信号を読みだ
して増幅する機能を有している。
モリ装置の各メモリセルに記憶される情報信号を読みだ
して増幅する機能を有している。
ここで、このような従来のセンスアンプの一例について
、第3図を参照しながら説明する。
、第3図を参照しながら説明する。
まず、従来のセンスアンプは、第3図に示すように、一
対の電界効果型トランジスタMl、M2が設けられ、電
界効果型トランジスタM、の第1の電極SDzとビット
線BLIが接続され、電界効果型トランジスタM2の第
1の電極SD、lとビット¥aBL2とがそれぞれ接続
されている。また、上記ビット線BL1と電界効果型ト
ランジスタM2のゲート電極G2とが接続され、上記ビ
ットmBL2と電界効果型トランジスタM、のゲート電
極G、とが接続されている。そして、上記一対の電界効
果型トランジスタM、M=の各節2の電極SD、□、5
Dztには制御信号ΦSが供給されるような回路構成に
なっている。
対の電界効果型トランジスタMl、M2が設けられ、電
界効果型トランジスタM、の第1の電極SDzとビット
線BLIが接続され、電界効果型トランジスタM2の第
1の電極SD、lとビット¥aBL2とがそれぞれ接続
されている。また、上記ビット線BL1と電界効果型ト
ランジスタM2のゲート電極G2とが接続され、上記ビ
ットmBL2と電界効果型トランジスタM、のゲート電
極G、とが接続されている。そして、上記一対の電界効
果型トランジスタM、M=の各節2の電極SD、□、5
Dztには制御信号ΦSが供給されるような回路構成に
なっている。
上記ビット線BLL。BL2には各当該ビット線BLI
、BL2をVrttt (’J7アレ7ス?li圧)
にするため等の電界効果型トランジスタM、、M1がそ
れぞれ接続されており、上記電界効果型トランジスタM
rl+ ”AI□の各ゲート電極には制御信号・I+
rが印加されて所定の制御が行われる。
、BL2をVrttt (’J7アレ7ス?li圧)
にするため等の電界効果型トランジスタM、、M1がそ
れぞれ接続されており、上記電界効果型トランジスタM
rl+ ”AI□の各ゲート電極には制御信号・I+
rが印加されて所定の制御が行われる。
このような回路構成を有する従来のセンス7ンプの動作
について、第4図を参照しながら簡単に説明すると、ま
ず、上記電界効果型トランジスタMrll Mr2の動
作により予め電位■r、fに保持された各ビット線BL
I、BL2の一方に、メモリセルの容量に蓄積された電
荷が各メモリセルのアクセストランジスタを介して現出
し、例えばピッ)iBLlに情報“0”が読み出された
とすると、当8亥ビット線BLIの電位はVrat −
V s (V sはセンス電圧)となる。なお、この
時ピント線BL2はV ratのままである。そして、
上記一対の電界効果型トランジスタM、、M、の各節2
の電極S D +□、5Dtzに供給される制御信号Φ
SのレヘルをVHからvLに下げて、上記一対の電界効
果型トランジスタM + 、 M tのラッチ動作を開
始する。
について、第4図を参照しながら簡単に説明すると、ま
ず、上記電界効果型トランジスタMrll Mr2の動
作により予め電位■r、fに保持された各ビット線BL
I、BL2の一方に、メモリセルの容量に蓄積された電
荷が各メモリセルのアクセストランジスタを介して現出
し、例えばピッ)iBLlに情報“0”が読み出された
とすると、当8亥ビット線BLIの電位はVrat −
V s (V sはセンス電圧)となる。なお、この
時ピント線BL2はV ratのままである。そして、
上記一対の電界効果型トランジスタM、、M、の各節2
の電極S D +□、5Dtzに供給される制御信号Φ
SのレヘルをVHからvLに下げて、上記一対の電界効
果型トランジスタM + 、 M tのラッチ動作を開
始する。
ここで上記ビット線BL1はその電位がV rat−V
sであり、一方、上記ビット線BL2はその電位がV
ratであるため、制御信号ΦSのレヘルをVHからV
Lに下げていった場合には、それぞれビット線と交叉接
続するゲート電極G、、G2と第2の電極SD+z、5
Dtzとの間の電位差から、上記電界効果型トランジス
タM、が先にオンになり、このため上記電界効果型トラ
ンジスタM2はオフに維持されたまま、上記ビット線B
LIは■、まで制御される。このようなランチ動作の結
果、上記メモリセルの記憶情報がセンスされて所定の読
みだし等が完了する。
sであり、一方、上記ビット線BL2はその電位がV
ratであるため、制御信号ΦSのレヘルをVHからV
Lに下げていった場合には、それぞれビット線と交叉接
続するゲート電極G、、G2と第2の電極SD+z、5
Dtzとの間の電位差から、上記電界効果型トランジス
タM、が先にオンになり、このため上記電界効果型トラ
ンジスタM2はオフに維持されたまま、上記ビット線B
LIは■、まで制御される。このようなランチ動作の結
果、上記メモリセルの記憶情報がセンスされて所定の読
みだし等が完了する。
しかしながら、このような従来のセンスアンプにおいて
は、そのセンシングの感度が上記一対の電界効果型トラ
ンジスタM、、MZのVい(闇値電圧)に大きく依存し
、高集積化、微細化に従って、電界効果型トランジスタ
のチャンネル長りを短くしていった場合には、それだけ
■いのばらつきも大きくなり、このため誤動作を生ずる
傾向が助長されると共に、それが高集積化、微細化の妨
げとなっていた。
は、そのセンシングの感度が上記一対の電界効果型トラ
ンジスタM、、MZのVい(闇値電圧)に大きく依存し
、高集積化、微細化に従って、電界効果型トランジスタ
のチャンネル長りを短くしていった場合には、それだけ
■いのばらつきも大きくなり、このため誤動作を生ずる
傾向が助長されると共に、それが高集積化、微細化の妨
げとなっていた。
すなわち、確実なセンシングを行うための条件を考えて
みると、それぞれビット線の電位が交叉接続されるゲー
ト電極の電位となるため、その条件は、 Vref Vs Vth2 < Vrat V
th+となり、すなわち、 V 3 > l Vcbt Vthz l −A
VL、(■いI + vthzはそれぞれの電界効果
型トランジスタの闇値電圧) が確実なセンシングを行うための条件となる。
みると、それぞれビット線の電位が交叉接続されるゲー
ト電極の電位となるため、その条件は、 Vref Vs Vth2 < Vrat V
th+となり、すなわち、 V 3 > l Vcbt Vthz l −A
VL、(■いI + vthzはそれぞれの電界効果
型トランジスタの闇値電圧) が確実なセンシングを行うための条件となる。
そして、このような各電界効果型トランジスタのVいの
ばらつきΔ■いは、チャンネル長しが小さくなると、ま
すますそのばらつきが大きくなり、微細化による容量の
縮小化から読みだされる電荷量が小さくなる中で、その
センシングの条件が一層厳しいものになりつつある。
ばらつきΔ■いは、チャンネル長しが小さくなると、ま
すますそのばらつきが大きくなり、微細化による容量の
縮小化から読みだされる電荷量が小さくなる中で、その
センシングの条件が一層厳しいものになりつつある。
そこで、本発明は上述の問題点に鑑み、素子の微細化を
図った場合においても、十分にセンスする高感度のセン
スアンプを提供することを目的とする。
図った場合においても、十分にセンスする高感度のセン
スアンプを提供することを目的とする。
本発明は、一対の電界効果型トランジスタの各第1の電
極と各ビット線とが接続される共に、該各ビット線とそ
れぞれ他方の電界効果型トランジスタの各ゲート電極と
が接続され、それぞれ上記一対の電界効果型トランジス
タの各第2のM、極に制御信号を供給するようにしたセ
ンスアンプにおいて、それぞれ上記電界効果型トランジ
スタの各ゲート電極と各ビット線との接続はそれぞれ容
量接続とされ、上記各ゲート電極と上記各第1の電極と
の間に第1のスイッチング素子が配設され、上記各第1
の電極と各ビット線との間に第2のスイッチング素子と
が配設されてなるセンスアンプにより上述の問題点を解
決する。
極と各ビット線とが接続される共に、該各ビット線とそ
れぞれ他方の電界効果型トランジスタの各ゲート電極と
が接続され、それぞれ上記一対の電界効果型トランジス
タの各第2のM、極に制御信号を供給するようにしたセ
ンスアンプにおいて、それぞれ上記電界効果型トランジ
スタの各ゲート電極と各ビット線との接続はそれぞれ容
量接続とされ、上記各ゲート電極と上記各第1の電極と
の間に第1のスイッチング素子が配設され、上記各第1
の電極と各ビット線との間に第2のスイッチング素子と
が配設されてなるセンスアンプにより上述の問題点を解
決する。
本発明は、上記一対の電界効果型トランジスタの各ゲー
ト電極と各ビット線との接続をそれぞれ容量接続とし、
センス期間以前のプリチャージ期間に■いのばらつきΔ
Vい分の電圧を当該容量に蓄積し、その後ラッチ動作さ
せることにより、該■いのばらつきΔ■いを補償して、
高感度にセンソングを行うことができる。
ト電極と各ビット線との接続をそれぞれ容量接続とし、
センス期間以前のプリチャージ期間に■いのばらつきΔ
Vい分の電圧を当該容量に蓄積し、その後ラッチ動作さ
せることにより、該■いのばらつきΔ■いを補償して、
高感度にセンソングを行うことができる。
ここで、上記第1及び第2のスイッチング素子は、それ
ぞれ上記センスアンプの回路状態を通常のセンスアンプ
の状態と、プリチャージ期間における容量と電界効果型
トランジスタの直列の回路状態をつくり出すためのもの
であり、それぞれ所定の制御信号Φ1.Φ2がそれぞれ
供給されて動作を行う。
ぞれ上記センスアンプの回路状態を通常のセンスアンプ
の状態と、プリチャージ期間における容量と電界効果型
トランジスタの直列の回路状態をつくり出すためのもの
であり、それぞれ所定の制御信号Φ1.Φ2がそれぞれ
供給されて動作を行う。
即ら、プリチャージ期間においては、上記第1のスイッ
チング素子はオン状態になり、かつ上記第2のスイッチ
ング素子はオフ状態になり、上記電界効果型トランジス
タはダイオード接続となって、上記各第2の電極に供給
される制御信号ΦSを下げていったときには、ダイオー
ド接続されてなる各電界効果型トランジスタの電位降下
はそれぞれ■い1、■い2となる。そして、これにそれ
ぞれ直列に接続されるそれぞれ容量は、一方がビット線
の電位であるV refに保持され上記電界効果型トラ
ンジスタのVい、、■い2に対応した電圧が加わること
になる。すなわち各容量にはV refとφSの電圧と
の電位差から、それぞれVい1.vい2を引いた電圧が
加わることになり、引き続いて第1及び第2のスイッチ
ング素子を制御して通常のセンスアンプの回路状態とし
てセンシングを開始する場合には、当該容量に蓄積させ
た■い、、V1+11に対応した電圧によって動作が開
始されることになり、従って、ラッチ動作の際は、それ
ぞれ容量によってvLhが補償された状態で動作するこ
とになる。
チング素子はオン状態になり、かつ上記第2のスイッチ
ング素子はオフ状態になり、上記電界効果型トランジス
タはダイオード接続となって、上記各第2の電極に供給
される制御信号ΦSを下げていったときには、ダイオー
ド接続されてなる各電界効果型トランジスタの電位降下
はそれぞれ■い1、■い2となる。そして、これにそれ
ぞれ直列に接続されるそれぞれ容量は、一方がビット線
の電位であるV refに保持され上記電界効果型トラ
ンジスタのVい、、■い2に対応した電圧が加わること
になる。すなわち各容量にはV refとφSの電圧と
の電位差から、それぞれVい1.vい2を引いた電圧が
加わることになり、引き続いて第1及び第2のスイッチ
ング素子を制御して通常のセンスアンプの回路状態とし
てセンシングを開始する場合には、当該容量に蓄積させ
た■い、、V1+11に対応した電圧によって動作が開
始されることになり、従って、ラッチ動作の際は、それ
ぞれ容量によってvLhが補償された状態で動作するこ
とになる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例のセンスアンプは、第1図に示すような回路構
成を有しており、この本実施例のセンスアンプはNMo
5トランジスタで構成された回路になっている。
成を有しており、この本実施例のセンスアンプはNMo
5トランジスタで構成された回路になっている。
マス、一対の電界効果型トランジスタM + 、 M
tが設けられ、一方の電界効果型トランジスタM1の第
1の電極S D + +とビット線BLIが制御信号Φ
2により制御される第2のスイッチング素子S1□を介
して接続され、また、他方の電界効果型トランジスタM
2の第1の電極SD、i、とビット線BL2とが同じく
制御信号Φ2により制御される第2のスイッチング素子
S2□を介して接続されている。上記ビット線BLIと
他方の電界効果型トランジスタM2のゲート電極G2と
は容ffl c zを介して容量接続され、上記ビット
線l3L2と一方の電界効果型トランジスタM、のゲー
ト電極G、とは容’fft c +を介して容量接続さ
れている。そして、上記ゲート電極G1と第1の電極S
D、、とは制御信号Φ1によって制御される第1のスイ
ッチング素子311を介して接続され、また、上記ゲー
ト電極G2と第1の電極SDz+aは制御信号Φ1によ
って制御される第1のスイッチング素子321を介して
接続されている。さらに、上記一対の電界効果型トラン
ジスタM1.M2の各第2の電極SD、、。
tが設けられ、一方の電界効果型トランジスタM1の第
1の電極S D + +とビット線BLIが制御信号Φ
2により制御される第2のスイッチング素子S1□を介
して接続され、また、他方の電界効果型トランジスタM
2の第1の電極SD、i、とビット線BL2とが同じく
制御信号Φ2により制御される第2のスイッチング素子
S2□を介して接続されている。上記ビット線BLIと
他方の電界効果型トランジスタM2のゲート電極G2と
は容ffl c zを介して容量接続され、上記ビット
線l3L2と一方の電界効果型トランジスタM、のゲー
ト電極G、とは容’fft c +を介して容量接続さ
れている。そして、上記ゲート電極G1と第1の電極S
D、、とは制御信号Φ1によって制御される第1のスイ
ッチング素子311を介して接続され、また、上記ゲー
ト電極G2と第1の電極SDz+aは制御信号Φ1によ
って制御される第1のスイッチング素子321を介して
接続されている。さらに、上記一対の電界効果型トラン
ジスタM1.M2の各第2の電極SD、、。
S D t□には■いのばらつきを補償するためのプリ
セットおよびラッチ動作のために所定の制御信号ΦSが
供給されるような回路構成になっている。
セットおよびラッチ動作のために所定の制御信号ΦSが
供給されるような回路構成になっている。
そして、このような回路構成を有するセンスアンプに対
して上記ビット線BL1.BL2にはそレソレ当該ビッ
トVABL1.BL2をVrsf (リファレンス電
圧)にするため等の電界効果型トランジスタJl、Mr
zがそれぞれ接続されており、上記電界効果型トランジ
スタMrl、 Mr2の各ゲート電極に制御信号Φrが
印加されて所定の制御が行われる構成になっている。
して上記ビット線BL1.BL2にはそレソレ当該ビッ
トVABL1.BL2をVrsf (リファレンス電
圧)にするため等の電界効果型トランジスタJl、Mr
zがそれぞれ接続されており、上記電界効果型トランジ
スタMrl、 Mr2の各ゲート電極に制御信号Φrが
印加されて所定の制御が行われる構成になっている。
次に、上述のような回路構成ををするセンスアンプの動
作について第2図を参照しながら説明する。
作について第2図を参照しながら説明する。
まず、時刻t0以前に、上記制御信号Φ工のレベルは“
し” (ローレベル)であって第1のスイッチング素子
SIl+ si+はそれぞれオフ状態であり、上記制
御信号Φ2のレベルは“H” (ハイレベル)であって
第2のスイッチング素子S+z、38茸はそれぞれオフ
状態であり、また、このとき制’+11信号・I) s
は■□レベルにあって上記電界効果型1−ラ、ジスタM
+ 、 M z はそれぞれオフ状態にある。
し” (ローレベル)であって第1のスイッチング素子
SIl+ si+はそれぞれオフ状態であり、上記制
御信号Φ2のレベルは“H” (ハイレベル)であって
第2のスイッチング素子S+z、38茸はそれぞれオフ
状態であり、また、このとき制’+11信号・I) s
は■□レベルにあって上記電界効果型1−ラ、ジスタM
+ 、 M z はそれぞれオフ状態にある。
そして、上記電界効果型トランジスタMrl+M、□の
各ゲート1S極に供給される制Jl1143号Φrのし
・\ルが“L ”からH″になり、当該電界効果型トラ
ンジスタM rl+ Mrzはそれぞれオン状態にな
り、これに接続する各ビット線BL1.BL2の電位は
それぞれリファレンス電圧であるV refにされる。
各ゲート1S極に供給される制Jl1143号Φrのし
・\ルが“L ”からH″になり、当該電界効果型トラ
ンジスタM rl+ Mrzはそれぞれオン状態にな
り、これに接続する各ビット線BL1.BL2の電位は
それぞれリファレンス電圧であるV refにされる。
この状態から本実施例のセンスアンプは、時刻【。で、
まず上記制御信号φ1のレベルが“■、”から“1■”
になり、上記第1のスイッチング素子S Il+ s
a+がそれぞれオン状態となり、各電界効果型トランジ
スタM、、Mtのゲート電極Gl、G2はそれぞれ上記
v1..にされる。
まず上記制御信号φ1のレベルが“■、”から“1■”
になり、上記第1のスイッチング素子S Il+ s
a+がそれぞれオン状態となり、各電界効果型トランジ
スタM、、Mtのゲート電極Gl、G2はそれぞれ上記
v1..にされる。
次に、時刻t、で、上記制御信号Φ2のレベルがH″か
ら“L”になり、上記第2のスイッチング′素子S+z
、 Sz□がそれぞれオン状態からオフ状態となって
、上記電界効果型トランジスタM1゜M2の名筆1の電
極S D + +、SDt+と上記ピント線BL1.B
L2との接読が断たれて、当該電界効果型トランジスタ
M、、Mtは、ダイオード接続となり、等価的にそれぞ
れ容量C+、Czと直列に接続するダイオードとなる。
ら“L”になり、上記第2のスイッチング′素子S+z
、 Sz□がそれぞれオン状態からオフ状態となって
、上記電界効果型トランジスタM1゜M2の名筆1の電
極S D + +、SDt+と上記ピント線BL1.B
L2との接読が断たれて、当該電界効果型トランジスタ
M、、Mtは、ダイオード接続となり、等価的にそれぞ
れ容量C+、Czと直列に接続するダイオードとなる。
次に、時刻t2で、上記制御信号ΦSのレベルがV□レ
ベルからVLルベルに変化し、上記容量CI+ C2に
それぞれ上記電界効果型トランジスタM、、M2のVい
のばらつきに対応する電圧が加わることになる。即ち、
電界効果型トランジスタMIのゲート電極G1の電位を
電位■えとし、電界効果型トランジスタM2のゲート電
極G2の電位を電位■、とした場合に、上記制御信号φ
Sの電圧を■、ルベルとしたときには、ゲート電極G、
の電位■、はVL’+Vい、となり、一方、ゲート電極
G2の電位■、はv、’+vい2となる。そして、この
ようなゲート電極C+ 、Gzの電位V、 、V、と、
上記電界効果型トランジスタM rl+ M、zを介し
て供給されるV refとの電位差がそれぞれ容M C
I+ Ctに加えられることになり、結局、容量 c
+ ニはVret (VL ’ + Vtht )
の電圧が加わり、一方容N c zにはV、。r
(V、′+Vい2)の電圧が加わることになる。
ベルからVLルベルに変化し、上記容量CI+ C2に
それぞれ上記電界効果型トランジスタM、、M2のVい
のばらつきに対応する電圧が加わることになる。即ち、
電界効果型トランジスタMIのゲート電極G1の電位を
電位■えとし、電界効果型トランジスタM2のゲート電
極G2の電位を電位■、とした場合に、上記制御信号φ
Sの電圧を■、ルベルとしたときには、ゲート電極G、
の電位■、はVL’+Vい、となり、一方、ゲート電極
G2の電位■、はv、’+vい2となる。そして、この
ようなゲート電極C+ 、Gzの電位V、 、V、と、
上記電界効果型トランジスタM rl+ M、zを介し
て供給されるV refとの電位差がそれぞれ容M C
I+ Ctに加えられることになり、結局、容量 c
+ ニはVret (VL ’ + Vtht )
の電圧が加わり、一方容N c zにはV、。r
(V、′+Vい2)の電圧が加わることになる。
次に、時刻t、で、上記制御信号ΦSが■、ルベルから
VHルベルに変動する。これは、ノイズの飛び込み等に
よる誤動作を防止するためであり、ノイズ対策を不要と
する場合には、■8ルベルにしなくとも良い、このよう
に制御信号ΦSのレベルを上昇させていった場合には、
上記各電界効果型トランジスタM + 、 M tはオ
フ状態となり、従って、上記容I C+ 、Czにそれ
ぞれ加えられた電位差Vr*t (Vt’ + V
tht )およびV□r −(VL’ +Vい2)はそ
のまま保持されることになる。
VHルベルに変動する。これは、ノイズの飛び込み等に
よる誤動作を防止するためであり、ノイズ対策を不要と
する場合には、■8ルベルにしなくとも良い、このよう
に制御信号ΦSのレベルを上昇させていった場合には、
上記各電界効果型トランジスタM + 、 M tはオ
フ状態となり、従って、上記容I C+ 、Czにそれ
ぞれ加えられた電位差Vr*t (Vt’ + V
tht )およびV□r −(VL’ +Vい2)はそ
のまま保持されることになる。
続いて、時刻t4で、上記制御信号φ1のレベルが′H
”からL″になり、上記第1のスイッチング素子”II
+ 32Iがそれぞれオフ状態となり、各電界効果型
トランジスタM、、M!の各ゲート電極G、、G、と名
筆1の電極S D++、 S I)ztの間は遮断状態
となり、各電界効果型トランジスタM +。
”からL″になり、上記第1のスイッチング素子”II
+ 32Iがそれぞれオフ状態となり、各電界効果型
トランジスタM、、M!の各ゲート電極G、、G、と名
筆1の電極S D++、 S I)ztの間は遮断状態
となり、各電界効果型トランジスタM +。
Mzはダイオード接続の状態がら通常のトランジスタ対
の状態になる。
の状態になる。
次に、時刻t、で、上記制御信号Φ2のレベルがL”か
ら“H”になり、上記第2のスイッチング素子S1□3
32.がそれぞれオフ状態からオン状態となって、上記
電界効果型トランジスタM、。
ら“H”になり、上記第2のスイッチング素子S1□3
32.がそれぞれオフ状態からオン状態となって、上記
電界効果型トランジスタM、。
M2の名筆1の電極SD++、SDz+と上記ビット線
BL1.BL2とが導通することになり、本実施例のセ
ンスアンプは、従来のセンスアンプの回路構成にそれぞ
れ容ic1.c!をそれぞれゲート電極G+、Gz と
それぞれビット線BL1.BL2の間に配設した回路構
成となる。
BL1.BL2とが導通することになり、本実施例のセ
ンスアンプは、従来のセンスアンプの回路構成にそれぞ
れ容ic1.c!をそれぞれゲート電極G+、Gz と
それぞれビット線BL1.BL2の間に配設した回路構
成となる。
次に、時刻t、で上記制御信号Φrのレベルが“H”か
ら“L”になり、電界効果型トランジスタMr++ M
rzがそれぞれ遮断状態となって、V re、の供給が
停止される。
ら“L”になり、電界効果型トランジスタMr++ M
rzがそれぞれ遮断状態となって、V re、の供給が
停止される。
以上のような回路動作を行うプリチャージ期間を経た場
合には、本実施例のセンスアンプの上記容量CI+ C
1ニは、それぞれ電位差Vest (VL ’ ”
VLkl ) 、電位差Vr*f (VL ’
+ Vth、)がそのまま保持されており、この容量C
1,C2に(2持された電圧が、各電界効果型トランジ
スタM + 、 M 2のVいのばらつきを補償して、
う、チ動作を行わせることになる。
合には、本実施例のセンスアンプの上記容量CI+ C
1ニは、それぞれ電位差Vest (VL ’ ”
VLkl ) 、電位差Vr*f (VL ’
+ Vth、)がそのまま保持されており、この容量C
1,C2に(2持された電圧が、各電界効果型トランジ
スタM + 、 M 2のVいのばらつきを補償して、
う、チ動作を行わせることになる。
すなわち、上述のプリチャージ期間の経過の後、メ亡リ
セルの選択線の制御信号に応じたアクセス1−ランジス
タのオンにより、時刻も、でセンスアンプに接続するビ
ット線BLIに、当該選択されたメモリセルの容量の電
荷が現出する。第2図では、メモリセルの容量に記憶さ
せた情報信号が“0”である場合を図示しており、当該
ビット線[3Llの電位はv、1lf−Vsになる。な
お、このときビyト!l!BL2の電位は■、。、に維
持され、また、情報信号が“1″の場合には当該ビット
線BLIの電位はV□、+Vsになる。
セルの選択線の制御信号に応じたアクセス1−ランジス
タのオンにより、時刻も、でセンスアンプに接続するビ
ット線BLIに、当該選択されたメモリセルの容量の電
荷が現出する。第2図では、メモリセルの容量に記憶さ
せた情報信号が“0”である場合を図示しており、当該
ビット線[3Llの電位はv、1lf−Vsになる。な
お、このときビyト!l!BL2の電位は■、。、に維
持され、また、情報信号が“1″の場合には当該ビット
線BLIの電位はV□、+Vsになる。
このようなビット線BLIに記憶された信号が現れた場
合には、このビット線BLIに接続された容量C2を介
して上記電界効果型トランジスタM2のゲート電極G2
の電位■、も変動する。例えば、上記ビット線BLIの
電位がV、、f−Vsになった場合には、上述のように
容1ctにはVrat (VL’+Vい2)がその
まま保持されているため、当該ゲート電極G2の電位V
、は、Vref Vs (Vrat−(Vt゛+
Vthz ) )すなわちvL’+vい、−Vsとなる
。一方この時ビット線BL2の電位はVrsfに維持さ
れており、従って、他方の電界効果型トランジスタM1
のゲート電位G1の電位vAは、上記容1 c +から
Vrat −(Vrat −(VL’ +Vth+ )
) tすbチVL”VLkl とされる。
合には、このビット線BLIに接続された容量C2を介
して上記電界効果型トランジスタM2のゲート電極G2
の電位■、も変動する。例えば、上記ビット線BLIの
電位がV、、f−Vsになった場合には、上述のように
容1ctにはVrat (VL’+Vい2)がその
まま保持されているため、当該ゲート電極G2の電位V
、は、Vref Vs (Vrat−(Vt゛+
Vthz ) )すなわちvL’+vい、−Vsとなる
。一方この時ビット線BL2の電位はVrsfに維持さ
れており、従って、他方の電界効果型トランジスタM1
のゲート電位G1の電位vAは、上記容1 c +から
Vrat −(Vrat −(VL’ +Vth+ )
) tすbチVL”VLkl とされる。
このようにそれぞれゲート電位V、、V、は理想的な値
に対してそれぞれの閾値電圧■いl+Vい2だけ高い値
となっており、これを押制御信号φSが供給される各電
界効果型トランジスタM、。
に対してそれぞれの閾値電圧■いl+Vい2だけ高い値
となっており、これを押制御信号φSが供給される各電
界効果型トランジスタM、。
M2の第2の電極SD+z、SD2□の電位で比較した
場合には、各閾値電圧Vth+ 、 Vい2で完全に
補償されることになり、従って、本実施例のセンスアン
プは、非常に感度の高いセンスアンプとなり得る。
場合には、各閾値電圧Vth+ 、 Vい2で完全に
補償されることになり、従って、本実施例のセンスアン
プは、非常に感度の高いセンスアンプとなり得る。
すなわち、時刻t8で、制御信号φSを上述のv8ルベ
ルから各電界効果型トランジスタM1、M2のラッチ9
1作を開始させるようにVLレベルに変化させる。ここ
で、一方の電界効果型トランジスタM、のゲート電hc
+ の電位と第2の電極S D + zの電位の差は、
v、−vL (=v、’+■い+ VL)であり、
電界効果型トランジスタM2のゲート電極G2の電位と
第2の電極SD。
ルから各電界効果型トランジスタM1、M2のラッチ9
1作を開始させるようにVLレベルに変化させる。ここ
で、一方の電界効果型トランジスタM、のゲート電hc
+ の電位と第2の電極S D + zの電位の差は、
v、−vL (=v、’+■い+ VL)であり、
電界効果型トランジスタM2のゲート電極G2の電位と
第2の電極SD。
の電位の差は、Va Vt (=VL ′”Vth
g−VSVL)であって、これら電位差がそれぞれの閾
値電圧Vth+ 、 Vい2以上になったときに、電
界効果型トランジスタがオンになり、V、 −VL
VLkl >Va VL Vthzすなわち■、
′−V、>VL’−Vs−V、が常に成立するため、闇
値電圧vth+ 、 Vい2のばらつきが補償されて
確実に電界効果型トランジスタM1が先にオン状態とな
る。このとき電界効果型トランジスタM2は交叉接続さ
れるゲート電位G2によってオフ状態に維持されたまま
ラッチ動作が進み1、上記ビット線BLIは■、まで制
御され、一方上記ビノド線BL2は、■、。、のままに
保持されて所定のラッチ動作が完了することになる。
g−VSVL)であって、これら電位差がそれぞれの閾
値電圧Vth+ 、 Vい2以上になったときに、電
界効果型トランジスタがオンになり、V、 −VL
VLkl >Va VL Vthzすなわち■、
′−V、>VL’−Vs−V、が常に成立するため、闇
値電圧vth+ 、 Vい2のばらつきが補償されて
確実に電界効果型トランジスタM1が先にオン状態とな
る。このとき電界効果型トランジスタM2は交叉接続さ
れるゲート電位G2によってオフ状態に維持されたまま
ラッチ動作が進み1、上記ビット線BLIは■、まで制
御され、一方上記ビノド線BL2は、■、。、のままに
保持されて所定のラッチ動作が完了することになる。
このように、本実施例のセンスアンプは、上記各ffi
C+、 Czに、一対の電界効果型トランジスタM、
、M2の各闇値電圧のばらつきΔVいに対応する電圧を
それぞれ蓄積することができ、このため当該ばらつきΔ
■いを完全に補償したラッチ動作を実現することができ
る。すなわち、本実施例のセンスアンプによっては、歩
留まりの向上を図ることができ、また、微細化に対応し
てメモリセルの容量を115〜1/6に小さくしても、
本実゛施例のセンスアンプが高感度であるため、十分に
誤動作なく確実に動作することになる。
C+、 Czに、一対の電界効果型トランジスタM、
、M2の各闇値電圧のばらつきΔVいに対応する電圧を
それぞれ蓄積することができ、このため当該ばらつきΔ
■いを完全に補償したラッチ動作を実現することができ
る。すなわち、本実施例のセンスアンプによっては、歩
留まりの向上を図ることができ、また、微細化に対応し
てメモリセルの容量を115〜1/6に小さくしても、
本実゛施例のセンスアンプが高感度であるため、十分に
誤動作なく確実に動作することになる。
また、特に本実施例のセンスアンプは、■いのばらつき
が大きく影響するSol構造(シリコン・オン・インシ
ェレーター構造)のメモリ装置に適用して、成果を挙げ
ることができる。
が大きく影響するSol構造(シリコン・オン・インシ
ェレーター構造)のメモリ装置に適用して、成果を挙げ
ることができる。
なお、本実施例はNMO5)ランジスクのものを用いて
説明したがPMOSトランジスタでも良い。
説明したがPMOSトランジスタでも良い。
本発明のセンス−7ンプレよ、上述のようにVいのばら
つきによる感度の低下を抑えて、確実なセンシング動作
を実現することができる。そして、特に素rの微細化を
図った場合には、感度が問題となるが、本発明を適用す
ることにより、容易にこの問題を解決できる。さらに、
本発明を用いることにより、容量のサイズを小さくして
も確実なセンシング動作を行うことができるため、十分
な高集積化が可能である。また、本発明のセンスアンプ
では、■いのばらつきが完全に補償されるため、歩留ま
りの向上を回ることができ、また、経時的にも確実な動
作が実現される。
つきによる感度の低下を抑えて、確実なセンシング動作
を実現することができる。そして、特に素rの微細化を
図った場合には、感度が問題となるが、本発明を適用す
ることにより、容易にこの問題を解決できる。さらに、
本発明を用いることにより、容量のサイズを小さくして
も確実なセンシング動作を行うことができるため、十分
な高集積化が可能である。また、本発明のセンスアンプ
では、■いのばらつきが完全に補償されるため、歩留ま
りの向上を回ることができ、また、経時的にも確実な動
作が実現される。
【図面の簡単な説明】
第1図は本発明のセンスアンプの一例を示す回路図、第
2図はその動作を説明するためのタイムチャート、第3
図は従来のセンスアンプの一例を示す回路図、第4図は
従来のセンスアンプの動作を説明するためのタイムチャ
ートである。 M + 、 M 2 ・・・電界効果型トランジスタ
C+、Cz ・・・容量
2図はその動作を説明するためのタイムチャート、第3
図は従来のセンスアンプの一例を示す回路図、第4図は
従来のセンスアンプの動作を説明するためのタイムチャ
ートである。 M + 、 M 2 ・・・電界効果型トランジスタ
C+、Cz ・・・容量
Claims (1)
- 一対の電界効果型トランジスタの各第1の電極と各ビッ
ト線とが接続される共に、該各ビット線とそれぞれ他方
の電界効果型トランジスタの各ゲート電極とが接続され
、それぞれ上記一対の電界効果型トランジスタの各第2
の電極に制御信号を供給するようにしたセンスアンプに
おいて、それぞれ上記電界効果型トランジスタの各ゲー
ト電極と各ビット線との接続はそれぞれ容量接続とされ
、上記各ゲート電極と上記各第1の電極との間に第1の
スイッチング素子が配設され、上記各第1の電極と各ビ
ット線との間に第2のスイッチング素子とが配設されて
なるセンスアンプ。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61093456A JPS62252597A (ja) | 1986-04-24 | 1986-04-24 | センスアンプ |
KR870001293A KR870010548A (ko) | 1986-04-24 | 1987-02-17 | 센스 앰프 |
US07/038,752 US4802130A (en) | 1986-04-24 | 1987-04-15 | Sense amplifier |
DE8787303533T DE3781193T2 (de) | 1986-04-24 | 1987-04-22 | Leseverstaerker. |
AT87303533T ATE79690T1 (de) | 1986-04-24 | 1987-04-22 | Leseverstaerker. |
EP87303533A EP0243169B1 (en) | 1986-04-24 | 1987-04-22 | Sense amplifiers |
CA000535376A CA1262477A (en) | 1986-04-24 | 1987-04-23 | Sense amplifier |
CN87103121A CN1010446B (zh) | 1986-04-24 | 1987-04-24 | 读出放大器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61093456A JPS62252597A (ja) | 1986-04-24 | 1986-04-24 | センスアンプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62252597A true JPS62252597A (ja) | 1987-11-04 |
Family
ID=14082828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61093456A Pending JPS62252597A (ja) | 1986-04-24 | 1986-04-24 | センスアンプ |
Country Status (8)
Country | Link |
---|---|
US (1) | US4802130A (ja) |
EP (1) | EP0243169B1 (ja) |
JP (1) | JPS62252597A (ja) |
KR (1) | KR870010548A (ja) |
CN (1) | CN1010446B (ja) |
AT (1) | ATE79690T1 (ja) |
CA (1) | CA1262477A (ja) |
DE (1) | DE3781193T2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62273694A (ja) * | 1986-05-22 | 1987-11-27 | Sony Corp | センスアンプ |
JPS6410493A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Charge transfer type sense amplifier |
JPH0192992A (ja) * | 1987-10-02 | 1989-04-12 | Matsushita Electric Ind Co Ltd | センスアンプ回路 |
US4951252A (en) * | 1988-10-25 | 1990-08-21 | Texas Instruments Incorporated | Digital memory system |
JPH02142214A (ja) * | 1988-11-24 | 1990-05-31 | Nippon Motoroola Kk | オフセット電圧を補償したラッチングコンパレータ |
US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
US5017815A (en) * | 1989-12-20 | 1991-05-21 | At&T Bell Laboratories | Sense amplifier with selective pull up |
US5212409A (en) * | 1991-04-09 | 1993-05-18 | Tektronix, Inc. | Analog-to-digital converter latch circuit |
JP3279615B2 (ja) * | 1991-04-15 | 2002-04-30 | 株式会社日立製作所 | 半導体装置 |
US5332931A (en) * | 1991-06-24 | 1994-07-26 | Harris Corporation | High speed differential comparator |
US5812019A (en) * | 1997-01-10 | 1998-09-22 | Vtc Inc. | Open-loop MR biasing circuit with high power supply and common mode rejection |
JP3105862B2 (ja) * | 1998-02-27 | 2000-11-06 | 日本電気株式会社 | 電圧比較回路 |
US6489813B2 (en) | 2001-02-26 | 2002-12-03 | Texas Instruments Incorporated | Low power comparator comparing differential signals |
US6768348B2 (en) * | 2001-11-30 | 2004-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
US7082048B2 (en) * | 2003-09-05 | 2006-07-25 | Zmos Technology, Inc. | Low voltage operation DRAM control circuits |
US6975549B1 (en) * | 2004-06-08 | 2005-12-13 | Macronix International Co., Ltd. | Low power dissipating sense amplifier |
JP2006186150A (ja) * | 2004-12-28 | 2006-07-13 | Hitachi Ltd | 半導体記憶装置の製造方法及び半導体設計装置 |
US8072244B1 (en) * | 2010-08-31 | 2011-12-06 | National Tsing Hua University | Current sensing amplifier and method thereof |
US9378780B1 (en) | 2015-06-16 | 2016-06-28 | National Tsing Hua University | Sense amplifier |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
JPS5947391B2 (ja) * | 1980-01-22 | 1984-11-19 | 富士通株式会社 | 電位差検出回路 |
JPS59167896A (ja) * | 1983-03-15 | 1984-09-21 | Toshiba Corp | センスアンプ回路 |
-
1986
- 1986-04-24 JP JP61093456A patent/JPS62252597A/ja active Pending
-
1987
- 1987-02-17 KR KR870001293A patent/KR870010548A/ko not_active Application Discontinuation
- 1987-04-15 US US07/038,752 patent/US4802130A/en not_active Expired - Fee Related
- 1987-04-22 AT AT87303533T patent/ATE79690T1/de not_active IP Right Cessation
- 1987-04-22 EP EP87303533A patent/EP0243169B1/en not_active Expired - Lifetime
- 1987-04-22 DE DE8787303533T patent/DE3781193T2/de not_active Expired - Fee Related
- 1987-04-23 CA CA000535376A patent/CA1262477A/en not_active Expired
- 1987-04-24 CN CN87103121A patent/CN1010446B/zh not_active Expired
Also Published As
Publication number | Publication date |
---|---|
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EP0243169A3 (en) | 1990-05-23 |
KR870010548A (ko) | 1987-11-30 |
EP0243169B1 (en) | 1992-08-19 |
CA1262477A (en) | 1989-10-24 |
US4802130A (en) | 1989-01-31 |
CN87103121A (zh) | 1987-11-04 |
DE3781193D1 (de) | 1992-09-24 |
ATE79690T1 (de) | 1992-09-15 |
DE3781193T2 (de) | 1993-03-18 |
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