DE3831552A1 - Analog-digital-wandler - Google Patents

Description

Die vorliegende Erfindung betrifft einen Analog-Digital-Wandler und insbesondere einen Analog-Digital-Wandler vom Blitztyp.

Ein sogenannter Analog-Digital-Wandler vom Blitztyp wird im Bereich der Bildverarbeitung oder dergleichen verwendet, da er Signale bei hoher Geschwindigkeit verarbeiten kann. Fig. 1 ist ein Schaltbild, das ein Beispiel für einen Analog-Digital-Wandler vom Blitztyp zeigt, wie er z. B. in einem Artikel von Andrew G. F. Dingwall mit dem Titel "Monolithic Expandable 6 Bit 20 MHz CMOS/SOS A/D Converter" in IEEE JOURNAL OF SOLID-STATE CIRCUITS, Band SC-14, Nr. 6, Dezember 1979, Seiten 926-932 beschrieben ist. Gemäß Fig. 1 sind die Bezugsspannungen VR⁺ und VR ^- jeweils an den Bezugsspannungsanschluß 3 bzw. 4 angelegt. Eine Spannung zwischen den beiden Bezugsspannungen VR⁺ und VR ^- wird durch Verbinden von 128 Widerständen 6 in Reihe zwischen den Bezugsspannungsanschlüssen 3 und 4 geteilt. Unter der Annahme, daß die Bezugszahlen 0-127 den 128 Widerständen 6 in der Reihenfolge von der VR ^--Seite zur VR⁺-Seite zugeordnet sind, wird ein Potential VR(m) eines Knotenpunktes N(m) an einem Ende des m-ten Widerstandes durch folgende Gleichung dargestellt:

VR(m) = (m/128) · (VR⁺ - VR ^-) + VR (1)

Jede der durch Teilung durch die Widerstände erhaltenen 127 Spannungen wird an einen Minusanschluß eines jeden von 127 Komparatoren 7 gelegt. Eine analoge Eingangsspannung Vin wird von einem Analogsignal-Eingangsanschluß 1 an positive Anschlüsse aller der Komparatoren 7 angelegt.

Es sei angenommen, daß der Logik-Wert eines Ausgangs des Komparators 7, in den das Potential des VR(m) eingegeben ist, C(m) sei. Wenn dann das Analogsignal Vin, das der folgenden Gleichung

VR(m) < Vin < VR(m + 1) (2)

gerecht wird, eingegeben wird, dann ist ein Ausgang C(k) des k-ten Komparators folgender:

C(k) = 0 : k = m + 1, . . . , 127
       1 : k = 0, . . ., m (3)

Die Ausgänge des Komparators 7 sind in D-Flip-Flops 8 synchron mit einem von einem Taktanschluß 2 eingegebenen Abtasttaktpuls Φ verriegelt. Angenommen, daß ein Ausgang des D-Flip-Flops 8, in den der Ausgangswert C(m) eingegeben ist, E(m) sei, dann führt ein UND-Gatter 9 die folgende Operation aus:

F(m) = E(m) ∩ (m + 1) (4)

wobei F(m) ein Ausgangswert des UND-Gatters 9 ist, und der Ausgang F(k) des k-ten UND-Gatters 9 ist folgender:

F(k) = 1 : k = m
       0 : k = m (5)

Kurz gesagt ist also nur F(m) gleich "1", und die anderen sind "O" bezüglich eines Eingangs, der der Beziehung

VR(m) < Vin < VR(m + 1) (6)

gerecht wird.

Ein Kodierer 10 weist einen ROM oder dergleichen auf und liefert die in Fig. 2 gezeigten Ausgänge b0 bis b7 für die Adressen 0 bis 127. Insbesondere wird ein binäres m mit Bezug auf eine Adresse m ausgegeben. Die Ausgänge b0 bis b7 sind in D-Flip-Flops 11 synchron mit einem von einem Inverter 12 ausgegebenen invertierten Abtasttaktpuls Φ verrriegelt. Die D-Flip-Flops 11 geben digitale Signale D0 bis D7 aus. In der oben beschriebenen Weise wandelt der Analog-Digital-Wandler eines Blitztyps einen Analog-Wert in einen Digital-Wert um. Der oben beschriebene Analog-Digital-Wandler vom Blitztyp erfordert mindestens den folgenden Wert als den absoluten Auflösungswert des Komparators 7: (VR⁺ - VR ^-)/128 (7)

In der Annahme, daß z. B. VR⁺-VR ^-=3 V ist, beträgt die gefordete Auflösung etwa 23 mV. Technisch gesehen ist es sehr schwierig, eine solche Auflösung zu erreichen. Dies ist insbesondere schwierig, wenn ein MOS-Transistor verwendet wird, da die Schwellenspannung im Verarbeitungsprozeß sich wesentlich ändert. Damit kann die Auflösung des Komparators 7 durch die durch den Aufbau und den Betrieb verursachten Probleme nicht erreicht werden. In solch einem Fall erfüllt C(k) (k=0, 1, . . . , 127), selbst wenn ein Signal wie in der oben beschriebenen Gleichung (2) eingegeben wird, nicht die Beziehung, wie sie in der oben beschriebenen Gleichung (3) dargestellt ist.

Es sei angenommen, daß z. B. ein Signal eingegeben wird, das die folgende Beziehung erfüllt:

VR(62) < Vin < VR(63) (8)

Wenn die Auflösung des Komparators 7 die oben beschriebene Gleichung (7) nicht erfüllt, tendiert ein Komparator, der z. B. C(61) und C(62) abgibt, zum Abgeben von "0", neigt dazu, "1" abzugeben. Solch ein Zustand kann in der Nähe eines Faltungspunkts des Musters auftreten, z. B., wenn die Komparatoren 7 auf einem Halbleitersubstrat gebildet sind. Es sei daher angenommen, daß die Komparatoren 7 Ausgangswerte liefern, die die folgenden Beziehungen, wie in Fig. 3 dargestellt, erfüllten:

C (0), . . . , C (60)
= 1
C (61), C (62)	= 0
C (63), C (64)	= 1
C (65), . . . , C (127)	= 0 (9)

In diesem Fall sollten die folgenden Beziehungen erfüllt sein, wenn die Komparatoren 7 im wesentlichen die geforderte Auflösung aufweisen:

C (0), . . . , C (62)   = 1
C (63), . . . , C (127) = 0 (10)

Da aber die Auflösung schlecht ist, sind C (61), . . . , C (64) fehlerhafte Ausgänge.

Durch die Ausgänge der Komparatoren 7 sind die Ausgänge der UND-Gatter 9, d. h. die Eingänge des Kodierers 10 folgende:

f(k) = : k = 60,64
       0 : sonstige   (11)

Der Kodierer 10 weist im allgemeinen einen ROM auf. Wenn eine Mehrzahl von Adressen, wie durch die oben beschriebene Gleichung (11) dargestellt ist, ausgewählt wird, wird das ODER oder das UND für jedes Bit der den Adressen entsprechenden Ausgänge abgegeben. Fig. 4 ist ein Schaltbild, das einen Teil eines Kodierers zeigt, von dem das ODER abgegeben wird. In dem oben beschriebenen Beispiel werden die Adressen in "60" und "64" des Kodierers 10 ausgewählt. "60", d. h. "00111100" und "64", d. h. "010000000" werden für jedes Bit ODER-verarbeitet, so daß ein Ausgang des Kodierers 10 "01111100", d. h. "124" wird.

Wenn, wie vorstehend beschrieben ist, die Auflösung des Komparators 7 unzureichend ist, kann "124" fehlerhafterweise abgegeben werden, selbst wenn ein analoger Eingang existiert, der korrekt einen Code "63" abgeben sollte.

Die Ursache für den oben beschriebenen Fehler ist, daß eine Mehrzahl von Adressen im Kodierer 10 ausgewählt ist. Im oben beschriebenen Beispiel beträgt der Unterschied zwischen einem digitalen Ausgang und dem korrekten Wert davon 61, so daß ein fataler Fehler verursacht wird.

Aufgabe der Erfindung ist es, die oben beschriebenen Probleme des Analog-Digital-Wandlers zu lösen und einen Analog-Digital-Wandler zur Verfügung zu stellen, der geeignet ist, einen Ausgangsfehler bis auf ein Minimum zu verhindern und fatale Fehler zu vermeiden.

Der erfindungsgemäße Analog-Digital-Wandler vergleicht individuell den Wert jeder der durch eine Widerstands-Potentialteiler-Einrichtung dividierten Ausgangsspannungen mit dem Pegelwert eines Analog-Signals durch eine Mehrzahl von Komparator-Einrichtungen und legt die Ausgänge der Komparator- Einrichtungen an eine Datenübertragungseinrichtung. Die Datenübertragungseinrichtung speichert und hält die Bits entsprechenden Ausgänge der Mehrzahl der Komparator-Einrichtungen und schiebt diskontinuierliche Logik-Abschnitte, welche in gespeicherten Daten der Mehrzahl von Bits erscheinen, weiter. Ein Adressiersignal wird in Antwort auf einen Ausgang eines jeden der Bits der Datenübertragungseinrichtung erzeugt. Eine Kodiereinrichtung gibt einen dem Adressiersignal entsprechenden vorbestimmten Digital-Wert ab.

Da die Datenübertragungseinrichtung erfindungsgemäß die Bits entsprechende Ausgänge der Mehrzahl von Komparator-Einrichtungen speichert und hält und die diskontinuierlichen Logik-Abschnitte, die in gespeicherten Daten der Mehrzahl von Bits erscheinen, weiterschiebt, werden die diskontinuierlichen Logik-Abschnitte so weitergeschoben, daß die Daten in Daten umgewandelt werden, in denen die gleiche Logik kontinuierlich ist. Dadurch wird eine gleichzeitige Auswahl einer Mehrzahl von Adressen im Kodierer vermieden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Auführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockschaltbild eines Beispiels eines Analog-Digital-Wandlers vom Blitztyp;

Fig. 2 eine Tabelle, die die Beziehung zwischen den Eingängen und Ausgängen eines in den Fig. 1 oder 5 gezeigten Kodierers 10 darstellt;

Fig. 3 eine Tabelle zum Erläutern eines Betriebs eines Analog-Digital- Wandlers vom Blitztyp, in dem ein Komparator mit schlechter Auflösung vorgesehen ist;

Fig. 4 ein Schaltbild, das ein Beispiel für den Schaltungsaufbau des in Fig. 1 bzw. 5 gezeigten Kodierers 10 angibt;

Fig. 5 ein Blockschaltbild eines Analog-Digital-Wandlers vom Blitztyp in einer erfindungsgemäßen Ausführungsform;

Fig. 6 ein Schaltbild, das ein Beispiel für den Aufbau eines Abschnitts einer in Fig. 5 gezeigten Datenübertragungsschaltung 13 angibt;

Fig. 7-9 Tabellen, die die jeweiligen Digital-Ausgangswerte von drei Systemen zeigen, die verhindern, daß eine Mehrzahl von Adressen in einem Kodierer gleichzeitig ausgewählt werden, wobei Fig. 9 einen digitalen Ausgangswert eines in der Erfindung verwendeten Systems darstellt, und

Fig. 10 eine Tabelle zum Erklären eines Betriebs des Analog-Digital- Wandlers in der in Fig. 5 gezeigten Ausführungsform.

Bevor ein Ausführungsbeispiel erläutert wird, sollen noch Verfahren zum Verhindern, daß eine Mehrzahl von Adressen in einem Kodierer gleichzeitig ausgewählt werden, wenn die Auflösung des Komparators unzureichend ist, betrachtet werden. Die Beschreibung der Verfahren erfolgt mit Bezug auf das in den Fig. 1 und 3 gezeigte Beispiel.

Die drei betrachteten Verfahren sind folgende:

(1) Ein erstes Verfahren besteht darin, eine nicht fortlaufend (diskontinuierlich) auftretende "1", wie z. B. C (63) und C (64) gegen eine "0" auszuwechseln.

Nach diesem Verfahren ist nur ein Ausgang F(60) der Ausgänge des UND-Gatters 9 "1", und die anderen sind "0". Damit wird in einem Kodierer 10 keine Mehrzahl von Adressen gleichzeitig ausgewählt. Wenn aber Komparatoren 7, welche C(61) und C(62) abgeben, dazu neigen, "0" abzugeben, und Komparatoren 7, welche C (63) und C (64) abgeben, dazu neigen, "1" abzugeben, wie oben beschrieben ist, wird der Wert "60" eines Ausgangs mehrere Male fortgeführt, und dann kippt der Ausgang von "60" auf "64" oder "65". Da sich ein Analog-Signal im allgemeinen kontinuierlich ändert, ist die Linearität zwischen zwei nebeneinander liegenden Codes verringert.

(2) Ein zweites Verfahren dient zum Austauschen von "0" zwischen einer "1", die nicht fortlaufend auftritt, wie etwa C (63) und C (64), und einer "1", die fortlaufend auftritt, wie etwa C (0) bis C (60) und z. B. C (61) und C (62), gegen "1".

Nach diesem Verfahren kippt der tatsächliche Ausgang aus den gleichen Gründen wie beim ersten Verfahren (1) im schlimmsten Fall von "60" auf "64", und dann wird "64", wie in Fig. 8 gezeigt, mehrere Male fortgeführt. Damit ist ähnlich wie beim ersten Verfahren (1) die Linearität zwischen nebeneinanderliegenden Codes verringert.

(3) Ein drittes Verfahren dient zum Verschieben von "1", die nicht fortlaufend auftritt, wie etwa C (63) und C (64), in Richtung von C (60).

Nach diesem Verfahren ändert sich der tatsächliche Ausgang relativ fortlaufend, wie in Fig. 9 dargestellt ist. Insbesondere wird die Linearität zwischen nebeneinanderliegenden Codes beibehalten.

Aus den oben beschriebenen Gründen dient die vorliegende Erfindung zum Verhindern, daß in einem Kodierer, der das oben beschriebene dritte Verfahren (3) verwendet, eine Mehrzahl von Adressen gleichzeitig ausgewählt wird. Nun wird eine vorzugsweise Ausführungsform beschrieben.

Fig. 5 ist ein Schaltbild, das einen Analog-Digital-Wandler des Blitztyps in einer erfindungsgemäßen Ausführungsform zeigt. Der Analog-Digital-Wandler der vorliegenden Ausführungsform entspricht dem in Fig. 1 gezeigten Analog-Digital-Wandler bis auf folgende Ausnahmen. Entsprechende Abschnitte tragen die gleichen Bezugszeichen, und deshalb wird deren Beschreibung ausgelassen. Das wichtigste Merkmal in der vorliegenden Ausführungsform ist, daß der in Fig. 1 gezeigte D-Flip-Flop 8 durch eine Datenübertragungsschaltung 13 vom Synchronisationsimpuls-Austauschtyp ersetzt ist. In der Datenübertragungsschaltung 13 entspricht ein von einer unterbrochenen Linie umschlossener Abschnitt einem Bit. Die Datenübertragungsschaltung 13 hat die gleiche Anzahl Bits wie die an Komparatoren 7. Jedes der Bits der Datenübertragungsschaltung 13 hat einen Setzanschluß, der ein Setzsignal S empfängt, und einen Rückstellanschluß, der ein Rückstellsignal R empfängt, und liefert einen Q-Ausgang und einen -Ausgang. Außerdem wird an die Bits ein gemeinsames Schiebefreigabesignal SE angelegt. Das Schiebefreigabesignal SE ist ein invertierter Abtasttaktpuls,Φ, der von einem Inverter 12 abgegeben wird. Das Setzsignal S und das Rückstellsignal R, die beide an jedes der Bits angelegt werden, werden in jeder der Setz-/Rückstell-Signalerzeugungsschaltungen 14 erzeugt. Jede der Setz-/Rückstell-Signalerzeugungsschaltungen 14 ist entsprechend zu jedem der Komparatoren 7 vorgesehen und weist zwei UND-Gatter 14 a und 14 b und einen Inverter 14 c auf. Jedes der UND-Gatter 14 a und 14 b empfängt an einem Eingang einen Abtasttaktpuls Φ. Das UND-Gatter 14 a empfängt an einem anderen Eingang ein Ausgangssignal eines entsprechenden Komparators 7. Das UND-Gatter 14 b empfängt an einem anderen Eingang ein Ausgangssignal, das durch Invertieren des Ausgangssignals des entprechenden Komparators 7 durch den Inverter 14 c erhalten wird. Wenn bei solch einem Aufbau der Abtasttaktpuls Φ"1" ist, sind die UND-Gatter 14 a und 14 b geöffntet, so daß die Setzsignale S oder das Rückstellsignal R an jedes der Bits der Datenübertragungsschaltung 13 angelegt werden. Insbesondere wenn der Ausgang des Komparators 7 "1" ist, wird das Setzsignal S (=1) an ein entsprechendes Bit der Datenübertragungsschaltung 13 angelegt. Wenn andererseits der Ausgang des Komparators 7 "0" ist, wird das Rückstellsignal R (=1) an ein entsprechendes Bit der Datenübertragungsschaltung 13 angelegt. Jedes der UND-Gatter 9 ist so angelegt, daß der Q-Ausgang und der -Ausgang nebeneinanderliegender Bits der Datenübertragungsschaltung 13 UND-verarbeitet werden.

In dem oben beschriebenen Aufbau verriegelt die Datenübertragungsschaltung 13 Daten in Antwort auf das Setzsignal S und das Rückstellsignal R, wenn das Schiebefreigabesignal SE "0" ist, und verschiebt "1" der verriegelten Daten, die diskontinuierlich auftritt, in Übertragungsrichtung (in Fig. 5 die Richtung von oben nach unten), wenn das Schiebefreigabesignal SE "1" ist. Genauer gesagt führt die Datenübertragungsschaltung 13 das oben beschriebene dritte Verfahren aus, so daß die Ungleichmäßigkeit der Daten gelöst ist.

Fig. 6 ist ein Schaltbild, das ein Beispiel für den Aufbau der Datenübertragungsschaltung 13 von Fig. 5 zeigt. Fig. 6 zeigt den Aufbau eines Bits und den Aufbau je eines Abschnitts des davorliegenden und des anschließenden Bits. In Fig. 6 ist die Datenübertragungsrichtung eine Richtung von links nach rechts. Ein Bit der Datenübertragungsschaltung 13 weist zwei RS-Flip-Flops 130 und 131, zwei UND-Gatter 132 und 133, vier Oder-Gatter 134-137 und zwei Inverter 138 und 139 auf. Die Bits haben den gleichen Aufbau, und deshalb tragen entsprechende Abschnitte in den Bits die gleichen Bezugszeichen. In der Abbildung ist ein Buchstabe f an das Bezugszeichen jedes der Elemente in der vorangehenden Stufe und ein Buchstabe b an das Bezugszeichen jedes der Elemente der nachfolgenden Stufe angehängt.

Mit Bezug auf Fig. 6 wird nun der Betrieb der Datenübertragungsschaltung 13 beschrieben.

(1) Fall, bei dem das Schiebefreigabesignal SE "0" ist

In diesem Fall sind beide UND-Gatter 132 und 133 geschlossen, so daß deren Ausgänge "0" sind. Damit wird der RS-Flip-Flop 130 rückgestellt, da das Setzsignal oder das Rückstellsignal "1" ist. Wenn aber das Setzsignal "1" ist, wird "1" durch das ODER-Gatter 136 in einen Setzeingangsanschluß des RS-Flip-Flops 131 eingegeben, so daß der RS-Flip-Flop 131 gesetzt wird. Ist im Gegensatz dazu das Rückstellsignal S "1", dann wird der RS-Flip-Flop 131 rückgestellt.

Zusammengefaßt heißt das, daß, wenn S=1 und R=0 ist, der RS-Flip-Flop 131 gesetzt und der RS-Flip-Flop 130 rückgestellt wird. Außerdem werden, wenn S=0 und R=1 ist, beide RS-Flip-Flops 130 und 131 rückgestellt. Genauer gesagt wird der RS-Flip-Flop 130 gezwungen, rückgestellt zu werden, wenn SE=0 ist, und ein Ausgang jedes der Komparatoren 7 wird im entsprechenden RS-Flip-Flop 131 verriegelt.

(2) Fall, bei dem das Schiebefreigabesignal SE "1" ist

In diesem Fall wird angenommen, daß der Ausgang jedes der Komparatoren 7 im RS-Flip-Flop 131 in jedem Bits in der Zeit, wo SE=0 ist, wie oben beschrieben verriegelt ist. Wird in einem solchen Zustand das Schiebefreigabesignal SE (=Φ) "1", wird der Abtasttaktpuls Φ "0". Als Ergebnis sind beide oben beschriebenen UND-Gatter 14 a und 14 b geschlossen, so daß das Setzsignal und das Rückstellsignal R "0" werden.

1. Fall, bei dem der RS-Flip-Flop 131 "0" speichert (d. h., der RS-Flip-Flop 131 ist rückgestellt)

In diesem Fall ist ein Q-Ausgang des RS-Flip-Flops 131 "0", und ein -Ausgang davon ist "1". Wenn ein RS-Flip-Flops 131 f in der vorangehenden Stufe gesetzt wird, erlaubt damit das UND-Gatter 132 den Durchgang des Q-Ausgangs (=1) zum Setzen des RS-Flip-Flops 130. Wenn im Gegensatz dazu der RS-Flip-Flops 131 f rückgestellt wird, wird nichts geändert, so daß die RS-Flip-Flops 130 und 131 in dem zuvor gespeicherten Zustand verbleiben.

Wenn der RS-Flip-Flop 130 gesetzt ist, ist ein -Ausgang davon "0". Der -Ausgang wird durch einen Inverter 139 f zu "1" invertiert und dann durch ein ODER-Gatter 137 f auf einen Rückstelleingangsanschluß des RS-Flip-Flop 131 f zurückgegeben. Damit wird der RS-Flip-Flop 131 f rückgestellt.

Da andererseits ein RS-Flip-Flop 130 b in der vorangehenden Stufe rückgestellt wird, wenn das Schiebefreigabesignal SE "0" ist, ist ein -Ausgang davon "1". Der -Ausgang wird an das UND-Gatter 133 gelegt. Damit wird ein -Ausgang des RS-Flip-Flops 130 über das UND-Gatter 133 und das ODER-Gatter 136 an einen Setzeingangsanschluß des RS-Flip-Flops 131 gelegt. Daher wird der im RS-Flip-Flop 130 gespeicherte Inhalt in den RS-Flip-Flop 131 eingeschrieben.

Wenn, wie vorstehend beschrieben ist, der RS-Flip-Flop 131 "0" speichert (d. h. er wird rückgestellt) und er RS-Flip-Flop 131 f "1" speichert (d. h. er wird gesetzt), dann wird der im RS-Flip-Flop 131 f in der vorangehenden Stufe gespeicherte Inhalt (=1) zum RS-Flip-Flop 131 geschoben, so daß der RS-Flip-Flop 131 f rückgestellt wird. Der Verschiebevorgang wird solange wiederholt, solange das Verschiebefreigabesignal SE "1" ist.

2. Fall, bei dem der RS-Flip-Flop 131 "1" speichert (d. h. er wird gesetzt)

In diesem Fall ist der Q-Ausgang des RS-Flip-Flops 131 "1", und der -Ausgang davon ist "0". Damit ist das UND-Gatter 132 ungeachtet des Q-Ausgang des RS-Flip-Flop 131 f in der vorangehenden Stufe gesperrt. Und somit bleibt der RS-Flip-Flop 130 im zuvor gespeicherten Zustand.

Wenn, wie oben beschrieben ist, in dem Fall, bei dem das Schiebefreigabesignal SE "1" ist, "1" in einem bestimmten Bit gehalten wird und "0" in einem Bit in der folgenden Stufe gehalten wird, wird die gehaltene "1" aufeinanderfolgend zu Bits in den folgenden Stufen geschoben und unmittelbar vor einem Bit angehalten, bei dem "1" im voraus gehalten ist. Genauer gesagt wird eine "1", die diskontinuierlich erscheint, verschoben.

Noch einmal auf Fig. 5 Bezug nehmend sei angenommen, daß ein Analog-Eingangs-Signal existiert, wie es durch die oben beschriebene Gleichung (8) dargestellt ist. Außerdem sei angenommen, daß jeder der Komparatoren 7 eine schlechte Auflösung hat und Ausgangssignale liefert, wie sie in Fig. 10 durch C(k) dargestellt sind. Das Ausgangssignal C(k) wird an jedes Bit der Datenübertragungsschaltung 13 angelegt. Dadurch wird das Schiebefreigabesignal SE auf "1" gezwungen, so daß die "1", die diskontinuierlich auftritt, verschoben wird. Folglich wird ein Q-Ausgang von jedem der Bits der Datenübertragungsschaltung 13 so, wie er in Fig. 10 durch G(k) dargestellt ist. Damit werden die Ausgänge F(k) der UND-Gatter 9 folgende:

F(k) = 1: K = 62
       0 : andere.

Damit wird im Kodierer 10 keine Mehrzahl von Adressen ausgewählt. Die in Fig. 1 gezeigte Schaltung, bei der die Datenübertragungsschaltung 13 nicht vorgesehen ist, sollte korrekterweise "62" abgeben. Sie gab aber "124" ab. Die Schaltung gemäß der in Fig. 5 gezeigten Ausführungsform, in der die Datenübertragungsschaltung 13 zugefügt ist, gibt "63" ab und zeigt niemals einen so fatalen Fehler wie in der ersten Schaltung. Außerdem ist die Linearität zwischen aneinandergrenzenden Codes bewahrt.

Jedes der in den Fig. 5 und 6 gezeigten Logikgatter kann durch die anderen Schaltungen oder eine Kombination der anderen Logikgatter, in der die gleiche Funktion erhalten wird, ersetzt werden.

Außerdem kann, obwohl im oben beschriebenen Ausführungsbeispiel die Beschreibung für eine positive Logik erfolgt ist, eine Schaltung mit einer negativen Logik gebildet werden.

Wie im vorstehenden beschrieben ist, kann erfindungsgemäß ein Analog-Digital-Umwandler mit einer hohen Genauigkeit erhalten werden, der in der Lage ist zu verhindern, daß eine Mehrzahl von Adressen in einem Kodierer gleichzeitig ausgewählt werden, ohne daß die Linearität zwischen aneinandergrenzenden Codes verringert wird.

Claims (3)

1. Analog-Digital-Wandler zum Umwandeln eines Analogsignals in ein Digitalsignal, synchron mit einem Abtastsignal (Φ), gekennzeichnet durch eine Widerstands-Potentialteilereinrichtung (3, 4, 6) mit einer Mehrzahl von Widerstandselementen (6), die zwischen einem eine erste Bezugsspannung aufnehmenden ersten Bezugsspannungsanschluß (3) und einem eine zweite Bezugsspannung aufnehmenden zweiten Bezugsspannungsanschluß (4) in Reihe verbunden sind, wobei die erste und die zweite Bezugsspannung unterschiedliche Werte aufweisen, eine Mehrzahl von Komparatoreinrichtungen (7) zum Vergleichen jeder einzelnen der von einem Ende jedes der Widerstände (6) der Widerstands- Potentialteilereinrichtung (3, 4, 6) abgegebenen Spannungen mit dem Pegelwert des Analogsignals, eine Datenübertragungseinrichtung (13) zum Speichern und Halten von Ausgängen der Bits entsprechenden Mehrzahl von Komparatoreinrichtungen (7) und Schieben diskontinuierlicher Logikabschnitte, die in gespeicherten Daten der Mehrzahl von Bits auftreten, eine auf ein Ausgangssignal jedes der Bits der Datenübertragungseinrichtung (13) reagierende Einrichtung (9) zum Erzeugen eines Adressiersignals und eine Kodiereinrichtung (10) zum Abgeben eines dem Adressiersignal entsprechenden vorbestimmten Digitalwerts.

2. Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Datenübertragungseinrichtung (13) in jedem Bit eine Speichereinrichtung (131) zum Speichern und Halten der Ausgänge der Komparatoren (7) und eine Schiebeeinrichtung (130, 132-139) zum Schieben des in der Speichereinrichtung 131 f) von Bits in der vorangehenden Stufe gespeicherten Inhalts, falls in der Speichereinrichtung (131 f) in der vorangehenden Stufe ein zweiter Logikwert gespeichert ist, wenn in der Speichereinrichtung (131) ein erster Logikwert gespeichert ist, aufweist.

3. Analog-Digital-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Schiebeeinrichtung (130, 132-139) durch einen Schiebefreigabetaktpuls freigegeben wird, der mit dem Abstastpuls synchronisiert ist.