DE3854845T2 - Parallelvergleichstyp-AD-Wandler mit Fehlerunterdrückung - Google Patents

Description

HINTERGRUND DER ERFINDUNG (1) Gebiet der Erfindung
• Die Erfindung betrifft eine Schaltung zum Umsetzen eines analogen Signals in ein digitales Signal (A/D-Umwandler) vom Parallelvergleichstyp mit Fehlerunterdrückungsschaltungen, &sub2;N-M M-Bit-Codierern und einem N-Bit-Codierer.
(2) Hintergrundbildende Technik
• Allgemein wird ein Parallel(oder Parallelvergleichstyp)-A/D (Analog-Digital)-Umsetzer mit hervorragenden Hochgeschwindigkeits-Betriebseigenschaften als A/D-Umsetzer verwendet.
• Ein N-Bit-Parallel-A/D-Umsetzer enthält im allgemeinen &sub2;N - 1 vergleichsschaltungen, die parallel zueinander angeordnet sind, und &sub2;N seriell verbundene Widerstände mit jeweils gleichen Widerstandswerten, an die jeweils eine Bezugsspannung (z. B. 2 V) angelegt wird, um eine in gleicher Weise unterteilte Spannung an jedem Widerstand zu schaffen und &sub2;N - 1 voneinander verschiedene vergleichsspannungen an den Anschlüssen zwischen den einander benachbarten Widerständen zu erzeugen. Demgemäß wird jede durch die Widerstände erzeugte Vergleichsspannung einem der Eingangsanschlüsse der zugehörigen Vergleichsschaltung zugeführt, und dem anderen Eingangsanschluß jeder vergleichsschaltung wird eine analoge Eingangsspannung zugeführt, so daß die Vergleichsspannungen erfassen, welche dieser Vergleichsschaltungen am nächsten an der analogen Eingangsspannung liegt. Dann codiert der A/D-Umsetzer vom Parallelvergleichstyp das Erkennungsergebnis mittels einer Koinzidenzschaltung, um das digitale N-Bit-Signal zu erzeugen, das den digitalen Wert der analogen Eingangsspannung angibt, was mittels des N-Bit-Codierers erfolgt.
• Wenn die Anzahl von Bits beim vorstehend angegebenen Parallel-A/D-Umsetzer z. B. 8 Bits (N = 8) ist, erreicht die Anzahl von Widerständen, Vergleichsschaltungen und Gattern in der Vergleichsschaltung den Wert 256 und der Aufbau des 8- Bit-A/D-Umsetzers wird sehr lang, wenn diese Schaltungselemente in einer Reihe angeordnet werden.
• Das heißt, daß dann, wenn ein derartiger 8-Bit-A/D-Umsetzer auf einem einzelnen rechteckigen Halbleiterchip angeordnet wird, das Layout ein solches ist, wie es nachfolgend beschrieben wird.
• Der vorstehend beschriebene 8-Bit-A/D-Umsetzer wird z. B. in vier Blöcke unterteilt, wobei jeder Block in derselben Richtung angeordnet wird und über einen eingebauten 6-Bit-Codierer verfügt. Dann wird das Ausgangssignal jedes 6-Bit-Codierers einem einzelnen 8-Bit-Codierer zugeführt, von dem das digitale 8-Bit-Signal ausgegeben wird. Jeder Block enthält eine Komparatorgruppe, von denen jede 64 Komparatoren enthält. Es ist zu beachten, daß jeder Komparator eine Kombination aus einem Widerstand, einer Vergleichsschaltung und einem Gatter enthält.
• Eine zu einem Block gehörige Komparatorgruppe besteht demgemäß aus 64 Komparatoren. Allen Komparatoren des A/D-Umsetzers ist der Reihe nach von der untersten signifikanten Zahl bis zur obersten signifikanten Zahl 255 jeweils eine Zahl von 0 bis 254 sequentiell zugeordnet. Es ist zu beachten, daß zwar ein Komparator mit der Ordnungszahl 255 vorhanden ist, dieser jedoch nicht mit dem entsprechenden Codierer verbunden ist, sondern er frei liegt und zu nichts dient.
• Jeder 6-Bit-Codierer hat eine Matrixform, bei der sechs Bitleitungen vorhanden sind, um auf diesen ein 6-Bit-Ausgangssignal zu erzeugen und, es ist eine einzelne Blockspezifizierleitung BDB vorhanden. Die Blockspezifizierleitung BDB arbeitet so, daß sie den 8-Bit-Codierer darüber informiert, daß ein Signal (Koinzidenzerkennungssignal) von einem der Komparatoren oder einem speziellen Komparator zum 6-Bit-Codierer selbst im entsprechenden Block, zu dem dieser 6-Bit- Codierer gehört, übertragen wird.
• Fehlerunterdrückungsschaltungen sind zwischen die jeweiligen Blöcke und den 8-Bit-Codierer geschaltet, um das Auftreten von Fehlern dadurch zu verhindern, daß die Ausgabe des Signals vom mit der entsprechenden Fehlerunterdrückungsschaltung verbundenen 6-Bit-Codierer an den 8-Bit-Codierer beim Empfang eines Ausgabesperrsignals gesperrt wird. Dieses Ausgabesperrsignal wird mit einer Folge von der mit dem Block höchster Rangordnung verbundenen höchsten Fehlerunterdrükkungsschaltung bis zur mit dem Block niedrigster Rangordnung verbundenen Fehlerunterdrückungsordnung niedrigster Rangordnung übertragen.
• Zum Beispiel offenbaren Patent Abstracts of Japan, Vol. 11, No. 127, (E-501) (2574), 21. April 1987 & JP-A-61 270 919 (Matsushita), 1. Dezember 1986, einen Parallel-Analog-Digital-Umsetzer mit zwei Komparatorblöcken und einer mit den Ausgängen aller Komparatoren verbundenen Logikschaltung, um große Umsetzfehler zu verhindern.
• Nachfolgend werden Einzelheiten eines der bisher vorgeschlagenen Paral lel-A/D-Umsetzer miß Fehlerunterdrückungsschaltungen beschrieben.
• In jedem 6-Bit-Codierer der Blöcke im Matrixaufbau werden sieben über die 6-Bit-Bitleitungen und die Blockspezifizierleitung BDB übertragene Signale über eine Laßchstufe und die zugehörige Fehlerunterdrückungsschaltung in den 8-Bit-Codierer eingegeben. Alle sieben Signale, die durch die Latchstufe gelaufen sind, werden auch in eine ODER-Gatterschaltung eingegeben. Das Ausgangssignal der ODER-Gatterschaltung wird dann als Ausgabesperrsignal an die Fehlerunterdrückungsschaltung mit dem benachbarten niedrigeren Rang gegeben.
• Demgemäß empfängt jede der Fehlerunterdrückungsschaltungen das Ausgabesperrsignal vom benachbarten, um einen Rang höhe ren Block.
• Die vorstehend angegebene Blockspezifizierleitung BDB ist mit den Ausgangsanschlüssen aller Komparatoren jeder mit dem 6-Bit-Decodierer der entsprechenden Gruppe verbundenen Komparator verbunden.
• Die Fehlerunterdrückungsschaltungen sind vorhanden, um ein vorübergehendes Auftreten eines großen Fehlers der durch 26 gekennzeichneten Größenordnung zu verhindern.
• Das vorübergehende Auftreten eines derartigen großen Fehlers wird nachfolgend speziell beschrieben.
• Wenn sich z. B. die anloge Eingangsspannung 50 ändert, daß sie anfangs einen Wert aufweist, der geringfügig kleiner als der Wert 2 (Bezugsspannung) x 192/256 ist, dann diesen Wert schneidet und diesen Wert auf einen größeren Wert hin übersteigt, erfolgt hinsichtlich jeweils eines der Komparatoren, die das Ausgangssignal erzeugen, eine sequentielle Änderung auf solche Weise, daß das Ausgangssignal vom Komparator im zweiten Block für den Rang 65 erzeugt wird, das Ausgangssignal vom Komparator im zweiten Block für den Rang 64 erzeugt wird, das Ausgangssignal vom Komparator im ersten Block für den Rang 63 erzeugt wird und danach das Ausgangssignal vom Komparator für den Rang 62 erzeugt wird.
• Obwohl das Blockspezifiziersignal BDB von der Blockspezifizierleitung des zweiten 6-Bit-Codierers ausgegeben wird, bis das Ausgangssignal vom Komparator für den Rang 64 erzeugt wird, verschwindet das Blockspezifiziersignal, das über die Blockspezifizierleitung BDB des zweiten 6-Bit-Codierers ausgegeben wurde, wenn der Komparator für den Rang 63 das Ausgangssignal erzeugt. Die Änderung des Ausgangsbitstatus im 8-Bit-Codierer, d.h. des A/D-Umsetzers, ist in dieser Periode die folgende:
• 01000001 E 9&sub6;&sub5;
• 01000000 E 9&sub6;&sub4;
• 00111111 E 9&sub6;&sub3;
• 00111110 E 9&sub6;&sub2;
• Es wird darauf hingewiesen, daß in diesem Fall das digitale Ausgangssignal dann, wenn es vom Komparator für den ersten Rang 0 erzeugt wird, 00000000 angibt, und das dann, wenn es vom Komparator für den letzten Rang 254 erzeugt wird, 11111111 angibt.
• Jedoch tritt die vorstehend beschriebene Änderung des digitalen Ausgangssignals im Fall auf, bei dem jedes Schaltungselement in idealer Weise ohne Verzögerung betrieben wird. Tatsächlich unterscheiden sich die Betriebsgeschwindigkeiten jeweiliger Schaltungselemente für verschiedene Schaltungselemente.
• Wenn z. B. im zweiten 6-Bit-Codierer eine Funktionsverzögerung auftritt, tritt häufig ein derartiger vorübergehender Zustand auf, daß das Blockspezifiziersignal des zweiten 6- Bit-Codierers nicht verschwindet, sondern auf eins bleibt, obwohl die sechs Bits des ersten 6-Bit-Codierers bereits 111111 anzeigen, wenn 01000000 auf 001111111 wechselt.
• In diesem Fall ändert sich das digitale Ausgangssignal auf die nachfolgend angegebene Weise:
• 01000000
• 01111111
• 00111111.
• Anders gesagt, tritt das 01111111 angebende Ausgangssignal oft oder selten auf, wenn eine Änderung von 01000000 auf 00111111 auftritt, jedoch ist dieser Effekt vorübergehend.
• Dabei handelt es sich um einen großen Angabefehler für das Ausgangssignal, da ein Unterschied zu einem Fehler besteht, wie er in der Ausgangsziffer des geringstsignifikanten Bits (LSB) oder in dessen Nähe auftritt.
• Um mit dem Effekt eines solchen vorübergehenden Fehlers fertigzuwerden, werden die Fehlerunterdrückungsschaltungen für die jeweiligen Blöcke im A/D-Umsetzer angebracht.
• Demgemäß wird z. B. dann, wenn das Ausgangssignal vom zweiten 6-Bit-Codierer erzeugt wird, das Ausgabesperrsignal vom zweiten 6-Bit-Codierer an die Fehlerunterdrückungsschaltung für den Rang 1 übertragen. Dabei wird durch dieses Ausgabe sperrsignal die Eingabe des Ausgangssignals vom ersten 6- Bit-Godierer an den 8-Bit-Godierer gesperrt, wenn die erste Zeile der sechs Bitleitungen des ersten 6-Bit-Codierers erzeugt wird. Demgemäß tritt im vorstehend beschriebenen A/D- Umsetzer kein großer Fehler auf.
• Jedoch hat der vorstehend beschriebene, früher vorgeschlagene Parallel-A/D-Umsetzer den Nachteil, daß eine sehr große Anzahl von Elementen mit Transistoren in diesem A/D-Umsetzer verwendet ist.
• Das heißt, daß die Ausgangsleitungen der Komparatoren jeweils über Transistoren (oder Dioden) mit dem 6-Bit-Godierer im zum selben Block gehörigen Matrixaufbau verbunden sind und jeder 6-Bit-Godierer mit jeder Eingangsleitung über Transistoren (oder Dioden) verbunden ist. Wenn die Anzahl von Verbindungspunkten zunimmt, nimmt die Anzahl zu verwendender Transistoren (oder Dioden) entsprechend zu. Demgemäß sind dann, wenn die Blockspezifizierleitung BDB eines entsprechenden 6-Bit-Codierers mit allen Komparatoren der Gruppe verbunden wird, 64 Verbindungspunkte pro Block wegen der Verbindung der Ausgangsleitungen der Komparatoren mit den Blockspezifizierleitungen erforderlich.
• Dies führt nicht nur zu einer Erhöhung der Anzahl von Elementen, sondern auch zu einer schweren Belastung jeder Blockspezifizierleitung. Demgemäß verschlechtern sich die Hochgeschwindigkeits-Betriebseigenschaften eines Parallel- A/D-Umsetzers.
• Da das an eine der Fehlerunterdrückungsschaltungen mit nie drigerem Rang zu übertragende Ausgabesperrsignal dadurch erstellt wird, daß die über die 6-Bit-Bitleitungen und die Blockspezifizierleitung übertragenen sieben Signale durch die ODER-Gatterschaltung 12 geführt werden, erreicht außer dem die Anzahl der Eingangsanschlüsse der ODER-Gatterschaltung die Anzahl sieben. Dies ist ebenfalls ein Faktor, der die Anzahl von Schaltungselementen wie Transistoren erhöht.
• Da die Anzahl von Transistoren pro Eingangsanschluß der ODER-Gatterschaltung 1 bis 3 beträgt, müssen im Signaleingabeteil einer einzelnen ODER-Gatterschaltung 7 bis 21 Transistoren verwendet werden. Wenn das Eingangssignal über die ODER-Gatterschaltung übertragen wird, verzögert sich ihr Ausgabesperrsignal. Dies ist von Nachteil für den A/D-Umsetzer.
• Gemäß der vorstehend beschriebenen Art bestehen beim früher vorgeschlagenen Parallel-A/D-Umsetzer die Schwierigkeiten einer großen Anzahl von in ihm verwendeten Schaltungselementen und die Ausübung ungünstiger Auswirkungen auf die Hochgeschwindigkeits-Betriebseigenschaften, die einem A/D-Umsetzer vom Parallelvergleichstyp innewohnen.
ZUSAMMENFASSUNG DER ERFINDUNG
• Es ist daher eine Aufgabe der Erfindung, eine Vorrichtung zum Umsetzen eines analogen Signals in ein digitales Signal mit Fehlerunterdrückungsschaltungen vom Parallelvergleichs typ zu schaffen, bei der die Anzahl von Transistor- oder Diodenschaltungselementen verringert ist und die der Vorrichtung innewohnenden Hochgeschwindigkeits-Betriebseigenschaften verbessert sind.
• Dies ist dadurch erzielbar, daß eine Vorrichtung zum Umsetzen eines analogen Signals in ein entsprechendes digitales Signal geschaffen wird, die die Merkmale des beigefügten Anspruchs 1 aufweist.
KURZEBESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1(A) ist ein vereinfachtes Blockschaltdiagramm des Gesamtaufbaus eines 8-Bit-A/D-Umsetzers vom Parallelvergleichstyp, auf den die Erfindung anwendbar ist.
• Fig. 1(B) ist ein detailliertes Schaltbild jedes in Fig. 1 dargestellten Komparators.
• Fig. 2 ist ein Blockschaltbild jedes Blocks eines 8-Bit-A/D- Umsetzers vom Parallelvergleichstyp gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
DETAILLIERTE BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGS- BEISPIELS
• Nachfolgend wird auf die Zeichnung Bezug genommen, um das Verständnis der Erfindung zu erleichtern.
• Fig. 2 zeigt ein Blockschaltdiagramm eines N-Bit-A/D(Analog- Digital)-Umsetzers vom Parallelvergleichstyp gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
• Der gesamte Schaltungsaufbau des A/D-Umsetzers vom Parallelvergleichstyp gemäß dem in Fig. 2 dargestellten bevorzugten Ausführungsbeispiel ist in den Fig. 1(A) und 1(B) dargestellt.
• Wie in Fig. 1(A) dargestellt, ist der A/D-Umsetzer, bei diesem Ausführungsbeispiel ein 8-Bit-A/D-Umsetzer in vier Blökke 5&sub1;, 5&sub2;, 5&sub3; und 5&sub4; unterteilt.
• Die vier Blöcke 5&sub1;, 5&sub2;, 5&sub3; und 5&sub4; sind parallel zueinander und jeweils in rechteckigen Zeilen angeordnet. Vier 6-Bit- Codierer 6&sub1;, 6&sub2;, 6&sub3; und 6&sub4; sind in die jeweiligen Blöcke eingebaut. Die Ausgangssignale der jeweiligen 6-Bit-Codierer 6&sub1;, 6&sub2;, 6&sub3; und 6&sub4; werden einem einzelnen 8-Bit-Codierer 8 zugeführt, damit dieser 8-Bit-Codierer 8 ein digitales 8- Bit-Signal ausgibt. Mit 7&sub1;, 7&sub2;, 7&sub3; und 7&sub4; bezeichnete Komparatorgruppen gehören zu den jeweiligen Blöcken 5&sub1;, 5&sub2;, 5&sub3; und 5&sub4;, wobei jede Komparatorgruppe 64 Komparatoren 9, 9,... enthält.
• Fehlerunterdrückungsschaltungen 10&sub1;, 10&sub2;, 10&sub3; und 10&sub4; sind jeweils zwischen die zugehörigen Blöcke 5&sub1;, 5&sub2;, 5&sub3; und 5&sub4; und den 8-Bit-Codierer 8 geschaltet. Die Fehlerunterdrükkungsschaltungen 10&sub1;, 10&sub2;, 10&sub3; und 10&sub4; sperren die Ausgabe von Signalen von denjenigen 6-Bit-Codierern 6, die mit den zugehörigen Fehlerunterdrückungsschaltungen verbunden sind, an den 8-Bit-Codierer 8, damit eine fehlerhafte Ausgabeanzeige des A/D-Umsetzers verhindert wird. Jede Fehlerunterdrückungsschaltung 10 empfängt das Ausgabesperrsignal von einer der Fehlerunterdrückungsschaltungen 10, die um einen Rang höher angeordnet ist, auf solche Weise, daß die erste Fehlerunterdrückungsschaltung 101 dasselbe von der zweiten Fehlerunterdrückungsschaltung 102 erhält, die zweite Fehlerunterdrückungsschaltung 102 dasselbe von der dritten Fehlerunterdrückungsschaltung 103 erhält usw.
• Alternativ kann das Ausgabesperrsignal von derjenigen der anderen Fehlerunterdrückungsschaltungen 10 erhalten werden, die um einen Rang niedriger angeordnet ist.
• Es wird darauf hingewiesen, daß jeder Komparator 9&sub0; bis 9&sub2;&sub5;&sub4; einen seriell angeschlossenen Widerstand Ri=o bis 254, eine Vergleichsschaltung COPi=0 bis 254 und eine Torschaltung Gi=0 bis 254 enthält, wie in Fig. 1(B) dargestellt.
• Es ist auch zu beachten, daß Fig. 2 das Blockschaltbild des zweiten Blocks 5&sub2; im 8-Bit-A/C-Umsetzer zeigt.
• In Fig. 2 ist eine Blockspezifizierleitung BDB zum Übertragen eines Blockspezifiziersignals, das angibt, ob einer der Komparatoren 9 im zweiten Block 5&sub2; das Ausgangssignal erzeugt, mit Ausgangsanschlüssen des Komparators 9&sub6;&sub4; für den niedrigsten Rang und des Komparators 9&sub6;&sub5; für den folgenden Rang verbunden.
• Die Blockspezifizierleitung BDB ist ferner mit einem Steueranschluß der Fehlerunterdrückungsschaltung 101 des ersten Blocks 5&sub1; verbunden, der einen um ein niedrigeren Rang aufweist. Das von der Blockspezifizierleitung BDB erzeugte Signal, d.h. das Blockspezifiziersignal, dient als Ausgabesperrsignal für den ersten Block 5&sub1;, der um einen Rang niedriger angeordnet ist.
• Die in Fig. 2 dargestellte Fehlerunterdrückungsschaltung 10&sub2; ist zusammen mit einer Latchstufe 11 zwischen den 6- Bit-Codierer 6&sub2; und den 8-Bit-Codierer 8 eingefügt. Die Fehlerunterdrückungsschaltung 10&sub2; wird mittels des Ausgabesperrsignals auf der Blockspezifizierleitung BDB des Blocks mit einem um eins höheren Rang, d.h. des dritten Blocks 5&sub3;, gesteuert. Die 6-Bit-Bitleitungen des 6-Bit-Codierers 6&sub2; sind auf solche Weise mit den ihnen entsprechenden Bitleitungen im 8-Bit-Codierer 8 verbunden, daß die LSB-Leitung mit der LSB-Leitung des 8-Bit-Codierers 8 verbunden ist, die B1-Leitung mit der der Bl-Leitung desselben verbunden ist usw.
• Es ist zu beachten, daß alle Leitungen der 6-Bit-Bitleitungen sowie die Blockspezifizierleitung BDB des 6-Bit-Codierers 62 mit der Bitleitung B6 verbunden sind, die auf die MSB-Leitung (B7) im 8-Bit-Codierer 8 folgt. Es ist auch zu beachten, daß die Schaltungsaufbauten der anderen Blöcke 5&sub1;, 5&sub3;, 5&sub4; im wesentlichen dieselben wie die des in Fig. 2 dargestellten Blocks 5&sub2; sind. Jedoch dient die Blockspezifizierleitung BDB im ersten Block 61 keinem Zweck, obwohl sie dort vorhanden ist. Außerdem sind die 6-Bit-Bitleitungen des ersten 6-Bit-Codierers 6&sub1; lediglich mit den ihnen entsprechenden Bitleitungen (B0 bis B5) im 8-Bit-Codierer 8 verbunden und sie sind weder mit der MSB-Leitung noch der B6-Leitung des 8-Bit-Codierers 8 verbunden. Jede Bitleitung des dritten 6-Bit-Codierers 6&sub3; ist mit der ihr entsprechenden Bitleitung (B0 bis B5) des 8-Bit-Codierers 8 verbunden, und jede Bitleitung des dritten 6-Bit-Codierers 6&sub3; und seine Blockspezifizierleitung BDB sind mit der MSB-Leitung (B7) des 8-Bit-Codierers verbunden.
• Ferner ist jede Bitleitung des vierten 6-Bit-Codierers 6&sub4; mit der ihr entsprechenden Bitleitung (B0 bis B6) des 8-Bit- Codierers 8 verbunden und jede Bitleitung und die Blockspezifizierleitung BDB sind mit sowohl der MSB- als auch der B6-Leitung des 8-Bit-Codierers 8 verbunden. Auf diese Weise hat jeder Block einen geringfügigen Unterschied hinsichtlich seines Anschlusses an die Leitungen des 8-Bit-Codierers 8.
• Beim Schaltungsaufbau des A/D-Umsetzers gemäß dem vorstehend beschriebenen bevorzugten Ausführungsbeispiel sei angenommen, daß das Ausgangssignal entweder vom Komparator 9&sub6;&sub4; für den niedrigsten Rang im zweiten Block 5&sub2; oder vom Komparator 9&sub6;&sub5; in ihm für den um ein höheren Rang erzeugt wird. Das heißt, daß dann, wenn die Möglichkeit besteht, daß die Ausgangssignale einander überlappen und vom zweiten Block 5&sub2; und vom ersten Block 5&sub1; mit einem um eins niedrigeren Rang an den 8-Bit-Codierer 8 übertragen werden, das Ausgabesperrsignal des Komparators 9&sub6;&sub4; oder 9&sub6;&sub5; vom Block 5&sub2; über die Blockspezifizierleitung BDB an die Fehlerunterdrückungsschaltung 101 im in Fig. 2 nicht dargestellten ersten Block 5&sub1; als Ausgabesperrsignal übertragen wird. Daher kann eine überlappende Eingabe hinsichtlich der Ausgabesignale der mehreren 6-Bit-Codierer 61 und 62 in den 8-Bit-Codierer 8 verhindert werden.
• Weiterhin beträgt die Anzahl von Verbindungspunkten zwischen der Blockspezifizierleitung BDB und den Komparatoren 9, 9, ... beim bevorzugten Ausführungsbeispiel nur zwei, wie in Fig. 2 dargestellt. Daher kann die Anzahl von Transistoren verringert werden, wie sie dazu erforderlich sind, die Blockspezifizierleitung BDB und die Komparatoren 9 zu verbinden. Außerdem kann die Belastung der Transistoren verringert werden und demgemäß kann die Übertragungsgeschwindigkeit jedes Blockspezifiziersignals erhöht werden.
• Das heißt, daß die Ausgangsanschlüsse aller Komparatoren in jedem Block mit der entsprechenden Blockspezifizierleitung im früher vorgeschlagenen A/D-Umsetzer vom Parallelvergleichstyp verbunden sind. Jedoch wird das Auftreten einer Signalüberlappung zwischen irgendeinem der Blöcke und dem benachbarten Block mit dem um eins niedrigeren Rang im allgemeinen dann hervorgerufen, wenn das Ausgangssignal entweder vom Komparator mit dem niedrigsten Rang oder seinem benachbarten Komparator 9 im entsprechenden Block erzeugt wird. Dabei ist kein solches Auftreten festzustellen, wenn das Ausgangssignal von irgendeinem anderen Komparator mit höherem Rang als dem vorstehend genannten Rang erzeugt wird. Demgemäß ist es gemäß der Erfindung nicht erforderlich, die Ausgangsanschlüsse aller Komparatoren 9, 9, ... mit der Blockspezifizierleitung BDB zu verbinden.
• Auf diese Weise kann beim erfindungsgemäßen A/A-Umsetzer durch die verringerte Anzahl von Komparatoren 9, hinsichtlich derer die Blockspezifizierleitung BDB mit den Ausgangsanschlüssen der Komparatoren zu verbinden ist, die Anzahl von Elementen, d.h. von Transistoren usw. verringert werden, wobei wirksame Fehlerunterdrückung erzielt wird.
• Außerdemgibt der erfindungsgemäße A/D-Umsetzer kein Ausgabesperrsignal an eine Fehlerunterdrückungsschaltung aus, die zum Block mit niedrigerem Rang gehört, was durch Einführen der Blockspezifizierleitung BDB und der 6-Bit-Bitleitungen in die ODER-Gatterschaltung erfolgen würde, wie im Fall des früher vorgeschlagenen A/D-Umsetzers, sondern er verwendet unmittelbar das Signal auf der Blockspezifizierleitung BDB, d.h. das Blockspezifiziersignal als Ausgabesperrsignal für die Fehlerunterdrückungsschaltung im Block mit niedrigerem Rang. Daher ist keine Gatterschaltung mit einer großen Anzahl von Eingangsanschlüssen erforderlich, um das Ausgabesperrsignal zu erzeugen. Demgemäß kann die Anzahl der im A/D-Umsetzer verwendeten Transistoren beträchtlich verringert werden und es kann auch die Verzögerung des Ausgabesperrsignals entsprechend verringert werden.
• Es ist zu beachten, daß die Anzahl von Komparatoren 9, deren Ausgangsanschlüsse mit der Blockspezifizierleitung BDB verbunden sind, beim entsprechenden Block zwei ist, wie beim vorstehend beschriebenen Ausführungsbeispiel beschrieben. Jedoch sind die folgenden Alternativen möglich: die Anzahl von Komparatoren kann eins sein, d.h. es kann der Komparator 9&sub6;&sub4; für den niedrigsten Rang sein, oder sie kann drei sein, für die Komparatoren mit niedrigerem Rang, einschließlich des Komparators 9&sub6;&sub4;, oder sie kann vier oder mehr sein. Wenn jedoch die Anzahl von Komparatoren 9, deren Ausgangsanschlüsse mit der Blockspezifizierleitung BDB verbunden sind, erhöht wird, nimmt die Anzahl von Elementen entsprechend zu, wobei jedoch die Stabilität des Schaltungsbetriebs zunimmt. Außerdem wird, wenn so vorgegangen wird, die Wirkung der Erfindung verringert.
• Beim bevorzugten Ausführungsbeispiel wird das Ausgabesperr signal an jede Fehlerunterdrückungsschaltung von der Fehlerunterdrückungsschaltung 10 mit dem höheren Rang empfangen. Dagegen kann in jedem Block das Ausgabesperrsignal von der Fehlerunterdrückungsschaltung mit dem niedrigeren Rang empfangen werden.
• In diesem Fall können die Komparatoren, deren Ausgangsanschlüsse mit der Blockspezifizierleitung BDB verbunden sind, einige der Komparatoren mit dem höheren Rang einschließlich des höchsten Rangs, sein, oder der Komparator mit dem höchsten Rang.
• Außerdem ist der 8-Bit-A/D-Umsetzer vom Parallelvergleichstyp beim bevorzugten Ausführungsbeispiel in vier Blöcke unterteilt (d.h. N = 8, 2N-M = 4 (d.h. M = 6)). Jedoch ist die Erfindung nicht auf vier Blöcke beschränkt, sondern es kann eine Unterteilung in acht Blöcke vorliegen (d.h. N = 8, 2N-N = 8 (d.h. M = 5)).
• Wie vorstehend beschrieben, ist beim erf indungsgemäßen A/D Umsetzer vom Parallelvergleichstyp die Anzahl 2N oder 2N - 1 von Komparatoren in die Anzahl 2N-M Komparatorgruppen unterteilt. Die Ausgangssignale der jeweiligen Komparatorgruppen werden in ihre zugehörigen M-Bit-Codierer eingegeben. Jeder M-Bit-Codierer ist mit M-Bit-Bitleitungen und einer Blockspezifizierleitung zum Übertragen eines Blockspezifiersignals versehen, das anzeigt, ob das Signal von einem der Komparatoren in der Komparatorgruppe in ihn selbst eingegeben wird. Das Ausgangssignal jedes M-Bit-Codierers wird in den einzelnen N-Bit-Codierer eingegeben. Außerdem ist jeweils eine Fehlerunterdrückungsschaltung zwischen jedem M- Bit-Codierer und dem N-Bit-Codierer vorhanden, um die Übertragung des Signals vom entsprechenden M-Bit-Codierer an den N-Bit-Codierer zu verhindern, wenn das Ausgabesperrsignal empfangen wird. Beim N-Bit-A/D-Umsetzer vom Parallelvergleichstyp, in dem jede Fehlerunterdrückungsschaltung das Ausgabesperrsignalvom M-Bit-Codierer mit dem um eins höhe ren oder um eins niedrigeren Rang empfängt, mit dem sie verbunden ist, empfangen die Fehlerunterdrückungsschaltungen Blockspezifiziersignale als Ausgabesperrsignale von den jeweiligen M-Bit-Codierern mit dem um eins höheren oder um eins niedrigeren Rang der jeweiligen N-Bit-Codierer, mit denen die jeweiligen Fehlerunterdrückungsschaltungen verbunden sind. Die Blockspezifizierleitungen der jeweiligen M-Bit- Codierer sind mit dem Ausgangsanschluß eines der Komparatoren in der Komparatorgruppe für den niedrigsten oder höchsten Rang verbunden, oder mit den Ausgangsanschlüssen einiger weniger Komparatoren mit niedrigerem Rang oder höherem Rang, einschließlich des Komparators vom niedrigsten oder höchsten Rang.
• Da das Blockspezifiziersignal der Blockspezifizierleitung jedes M-Bit-Codierers als Ausgabesperrsignal für die Fehlerunterdrückungsschaltung für den um eins höheren oder niedrigeren Rang dient, unterbricht die Fehlerunterdrückungsschaltung gemäß der Erfindung die Eingabe des Ausgangssignals in den N-Bit-Codierer selbst dann, wenn das Ausgangssignal vom M-Bit-Codierer mit der um eins höheren oder einer höheren Ordnung erzeugt wird, wenn das Ausgangssignal vom Komparator mit höherer Ordnung oder niedrigerer Ordnung der Komparatorgruppe erzeugt wird, dessen Ausgangsanschlüsse mit einem der M-Bit-Codierer verbunden sind. Da das Blockspezifizierleitungs-Signal (d.h. das Blockspezifiziersignal) das Ausgabesperrsignal für die Fehlerunterdrückungsschaltung mit dem um eins höheren oder niedrigeren Rang ist und keine spezielle Gatterschaltung dazu verwendet wird, die Ausgabesperrsignale zu erzeugen, sind keine speziellen Transistorelemente zum Erzeugen der Ausgabesperrsignale erforderlich, und entsprechend kann die Anzahl von Transistorelementen verringert werden.
• Ferner ist jede der Blockspezifizierleitungen der jeweiligen M-Bit-Codierer mit dem Ausgangsanschluß eines der Komparatoren in der Komparatorgruppe mit niedrigster oder höchster Ordnung oder den Ausgangsanschlüssen der wenigen Komparatoren verbunden. Da nicht die Ausgangsanschlüsse aller Komparatoren mit ihnen verbunden sind, kann die Anzahl von Verbindungsleitungen zwischen den Ausgangsleitungen der Komparatoren und den Blockspezifizierleitungen beträchtlich verringert werden. Außerdem können die Hochgeschwindigkeits- Betriebseigenschaften verbessert werden und das Auftreten eines großen Fehlers kann verhindert werden, ohne daß die Anzahl von Schaltungselementen zunimmt, und ohne Beeinträchtigung der Hochgeschwindigkeits-Betriebseigenschaften des A/D-Umsetzers vom Parallelvergleichstyp.

Claims (9)

1. Schaltung zum Umsetzen eines analogen Signals in ein digitales Signal, mit: (a) 2N - 1 Komparatoren (9), die in 2N-M Gruppen unterteilt sind, die einander eigentlich nicht überlappenden Bereiche des Bereichs des analogen Signals entsprechen und von denen jeder die analoge Spannung empfängt und sie mit einer jeweiligen vorgegebenen Spannung vergleicht und ein Logiksignal ausgibt, wenn der analoge Wert im wesentlichen mit der vorgegebenen Spannung übereinstimmt;

(b) mehreren, nämlich 2N-M M-Bit-Codierern (6), die jeweils mit den Komparatoren einer entsprechenden Gruppe verbunden sind und von denen jeder die logischen Signale der Komparatoren der jeweiligen Gruppe empfängt und sie codiert und jeder derselben eine Blockspezifizierleitung (BDB) aufweist, um ein Ausgabesperrsignal zu übertragen, wenn mindestens ein Komparator der entsprechenden Gruppe das Logiksignal ausgibt;

(c) einem einzelnen N-Bit-Codierer (8), der das codierte M-Bit-Signal von jedem M-Bit-Codierer empfängt und ein codiertes,digitales N-Bit-Signal ausgibt; und

(d) mehreren Unterdrückungseinrichtungen (10) zum Unterdrükken von Bitfehlern im codierten, digitalen N-Bit-Signal, die zwischen jedem M-Bit-Codierer und dem N-Bit-Codierer, mit Ausnahme zumindest des M-Bit-Codierers höchsten oder niedrigsten Rangs, eingefügt sind, wobei die Einrichtungen die Überlagerung der Ausgangssignale benachbarter M-Bit-Codierer verhindern; dadurch gekennzeichnet, daß die Blockspezifizierleitung (BDB) von jedem teilnehmenden M-Bit-Codierer mit einer Gattereinrichtung in der Unterdrückungseinrichtung (10) mit dem nächstniedrigeren Rang verbunden ist und daß die Anzahl N - M größer als 1 ist.

2. Schaltung nach Anspruch 1, bei der die Unterdrückungseinrichtung (10) N Gatterschaltungen enthält und sie das Ausgabesperrsignal und das codierte M-Bit-Signal des entsprechenden M-Bit-Codierers empfängt und die Übertragung des codierten M-Bit-Signals sperrt, wenn sie das Ausgabesperrsignal empfängt.

3. Schaltung nach Anspruch 1, bei der der Komparator, der das Ausgabesperrsignal herleitet, der Komparator mit dem niedrigsten Rang in der entsprechenden Gruppe ist.

4. Schaltung nach Anspruch 1, bei der der Komparator, der das Ausgabesperrsignal herleitet, der Komparator mit dem höchsten Rang in der entsprechenden Gruppe ist.

5. Schaltung nach Anspruch 1, die ferner eine zwischen den entsprechenden M-Bit-Codierer (6) und die Unterdrückungseinrichtung (10) geschaltete Latchstufe (11) aufweist, um das codierte M-Bit-Signal und das Blockspezifiziersignal zwischenzuspeichern.

6. Schaltung nach Anspruch 1, bei der N den Wert 8 und M den Wert 6 hat.

7. Schaltung nach Anspruch 1, bei der jeder Komparator (9) folgendes aufweist: einen von mehreren in Reihe geschalteten Widerständen zum Unterteilen einer Betriebsspannung in die jedem entsprechenden Komparator zugeordnete, vorgegebene Spannung; eine Vergleichsspannung (CQP), die die analoge Spannung und eine vorgegebene Spannung erhält und das Vergleichsergebnis zwischen dem analogen Signal und der vorgegebenen Spannung ausgibt, und eine Gatterschaltung (G), die das Vergleichsergebnis der zugehörigen Vergleichsschaltung und der Vergleichsschaltung mit dem um eins höheren Rang empfängt, um ein Signal entsprechend den Vergleichsergebnissen auszugeben.

8. Schaltung nach Anspruch 1, die ferner einen redundanten Komparator des Rangs &sub2;N benachbart zum Komparator des Rangs 2N - 1 enthält, der jedoch nicht 50 angeschlossen ist, daß er zu irgendetwas Weiterem dient.

9. Schaltung nach einem der Ansprüche 3 oder 4, bei der e einige wenige Komparatoren, einschließlich einiger weniger Komparatoren benachbart zum Komparator höchsten oder niedrigsten Rangs, das Ausgabesperrsignal herleiten.