JPH0681050B2 - 並列形ａｄ変換器 - Google Patents
並列形ａｄ変換器Info
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- JPH0681050B2 JPH0681050B2 JP60181707A JP18170785A JPH0681050B2 JP H0681050 B2 JPH0681050 B2 JP H0681050B2 JP 60181707 A JP60181707 A JP 60181707A JP 18170785 A JP18170785 A JP 18170785A JP H0681050 B2 JPH0681050 B2 JP H0681050B2
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- Japan
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- comparator
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、符号変換回路に関し、特に、並列形高速AD変
換器（以下ADCと略称）の符号化回路として使用するの
に適したものである。
換器（以下ADCと略称）の符号化回路として使用するの
に適したものである。
一般に、並列形ADCは、第６図に示すようにｎを出力ビ
ット数とすれば、（22−１）レベルに分圧された参照電
圧Vjのそれぞれとアナログ入力電圧VINを比較する（2n
−１）（オーバーフローを含む場合は2n個）の比較器10
から成る比較器群１と、これらの比較器からの出力パタ
ーンを２進符号に変換する符号変換回路２から成る。ま
た比較器10は、参照電圧Vjと入力信号を比較する部分11
と排他的OR回路12から成る。これらの比較する部分11の
出力は、参照電圧Vjが入力電圧VINより低いところでは
全て高電位（以下“H"と表示）となり、その逆のところ
ではすべて低電位となる。隣接するレベルの参照電圧を
受ける１対の比較器の比較部分11の出力は、排他的OR回
路により一致性が検査される。したがって、一連の比較
部分11の出力が“L"から“H"に変わる位置に対応する排
他的OR回路12のみが“H"の出力を生じ、他はすべて“L"
を生じる。すなわち、この“H"出力を発生する排他的OR
回路は、入力電圧VINのレベルに対応する。この出力は
符号変換回路２に供給されるが、この出力が対応する２
進符号の各ビット線に接続し、ワイヤードORをとること
により符号変換回路２は構成されている。
ット数とすれば、（22−１）レベルに分圧された参照電
圧Vjのそれぞれとアナログ入力電圧VINを比較する（2n
−１）（オーバーフローを含む場合は2n個）の比較器10
から成る比較器群１と、これらの比較器からの出力パタ
ーンを２進符号に変換する符号変換回路２から成る。ま
た比較器10は、参照電圧Vjと入力信号を比較する部分11
と排他的OR回路12から成る。これらの比較する部分11の
出力は、参照電圧Vjが入力電圧VINより低いところでは
全て高電位（以下“H"と表示）となり、その逆のところ
ではすべて低電位となる。隣接するレベルの参照電圧を
受ける１対の比較器の比較部分11の出力は、排他的OR回
路により一致性が検査される。したがって、一連の比較
部分11の出力が“L"から“H"に変わる位置に対応する排
他的OR回路12のみが“H"の出力を生じ、他はすべて“L"
を生じる。すなわち、この“H"出力を発生する排他的OR
回路は、入力電圧VINのレベルに対応する。この出力は
符号変換回路２に供給されるが、この出力が対応する２
進符号の各ビット線に接続し、ワイヤードORをとること
により符号変換回路２は構成されている。
上述した構成によるADCでは、比較器の比較部11はラッ
チングコンパレータが使用されるが、高速に変化する入
力信号が入力したとき、入力信号が各比較器に到達する
までの時間のずれや、ラッチングコンパレータへのクロ
ック信号の時間的ずれにより、本来ただ一つの比較器の
排他的OR回路の出力が“H"となるものが、２つ以上の排
他的OR回路出力が“H"となることがある。符号変換回路
でORをとつているために、この場合ディジタル出力は全
く別の値となり、いわゆるビット欠を生じる。これは特
に上位ビットの切り換り点で大きなビット欠となる。例
えば２進符号で“0111…11"となるところが、これの次
の値を示す比較器出力も“H"となるとディジタル出力は
“0111…11"と“100…00"のORをとつて“111…11"とな
り、1/2フルスケールの大きな誤差が生じることにな
る。
チングコンパレータが使用されるが、高速に変化する入
力信号が入力したとき、入力信号が各比較器に到達する
までの時間のずれや、ラッチングコンパレータへのクロ
ック信号の時間的ずれにより、本来ただ一つの比較器の
排他的OR回路の出力が“H"となるものが、２つ以上の排
他的OR回路出力が“H"となることがある。符号変換回路
でORをとつているために、この場合ディジタル出力は全
く別の値となり、いわゆるビット欠を生じる。これは特
に上位ビットの切り換り点で大きなビット欠となる。例
えば２進符号で“0111…11"となるところが、これの次
の値を示す比較器出力も“H"となるとディジタル出力は
“0111…11"と“100…00"のORをとつて“111…11"とな
り、1/2フルスケールの大きな誤差が生じることにな
る。
このような並列形ADCはチップレイアウトの都合上、第
５図に示すように符号変換回路を２段階にして、比較器
群と等１段の符号変換回路21を１つのブロックとして、
ｎ個のブロックに分割される。第５図においては、８ビ
ットのADCの場合で、４個のブロックに分割した場合を
示し、比較器10の内部に示した数値は、その比較器出力
が“H"となつたときのディジタル出力を示している。同
図より明らかなように、上位ビットの変化するところ
は、ちようどブロックが変わるところである。一般に同
一ブロック内では入力信号ラインやクロックのラインが
共通であるため、各比較器間の整合性がとれているが、
隣り合うブロック間では各ラインが別であり、各信号の
位相がばらつき整合性が低下し、ビット欠が生じ易くな
る。また、上位ビットが変化するところだけに影響が大
きい。
５図に示すように符号変換回路を２段階にして、比較器
群と等１段の符号変換回路21を１つのブロックとして、
ｎ個のブロックに分割される。第５図においては、８ビ
ットのADCの場合で、４個のブロックに分割した場合を
示し、比較器10の内部に示した数値は、その比較器出力
が“H"となつたときのディジタル出力を示している。同
図より明らかなように、上位ビットの変化するところ
は、ちようどブロックが変わるところである。一般に同
一ブロック内では入力信号ラインやクロックのラインが
共通であるため、各比較器間の整合性がとれているが、
隣り合うブロック間では各ラインが別であり、各信号の
位相がばらつき整合性が低下し、ビット欠が生じ易くな
る。また、上位ビットが変化するところだけに影響が大
きい。
この影響を避けるために、第５図に示すように各ブロッ
クごとの第１のエンコーダ21からのデータ出力を各ビッ
トについてOR回路30によりORをとり、それを抑制信号と
して隣接する下位のブロックからの出力をゲート回路40
によりゲートすることにより、ブロック間でのデータの
２重発生を防ぎ、ビット欠を抑制する方法が提案されて
いる。（松沢、井上他；“８ビット超高速A/D変換
器”、テレビジョン学会技術報告、vol.8,No.11,1984年
６月）しかし、この方法では、データ出力の各ビットに
ついてのOR回路とゲート回路が新たに必要であり、OR回
路はワイヤードORは構成できないので回路が複雑になる
こと、また、この回路による伝播遅延時間により、変換
速度が制限されること、およびOR回路出力を通つた抑制
信号は、隣接するブロックのデータ出力に対してOR回路
の遅延分だけ遅れることになり、ゲートのタイミングに
ずれが生じ、誤動作し易いことなどである。
クごとの第１のエンコーダ21からのデータ出力を各ビッ
トについてOR回路30によりORをとり、それを抑制信号と
して隣接する下位のブロックからの出力をゲート回路40
によりゲートすることにより、ブロック間でのデータの
２重発生を防ぎ、ビット欠を抑制する方法が提案されて
いる。（松沢、井上他；“８ビット超高速A/D変換
器”、テレビジョン学会技術報告、vol.8,No.11,1984年
６月）しかし、この方法では、データ出力の各ビットに
ついてのOR回路とゲート回路が新たに必要であり、OR回
路はワイヤードORは構成できないので回路が複雑になる
こと、また、この回路による伝播遅延時間により、変換
速度が制限されること、およびOR回路出力を通つた抑制
信号は、隣接するブロックのデータ出力に対してOR回路
の遅延分だけ遅れることになり、ゲートのタイミングに
ずれが生じ、誤動作し易いことなどである。
本発明の目的は、並列形高速ADCに使用し、大きなビッ
ト誤りを防止するための符号変換回路を提供するにあ
る。
ト誤りを防止するための符号変換回路を提供するにあ
る。
かかる目的を達成するため本発明は、上位のブロックか
らのデータ出力の各ビットのORをとり、その信号で下位
のブロックからのデータ出力をゲートするのではなく、
上位ビットの切り換り点を境にして、それ以上のレベル
に対応するいくつかの比較器の出力で下位のブロック出
力をゲートしたことを特徴とする。
らのデータ出力の各ビットのORをとり、その信号で下位
のブロックからのデータ出力をゲートするのではなく、
上位ビットの切り換り点を境にして、それ以上のレベル
に対応するいくつかの比較器の出力で下位のブロック出
力をゲートしたことを特徴とする。
以下、本発明を実施例により説明する。第１図は、本発
明の第１の実施例を示したもので、比較器10は参照信号
と入力信号を比較する部分と、隣接するレベルの参照電
圧を受ける比較器の比較部分の出力を受けて一致性を検
査するための排他的OR回路を含む。したがつて、比較器
10の出力は隣接する比較器の比較部分の出力が異なる部
分、すなわち、入力信号がある参照電圧を超える部分に
対応する比較器のみ“H"レベルになるものとする。第１
図において比較器10の内部に記してある数値はその比較
器に対する２進コードで、この場合は８ビットの例とし
て示してある。また、同図は、８ビットのADCを例とし
て掲げ、256の比較器を４つのブロックに分割した場合
について示してあり、第2,第３番目のブロックを示して
ある。本発明の特徴は上位ビット（この例では上位２ビ
ット以上）が変化する点から上の入力レベルに対応する
比較器の出力のOR論理をとつて、その出力を禁止信号と
して下位のブロック出力をゲート回路40によりゲートす
るものである。これによつて、クロックやジッタや、入
力信号の遅延ばらつきなどによる各比較器の出力が同時
に“H"レベルになるデータの２重発生による出力データ
の大きな誤り、すなわちビット欠けを防止することがで
きる。ここで、何個の比較器の出力のORをとつて、それ
を禁止信号とするのであるが、クロックのジッタや、入
力信号の遅延ばらつきによつて、出力が同時に“H"レベ
ルになる比較器は近接した比較器間で発生し、離れた比
較器間では発生することは無いから、多くの比較器の出
力のORをとる必要はなく、８個程度で実用上問題は無
い。同図において、50はバッファあるいはラッチ回路で
あり、原理的には無くても良い。
明の第１の実施例を示したもので、比較器10は参照信号
と入力信号を比較する部分と、隣接するレベルの参照電
圧を受ける比較器の比較部分の出力を受けて一致性を検
査するための排他的OR回路を含む。したがつて、比較器
10の出力は隣接する比較器の比較部分の出力が異なる部
分、すなわち、入力信号がある参照電圧を超える部分に
対応する比較器のみ“H"レベルになるものとする。第１
図において比較器10の内部に記してある数値はその比較
器に対する２進コードで、この場合は８ビットの例とし
て示してある。また、同図は、８ビットのADCを例とし
て掲げ、256の比較器を４つのブロックに分割した場合
について示してあり、第2,第３番目のブロックを示して
ある。本発明の特徴は上位ビット（この例では上位２ビ
ット以上）が変化する点から上の入力レベルに対応する
比較器の出力のOR論理をとつて、その出力を禁止信号と
して下位のブロック出力をゲート回路40によりゲートす
るものである。これによつて、クロックやジッタや、入
力信号の遅延ばらつきなどによる各比較器の出力が同時
に“H"レベルになるデータの２重発生による出力データ
の大きな誤り、すなわちビット欠けを防止することがで
きる。ここで、何個の比較器の出力のORをとつて、それ
を禁止信号とするのであるが、クロックのジッタや、入
力信号の遅延ばらつきによつて、出力が同時に“H"レベ
ルになる比較器は近接した比較器間で発生し、離れた比
較器間では発生することは無いから、多くの比較器の出
力のORをとる必要はなく、８個程度で実用上問題は無
い。同図において、50はバッファあるいはラッチ回路で
あり、原理的には無くても良い。
第２図に本発明の第２の実施例を示す。同図において10
は比較器、50,51はバッファ回路、60はラッチ回路であ
る。50,51のバッファ回路、および60のラッチ回路の具
体例を第３図に示す。50,51のバッファ回路はエミッタ
フオロ３回路で構成されており、入力端子211,511は各
々ブロック内における第１のエンコーダの出力ビット
線、および、上位の比較器からの禁止信号線に接続され
る。第１のエンコーダの出力ビット線の信号と、禁止信
号は共に比較器出力のワイヤードORにより得られるもの
である。ここで、出力ビット線の信号が信号成分V1とオ
フセット分VOF1とから成りV1＋VOF1で表わされ、また、
禁止信号も信号成分V2とオフセット分VOF2とから成りV2
＋VOF2で表わされるものとする。ビット線の信号を第３
図におけるR1・I1でレベルシフトし、また禁止信号もR2
・I2でレベルシフトして VOF2＋I2R2＜VOF1＋I1R1＜VOF2＋I2R2＋V2 ＜VOF1＋I1R1＋V1 (1) を満足するようにレベルシフトすれば、すなわちこの図
の場合にはR1，R2I1，I2を選べは、禁止信号が“H"レベ
ルのとき、ビット線の信号にかかわらずラッチ回路60の
出力221は“L"レベルとなる。一方、禁止信号が“L"レ
ベルであれば、ビット線の出力に応じてラッチ回路の出
力が変化することにより、このラッチ回路でビット数の
出力をゲートすることができる。
は比較器、50,51はバッファ回路、60はラッチ回路であ
る。50,51のバッファ回路、および60のラッチ回路の具
体例を第３図に示す。50,51のバッファ回路はエミッタ
フオロ３回路で構成されており、入力端子211,511は各
々ブロック内における第１のエンコーダの出力ビット
線、および、上位の比較器からの禁止信号線に接続され
る。第１のエンコーダの出力ビット線の信号と、禁止信
号は共に比較器出力のワイヤードORにより得られるもの
である。ここで、出力ビット線の信号が信号成分V1とオ
フセット分VOF1とから成りV1＋VOF1で表わされ、また、
禁止信号も信号成分V2とオフセット分VOF2とから成りV2
＋VOF2で表わされるものとする。ビット線の信号を第３
図におけるR1・I1でレベルシフトし、また禁止信号もR2
・I2でレベルシフトして VOF2＋I2R2＜VOF1＋I1R1＜VOF2＋I2R2＋V2 ＜VOF1＋I1R1＋V1 (1) を満足するようにレベルシフトすれば、すなわちこの図
の場合にはR1，R2I1，I2を選べは、禁止信号が“H"レベ
ルのとき、ビット線の信号にかかわらずラッチ回路60の
出力221は“L"レベルとなる。一方、禁止信号が“L"レ
ベルであれば、ビット線の出力に応じてラッチ回路の出
力が変化することにより、このラッチ回路でビット数の
出力をゲートすることができる。
さらに、第３図の回路構成では、ビット線の出力信号お
よび禁止信号の信号成分およびオフセット分がばらつく
と(1)式を満足するようにレベルシフト量すなわちR
1I2，I1，I2を決めることが難かしくなることがある。
そこで、これを避けるための実施例を第４図に示す。ビ
ット線の出力および禁止信号は、各比較器のエミッタか
らの出力を相互に接続してワイヤードORを構成するのが
一般的であり、これら信号線とトランジスタのエミッタ
を接続し、該トランジスタのベースにビット線の出力信
号あるいは禁止信号の中間点の電圧を与え、コレクタに
抵抗RB1あるいはRB2を接続することにより、OR回路が構
成できる。この回路構成によれば、ビット線の出力信号
および禁止信号は、RB1・IB1およびRB2・IB2なる振幅と
なり、オフセット成分は共にVCCとなる。このため、
RB1，RB2，IB1，IB2を注意して設計すれば、ビット線の
出力信号および禁止信号の信号成分、オフセット分のば
らつきは少なくなり、(1)式を満足するようにレベルシ
フト量をマージンをとつて設計できる。
よび禁止信号の信号成分およびオフセット分がばらつく
と(1)式を満足するようにレベルシフト量すなわちR
1I2，I1，I2を決めることが難かしくなることがある。
そこで、これを避けるための実施例を第４図に示す。ビ
ット線の出力および禁止信号は、各比較器のエミッタか
らの出力を相互に接続してワイヤードORを構成するのが
一般的であり、これら信号線とトランジスタのエミッタ
を接続し、該トランジスタのベースにビット線の出力信
号あるいは禁止信号の中間点の電圧を与え、コレクタに
抵抗RB1あるいはRB2を接続することにより、OR回路が構
成できる。この回路構成によれば、ビット線の出力信号
および禁止信号は、RB1・IB1およびRB2・IB2なる振幅と
なり、オフセット成分は共にVCCとなる。このため、
RB1，RB2，IB1，IB2を注意して設計すれば、ビット線の
出力信号および禁止信号の信号成分、オフセット分のば
らつきは少なくなり、(1)式を満足するようにレベルシ
フト量をマージンをとつて設計できる。
さらに本回路では、各比較器の出力がエミッタフオロア
ーを介して得られる場合、各比較器の出力トランジスタ
のエミッタが本回路の入力に接続し、ORをとることにな
る。したがつて、エミッタフオロアー回路のエミッタを
相互に接続してORをとる場合、一般にエミッタに定電流
源あるいは抵抗を電源に接続する必要があるが、本回路
ではその必要がなく消費電力の増加はない。また、エミ
ッタフオロア回路でORをとる場合に比べて、本回路は差
動振幅器構成をしており、各比較器出力に対して増幅作
用を有しているため、定電流源IB1，IB2の値を大きくす
ることなしに、高速動作と波形整形作用が得られ、安定
なORを得ることができるものである。
ーを介して得られる場合、各比較器の出力トランジスタ
のエミッタが本回路の入力に接続し、ORをとることにな
る。したがつて、エミッタフオロアー回路のエミッタを
相互に接続してORをとる場合、一般にエミッタに定電流
源あるいは抵抗を電源に接続する必要があるが、本回路
ではその必要がなく消費電力の増加はない。また、エミ
ッタフオロア回路でORをとる場合に比べて、本回路は差
動振幅器構成をしており、各比較器出力に対して増幅作
用を有しているため、定電流源IB1，IB2の値を大きくす
ることなしに、高速動作と波形整形作用が得られ、安定
なORを得ることができるものである。
本発明によれば、禁止信号を作るためのOR回路が特にい
らないこと、ラッチ回路にゲート機能をもたせることが
できることから、回路構成が非常に簡単になる。また、
ビット線の出力信号と禁止信号とが、同等の回路を介し
てラッチ回路に入力するために伝播遅延差が生じないの
で、高速化に対応できるなど、経済的に性能向上が図れ
るという効果がある。
らないこと、ラッチ回路にゲート機能をもたせることが
できることから、回路構成が非常に簡単になる。また、
ビット線の出力信号と禁止信号とが、同等の回路を介し
てラッチ回路に入力するために伝播遅延差が生じないの
で、高速化に対応できるなど、経済的に性能向上が図れ
るという効果がある。
第１図および第２図はそれぞれ第１および第２の実施例
を示す図、第３図、第４図は第２の実施例の具体的回路
を示す図、第５図は従来例を示す図、第６図は並列形AD
Cの構成図である。 １……比較器、２……符号変換回路、10……比較器、21
……第１段のエンコーダ、22……第２段のエンコーダ、
50,51……バッフア回路、40……ゲート回路、60……ラ
ッチ回路。
を示す図、第３図、第４図は第２の実施例の具体的回路
を示す図、第５図は従来例を示す図、第６図は並列形AD
Cの構成図である。 １……比較器、２……符号変換回路、10……比較器、21
……第１段のエンコーダ、22……第２段のエンコーダ、
50,51……バッフア回路、40……ゲート回路、60……ラ
ッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 誠一 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭59−107629（ＪＰ，Ａ) 特開 昭53−121521（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アナログ入力信号と、 分解能に応じたレベルを発生する参照信号とを比較し、
アナログ入力信号が参照信号より大となる変化点に対応
する比較器の出力が他の比較器と異なる出力を発生する
比較群を有し、 該比較器を所定の個数に分割してブロックを構成し、該
各ブロックからの出力をエンコーダにより２進化符号の
出力にする並列形AD変換器において、 該ブロック内の1/4以下の比較器の出力をワイヤードOR
に接続し、該ワイヤードORされた信号を禁止信号として
該ブロックより隣接する下位側の一つのブロック出力を
禁止するゲート回路を設けたことを特徴とする並列形AD
変換器。 - 【請求項２】前記エンコーダからの出力をその一方の入
力端に接続し、 その他端にワイヤードORの禁止信号を接続し、該禁止信
号の“H"レベルはブロックからの出力のいずれのレベル
より高く、該禁止信号の“L"レベルはブロックからの出
力の“H"レベルと“L"レベルの中間のレベルになるゲー
ト回路であることを特徴とする特許請求範囲第１項記載
の並列形AD変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181707A JPH0681050B2 (ja) | 1985-08-21 | 1985-08-21 | 並列形ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181707A JPH0681050B2 (ja) | 1985-08-21 | 1985-08-21 | 並列形ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243217A JPS6243217A (ja) | 1987-02-25 |
| JPH0681050B2 true JPH0681050B2 (ja) | 1994-10-12 |
Family
ID=16105450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181707A Expired - Lifetime JPH0681050B2 (ja) | 1985-08-21 | 1985-08-21 | 並列形ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681050B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198418A (ja) * | 1987-02-13 | 1988-08-17 | Sony Corp | 並列型ａ／ｄコンバ−タ |
| JP2585578B2 (ja) * | 1987-03-20 | 1997-02-26 | 株式会社日立製作所 | Ａｄ変換器 |
| JPH0735637U (ja) * | 1993-12-14 | 1995-07-04 | 宮本 昇 | 粘着テープ |
| JP2945307B2 (ja) * | 1995-02-22 | 1999-09-06 | 富士通株式会社 | Ａ／ｄ変換器 |
| TW282598B (ja) | 1995-02-22 | 1996-08-01 | Fujitsu Ltd |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4276543A (en) * | 1979-03-19 | 1981-06-30 | Trw Inc. | Monolithic triple diffusion analog to digital converter |
| JPS59107629A (ja) * | 1982-12-10 | 1984-06-21 | Matsushita Electric Ind Co Ltd | アナログデジタル変換器 |
| US4591825A (en) * | 1983-08-22 | 1986-05-27 | Trw Inc. | Analog-to-digital-converter and related encoding technique |
-
1985
- 1985-08-21 JP JP60181707A patent/JPH0681050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243217A (ja) | 1987-02-25 |
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