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Die Erfindung betrifft einen Analog-Digitalkonverter (im
Folgenden abgekürzt als "A/D"-Konverter) zum Wandeln eines
Analog-Signales in ein Digitalsignal und insbesondere einen
Parallelvergleichstyp A/D-Konverter.
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Parallelvergleichstyp A/D-Konverter werden in verschiedenen
Anwendungsbereichen wie Videosystemen und Audiosystemen
verwendet.
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Das Funktionsprinzip des Parallelvergleichstyp
A/D-Konverters ist wie folgt. Ein in ein Digitalsignal zu wandelndes
Analogsignal wird gleichzeitig in einer Vielzahl
Vergleichsschaltungen mit einer Vielzahl
Vergleichsspannungen verglichen, von denen jede einen anderen Wert aufweist.
Die Vergleichsschaltungen, die Vergleichsspannungen mit
höheren Werten als das Analogsignal erhalten, generieren
Ausgangssignale eines ersten logischen Pegels, das heißt
"1", während die Vergleichsschaltungen, die
Vergleichsspannungen mit niedrigeren Werten als das Analogsignal
erhalten, Ausgangssignale eines zweiten logischen Pegels, das
heißt "0", erzeugen. Die Ausgangssignale werden einer
entsprechenden Vielzahl Logiktore in einer solchen Weise
zugeführt, daß die Logiktore feststellen, welche
Vergleichsspannung dem Analogsignal am nächsten ist. Der Ausgang nur
eines der Logiktore wird aktiviert, das heißt binär "1",
während die Ausgänge der verbleibenden Logiktore nicht
aktiviert werden. Das bestimmte Logiktor, dessen Ausgang
aktiviert ist, entspricht dem Wert des Analogsignals. Die
Ausgänge der Logiktore weden einem Dekoder zugeführt, und
ein Binärcode gibt den Wert des Analogsignals an.
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Ein Problem bei derartigen parallelvergleichenden
A/D-Konverten wird durch die Tatsache verursacht, daß eine
typische Vergleichsschaltung nicht ausreichend empfindlich ist,
um klar zu unterscheiden, welche seiner beiden Eingänge
größer ist, wenn die beiden Eingangssignale sehr nah im
Wert beieinander liegen. In einem solchen Fall erzeugt es
eine Zwischenpegel-Ausgangsspannung "X", die zwischen den
Binärpegeln von "0" und "1" liegt. Dies führt andererseits
zu einer Fehlfunktion der Logiktore, was darin resultiert,
daß alle Logiktore den gleichen Ausgang, "0", haben. Der
Dekoder erzeugt einen Ausgangscode, der den Wert des
Analogsignal indirekt wiedergibt. Somit kann, wenn das
analoge Eingangssignal sich in einer Richtung ändert,
beispeilsweise ansteigt, der Binärcode-Ausgang nach oben
oder unten von seinem korrekten Wert aus springen,
jedesmal, wenn sich das Analogsignal einer Vergleichsspannung
nähert. Es war somit schwierig, einen idealen monotonen
Betrieb in den A/D-Wandlercharakteristika solcher Konverter
zu erreichen. Insbesondere kann der Digitalausgang sich
nichtproportional zum Wert des Analogsignals über den
gesamten Wandlerbereich des Analogsignals ändern.
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Der oben beschriebene Nachteil ist bei A/D-Konvertern
fatal. Wenn insbesondere der A/D-Konverter verwendet wird, um
ein Analogsignal wie ein Audio- oder ein Videosignal zu
wandeln, das sich kontinuierlich im Wert ändert, wird das
digitale Ausgangssignal verrauscht. Eine Möglichkeit, den
oben beschriebenen Nachteil zu vermeiden, ist die
Empfindlichkeit der Vergleichsschaltungen zu erhöhen, so daß die
Ausgänge nie einen Zwischenwert annehmen. Andererseits ist
die Anzahl der Vergleicher, die in parallelvergleichenden
A/D-Konverten verwendet werden, sehr groß (zum Beispiel
werden zwei 2N-Vergleicher für einen A/D-Konverter einer
Ausgangsstruktur von N Bit benötigt) und eine große Anzahl
von Schaltungselementen wie Feldeffekttransistoren ist
erforderlich, um hohe Empfindlichkeit zu erreichen.
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Es ist deshalb schwierig und unpraktisch, einen
parallelvergleichenden A/D-Konverter zu bilden, der
hochempfindliche Komparatoren auf einem begrenzten Flächenbereich eines
Halbleiterchips aufweist.
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Ein parallelvergleichender Analog-Digital-Konverter wie
oben beschrieben mit den Merkmalen der Oberbegriffe der
Patentansprüche 1 und 3 ist in ISSCC 79 IEEE INTERNATIONAL
SOLID STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL
PAPERS, Peale Ballroom Holiday Inn, 15. Februar 1979, Seiten
128-129, IEEE New York, US, J.G.PETERSON: "A monolithic,
fully parallel 8b A/D-Konverter" beschrieben. Da keine
Maßnahmen getroffen sind zum Vermeiden der Ausgabe eines
Zwischenpegels der Vergleichsstufen oder einer Verarbeitung
solcher Zwischenpegel sind die oben beschriebenen Nachteile
bei dieser Vorrichtung vorhanden.
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Dementsprechend liegt der Erfindung die Aufgabe zugrunde,
einen parallelvergleichenden A/D-Konverter zu schaffen, der
einen verbesserten monotonen Betrieb der
A/D-Umwandlungscharakteristika aufweist.
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Es ist eine weitere Aufgabe der Erfindung, einen
parallelvergleichenden Analog-Digitalkonverter zu schaffen, der als
hochintegrierte Struktur in einer integrierten
Halbleiterschaltung hergestellt werden kann.
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Diese Aufgaben werden durch einen parallelvergleichenden
Analogdigitalkonverter mit den Merkmalen der
Patentansprüche 1 bzw. 3 gelöst; die abhängigen Ansprüche betreffen
weitere Entwicklungen der Erfindung.
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Falls der Komparator ein Ausgangssignal eines
Zwischenwertes erzeugt, der nicht in einen von zwei binären
Logikpegeln klassifiziert wird, wird erfindungsgemäß der
Zwischenpegel notwendigerweise als eine der binären Logiksignale
durch zumindest eins der ersten und zweiten
Eingangsanschlüsse angesehen.
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Dementsprechend kann jedes Problem, das durch die Ausgabe
des Zwischenwertes vom Komparator verursacht wird, effektiv
vermieden werden.
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Figur 1 ist ein Blockdiagramm des Aufbaus eines bekannten
parallelvergleichenden A/D-Konverters,
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Figur 2a zeigt ein Beispiel einer Codewandlerschaltung mit
Nur-Lese-Speicher, die Gray codes verwendet,
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Figur 2b zeigt Gray-Codes,
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Figur 3 zeigt ein Beispiel einer Schaltung zum Wandeln von
Gray-Codes in Binärcodes,
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Figur 4 ist ein Blockdiagramm eines parallelvergleichenden
A/D-Konverters in einer ersten Ausführungsform der
Erfindung,
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Figur 5 zeigt die Eingangs- und Ausgangscharakteristika von
Logiktoren, die eine positionsdetektierende Logikschaltung
bilden, und
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Figur 6 ist ein Blockdiagramm zur Erläuterung eines
parallelvergleichenden A/D-Konverters gemäß einer zweiten
Ausführungsform der Erfindung.
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Mit Bezug auf Figur 1 wird ein bekannter
parallelvergleichender A/D-Konverter erläutert.
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In diesem Beispiel wird ein Analogsignal in ein digitales
3-Bit- oder Binärsignal gewandelt. Eine
Spannungsteilerschaltung 10 ist zwischen eine Bezugsspannung VR und ein
Massenpotential GND geschaltet. Die
Spannungsteilerschaltung 10 besteht aus einer Vielzahl von Widerständen 12 bis
19, in denen eine Vielzahl von Teilerspannungen von Knoten
20 bis 27 zwischen den entsprechenden Widerständen
abgeleitet werden. Die Ausgangsknoten 20 bis 27 der
Spannungsteilerschaltung 10 sind mit invertierenden Eingangsanschlüssen
(-) einer Vielzahl von Komparatoren 30 bis 37 verbunden.
Ein Analogsignal VS wird gemeinsam den nicht-invertierenden
Anschlüssen (+) der Komparatoren zugeführt. Eine
positionsdetektierende Logikschaltung 50 besteht aus einer Vielzahl
von Logiktoren 40 bis 47, und die Ausgänge dieser Schaltung
50 sind mit einem ersten Codekonverter 151 verbunden. Die
Ausgänge des ersten Codekonverters 151 werden einem zweiten
Codekonverter 251 zugeführt, der ein digitales
Ausgangssignal 252 bis 254 mit drei Bit erzeugt.
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Wie zur ersehen ist, liefert der Spannungteiler eine
Vielzahl Vergleichsspannungen, wobei die niedrigste Spannung am
Knoten 20, die nächsthöhere am Knoten 21 etc. und die
höchste am Knoten 27 anliegt. Die Vergleichsspannungen
werden im Folgenden als geordnete Vielzahl von
Vergleichsspannungen bezeichnet zum Zweck der Beschreibung der
Beziehungen zwischen den Vergleichsspannungen, einer ebenso
geordnete Vielzahl von Vergleichsschaltungen 30 bis 37 und eine
ebenso geordnete Vielzahl von Logikschaltungen.
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Hinsichtlich der Ordnung der Vergleichsspannungen ist
beispielsweise Knoten 20 der erste, Knoten 21 der zweite und
Knoten 22 der dritte. Jede Vergleichsschaltung,
beispielsweise 33, erhält die Vergleichsspannung, d.h.am Knoten 23,
derselben Ordnung. Jedes Logiktor, beispielsweise 43,
erhält ein Eingangssignal an einem positiven Logikanschluß
von der Vergleichsschaltung derselben Ordnung, d.h. 33,
erhält ein zweites Eingangssignal an einem negativen
Logikeingangsanschluß von der Vergleichsschaltung, die um 1
in der Reihenfolge vorangeht, d.h. 32, und erhält ein
drittes Eingangssignal an einem positiven Logikeingangsanschluß
von der Vergleichsschaltung, die in der Reihenfolge um 1
nachfolgt, d.h. 34.
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Alternativ können die Elemente so beschrieben werden, als
wären sie gewichtet, selbst obwohl alle
Vergleichsschaltungen und alle Logikschaltungen identisch sein können. Auf
diese Weise kann gesagt werden, daß das Tor 43 eine
Gewichtung aufweist, die 1 oberhalb der des Tores 42 ist, und
entspricht der Gewichtung der Vergleichsschaltung 33 und
der Vergleichsspannung am Knoten 33.
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Die Vergleichsspannungen und die analoge Eingangsspannung
VS werden den Vergleichsschaltungen 30 bis 37 so zugeführt,
daß ein Muster aus ersten und zweiten
Binärpegel-Ausgangssignalen von ihnen erhalten wird, wobei die Ordnung des
Kreuzugspunktes die Vergleichsspannung bezeichnet, die am
nächsten und grade oberhalb der Analog-Eingangsspannung
liegt. Das bedeutet, daß jede Vergleichsschaltung, die eine
Vergleichsspannung unterhalb der analogen Eingangsspannung
erhält, ein erstes Binärpegelsignal, d.h. "0" ausgibt; jede
Vergleichsschaltung, die eine Vergleichsspannung oberhalb
der analogen Eingangsspannung erhält, gibt ein zweites
Binärpegelsignal aus, d.h. "1". Wird beispielsweise
angenommen, daß der Analog-Eingang zwischen den Werten der
Spannungen an den Knoten 23 und 24 liegt, geben die
Schaltungen 30 bis 33 ein Ausgangssignal mit binärem Pegel "0",
während die Schaltungen 34 bis 37 Binärpegel mit "1"
ausgeben. Die Logikschaltung 44 ist das einzige aktivierte Tor
und ist somit das einzige Logiktor, das einen Ausgang mit
Binärpegel "1" an den Codekonverter 151 abgibt. Die
"Ordnung des Kreuzungspunktes" bezeichnet die Position des
Wechsels der Ausgänge von "0" der Ausgänge zu "1" der
Ausgänge aus der Vielzahl der Vergleichsschaltungen. Die
Ausgaben der positionsdetektierenden Logikschaltung 50 werden
in dem ersten Codeconverter 151 dekodiert, um digitale 3-
Bit-Signale zu erhalten. Der erste Code-Konverter 151 kann
aus einem in Figur 2 dargestellten, Nur-Lese-Speicher (ROM)
bestehen, dessen Code ein Ausgangssignal im binären Gray-
Code erzeugt, der in Tabellenform in Figur 2b dargestellt
ist. Der Gray-Code wird durch den zweiten Code-Konverter
151 in einen regulären Binärcode gewandelt, um ein analog-
digital-gewandeltes Ausgangssignal entsprechend der
analogen Eingangsspannung VS zu erhalten. Der zweite
Code-Konverter 251, der zur Umwandlung von Gray-Code in Binärcode
ausgebildet ist, kann aus Exklusiv-Oder-Toren EXB1 und
EXG2, wie in Figur 3 dargestellt ist, bestehen.
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Der Gray-Code-Konverter 151 hat den Nachteil, daß wenn die
Ausgänge der Tore 40 bis 47 alle auf dem Pegel "0" sind,
ein gewisser Spezialcode von ihnen ausgegeben wird. Wie
dargestellt ist, ist dieser Code 111 derselbe, der
auftreten würde, falls das Logiktor 145 eine binäre "1" an seinem
Ausgang erzeugen würde. Solange ein klar definierter
Kreuzungspunkt im Ausgangsmuster der Vergleichsschaltungen
vorhanden ist, treten keine Probleme auf. Wenn jedoch kein
klar definierter Kreuzungspunkt definiert ist, d.h. wenn
eine der Vergleichsschaltungen eine Spannung mit
Zwischenpegel, X, abgibt, ist es möglich, daß keines der Tore eine
"1" abgibt und der Gray-Code-Konverter wird 111 ausgeben,
unabhängig vom wahren Wert des Analogsignals. Warum dies
auftritt, wird, im Folgenden erläutert.
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Beispielweise sei angenommen, der Analog-Eingang ist für
die Vergleichsschaltung 33 zu nah an der Spannung am Knoten
23, um zwischen ihnen zu unterscheiden. Ihre
Ausgangsspannung wird auf dem Zwischenpegel X sein. Dieser Pegel X wird
den Toren 44, 43 und 42 zugeführt. Die Tore 40, 41, 42
werden
alle "0" ausgeben, da die Vergleichsschaltungen 30, 31
und 32 ihnen einen Eingang von "0" zuführen. Die Tore 45,
46 und 47 haben alle Ausgänge auf "0", da ihnen über die
Schaltungen 34, 35 und 36 Eingangssignale der invertierten
"1" zugeführt werden. Welches der Tore 43 und 44 den
erforderlichen Ausgang von "1" an den Gray-Code-Konverter
abgibt, hängt vom binären Schwellwertpegel der
Eingangsanschlüsse der Tore 43 und 44 ab. Falls die binären
Schwellwertpegel an allen Eingangsanschlüssen identisch sind, wie
es sein sollte, haben beide Tore 43 und 44 die gleiche
Wertung des Signals im Pegel X. Das bedeutet, beide werden das
X-Pegelsignal als "0" ansehen, falls er unterhalb des
binären Schwellwertpegels ist. Beide werden das
X-Pegelsignal als "1" ansehen, falls es oberhalb des
Schwellwertpegels ist. In jedem Fall wird eins und nur eins der Tore 43
und 44 eine binäre 1 an den Gray-Code-Konverter abgeben.
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Aufgrund einer Abweichung in der Herstellungsgenauigkeit
sind jedoch die binären Schwellwertpegel aller Eingänge
nicht immer einander gleich. Falls der Eingangsschwellwert
VT 43 an einem positiven logischen Eingangsanschluß (ohne
Kreis 0) des Tores 43 höher ist als VT 44 eines negativen
logischen Eingangsanschlusses (mit Kreis 0 des Tores 44)
aufgrund der Abweichung in der Herstellungsgenauigkeit,
erzeugt derselbe Eingangspegel "X" des Komparators 33 einen
"0"-Pegel bezüglich des positiven logischen
Eingangsanschlusses des Tores 43, und einen "1"-Pegel bezüglich des
negativen logischen Eingangsanschlusses des Tores 44.
Folglich werden die Pegel der Ausgänge der Tore 43 und 44 "0",
und keiner der Eingangsanschlüsse 40 bis 47 des Gray-Code-
Konverters wird ausgewählt. Wenn kein Eingangsanschluß des
ersten Code-Konverters 151 ausgewählt ist, erscheint ein
Code 111 an den Ausgängen 152 bis 154. Dementsprechend
erscheint "101" notwendigerweise an den Ausgängen des zweiten
Code-Konverters 251. Das Auftreten dieses Phänomens ist für
einen A/D-Konverter fatal. Die Änderung des
Ausgangs-Binärcodes 011 T101T100
der sich normalerweise zu 011T100 ändern
sollte, verdirbt nämlich den monotonen Betrieb des
A/D-Konverters.
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Um das Auftreten des genannten Problems zu verhindern, wäre
es eine Lösung, die Vergleichsschaltungen so aufzubauen,
daß ihre Ausgänge nie auf dem Zwischenpegel liegen. Dies
macht es jedoch erforderlich, die Genauigkeit und die
Verstärkung der Komparatoren zu erhöhen. Wie vorstehend
beschrieben wurde, benötigt jedoch ein parallelvergleichender
A/D-Konverter 2N Komparatoren für einen N-Bit-Konverter.
Wenn die Anzahl N zur Verbesserung der
Umwandlungsgenauigekeit erhöht wird, erhöht sich die Anzahl der erforderlichen
Komparatoren dramatisch. Die Schaltung in einem solchen
A/D-Konverter, der mit einer großen Anzahl von Komparatoren
versehen ist, die zur hohen Genauigkeit und Verstärkung
erforderlich sind, ist notwendigerweise kompliziert und groß.
Um einen derartigen parallelvergleichenden A/D-Konverter in
einer monolithischen integrierten Schaltung auszubilden,
kann ihre Auslegung nicht einfach durchgeführt werden und
desweiteren wäre die durch eine derartige Schaltung belegte
Chip-Fläche vergrößert.
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Mit Bezug auf Figur 4 wird ein parallelvergleichender A/D-
Konverter gemäß einer Ausführungsform der Erfindung
beschrieben. In Figur 4 sind die Teile, die denen der Figur 1
entsprechen, mit denselben Bezugsziffern wie in Figur 1
bezeichnet.
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Eine Spannungsteilerschaltung 10 aus 2N Widerständen 12 bis
19 ist zwischen eine Bezugsspannung VR und ein
Massepotential GND geschaltet. Eine geordnete Vielzahl von
Komparatoren 30 bis 37 erhält die geordnete Vielzahl von
Vergleichsspannungen von Knoten 20 bis 27 an ihren invertierenden
Eingangsanschlüssen (-) und ein Analogsignal VS an den
nichtinvertierenden Eingangsanschlüssen (+) gemeinsam. Eine
positionsdetektierende Logikschaltung 50' umfaßt eine
geordnete Vielzahl von Torschaltungen, jede aus einem UND-
Tor und einem Invertertor; die UND-Tore 401 bis 471 bilden
eine erste Logikschaltungseinrichtung, und die Invertertore
402 bis 473 bilden eine zweite Logikschaltungseinrichtung.
Die Funktion der positionsdetektierenden Schaltung 50'
liegt in der Detektierung einer digitalisierten
Lokalisation des Analogsignals VS, ähnlich der Schaltung 50 von
Figur 1. Wie ersichtlich werden wird, ist die Logik des
Konverters der Figur 4 diesselbe wie die der Figur 1. Durch
Trennung jeder Logiktore der Figur 1 in ein UND-Tor und ein
Inverter-Tor kann jedoch das oben beschriebene Problem
einfach vermieden werden. Insbesondere sind die UND-Tore 401
bis 471 so hergestellt, daß sie einen ersten binären
Schwellwertpegel bei einem relativ niedrigen Wert
aufweisen, und die Invertertore sind so hergestellt, daß sie
einen zweiten binären Schwellwertpegel bei einem relativ
niedrigen Wert aufweisen.
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Die Eingangs-Ausgangspegel der UND-Tore und der
Invertertore sind in Figur 5 dargestellt; die gestrichelte Linie A
gibt die Eingangs-Ausgangs-Kurve für die UND-Tore an und
die durchgezogene Linie gibt die Eingangs-Ausgangs-Kurve
für die Invertertore an. Der Betrieb wird für den gleichen
Fall wie in Verbindung mit Figur 1 beschrieben, nämlich daß
das Analogsignal so nahe an der Vergleichsspannung ist, daß
die Vergleichsschaltung 33 keine definitive "0" oder "1"
ausgibt, sondern einen Zwischenwert X.
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Falls der X-Pegel unterhalb des Schwellwertes VT431 der
UND-Tore ist (Figur 5) wird er durch das UND-Tor 431 und
das Invertertor 442 als binärer "0" angesehen. In diesem
Fall wird das UND-Tor 441 eine "1" ausgeben, grade als wenn
die Analogspannung klar zwischen 4/8 VR und 5/8 VR wäre.
Falls andererseits der Ausgangspegel X der Schaltung 33
oberhalb des Schwellwertpegels VT442 des Invertertores ist,
(Figur 5), werden das UND-Tor 431 und das Invertertor 442
den X-Pegel als binäre "1" auffassen. In diesem Fall wird
das Tor 143 eine "1" ausgeben. Die dritte Möglichkeit ist
die, daß der Pegel X zwischen dem Schwellwert VT431 des
UND-Tores 431 und dem Schwellwert VT442 des Invertertors
442 ist. In diesem wird das UND-Tor 431 das Signal mit
Pegel X als "1" ansehen und eine binäre "1" ausgeben; das
Invertertor 442 wird den Pegel X als "0" ansehen, und das
UND-Tor 441 veranlassen, eine binäre "1" auszugeben.
Aufgrunddessen wird in keinem Fall der Zwischenpegel dazu
führen, daß nur "0" von der positionsdetektierenden Schaltung
50' ausgegeben wird.
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Die Tatsache, daß eine Bedingung auftreten kann, in der
zwei aneinandergrenzende UND-Tore Binärwerte von "1"
ausgeben, ist kein Problem. In diesem speziell beschriebenen
Fall werden beide Pegel der Ausgänge der Logiktore 431 und
441 zu "1". Aufgrunddessen, wie in Figur 2b dargestellt
ist, werden der Gray-Code "010", der durch den gewählten
Eingangsanschluß umgewandelt wird, und der Gray-Code "110",
der durch den gewählten Eingangsanschluß 144 umgewandelt
wird, einander überlagert. Der Gray-Code ist jedoch so
ausgebildet, daß er in jedem Schritt nur in einem Bit geändert
wird. Dementsprechend, wenn zwei aneinandergrenzende Codes
einander überlagert werden, wird einer der beiden Codes
immer ausgegeben, und sie werden nicht in einen falschen Code
gewandelt. Selbst wenn nämlich die Gray-Codes "010", "110"
wie im oben beschriebenen Fall einander überlagert werden,
wird der Gray-Code "010" ausgegeben. Das ist offensichtlich
aus dem Aufbau der Schaltung 251, die in Figur 2a
dargestellt ist. Wenn der Eingangsanschluß 143 auf dem
Auswahlpegel "1" ist, werden die Transistoren QPA und QPC leitend,
so daß die Ausgänge 154 und 152 mit dem Massepotential GND
verbunden sind, um auf "0"-Pegel gesetzt zu werden. In
diesem Fall werden alle Transistoren, die mit dem Ausgang 153
verbunden sind, nicht leitend. Aufgrunddessen werden die
Ausgaben 155 = "0", 153="1", 152 = "0" erhalten. Wenn der
Eingangsanschluß 144 auf Auswahlpegel ("1") ist, wird der
Transistor QPB leitend und entsprechend wird der Ausgang
152 auf Massepotential eingestellt, während die Ausgänge
154 und 152 auf dem Pegel "1" aufgrund der Lasttransistoren
QL1 und QL 2 sind. Aufgrunddessen werden die
Ausgangssignale 154 = "1", 153 = "1", 152 = "0" erzeugt. Falls die
Eingangsanschlüsse 143 und 144 gleichzeitig auf den
Auswahlpegel ("1") eingestellt sind, werden jedoch die
Transistoren QPB, QPB und QPC leitend, und aufgrunddessen werden
die Ausgänge (155 = "0", 153 = "1", 152 = "0") erhalten,
wobei dieser Ausgangszustand derselbe für den Fall ist, in
dem nur der Eingangsanschluß 143 ausgewählt ist.
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Ein Beispiel für geeignete Spannungen der beschriebenen
Schaltung ist wie folgt. Der Ausgang jeder der Komparatoren
30 bis 37 schwingt zwischen 0 V als logischem Pegel "0" und
5V als logischem Pegel "1". Aufgrunddessen liegt der
Zwischenwert "X" des Ausgangs des Komparators bei etwa 0,5 V.
Der Schwellwert VT431 der UND-Tore 401 bis 471 ist etwa 2V.
Der Schwellwert VT442 der Invertertore 402 bis 472 ist etwa
3 V.
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Gemäß der oben beschriebenen Erfindung wird normalerweise
ein gewisser Ausgangscode in einen nachfolgenden
Ausgangscode gewandelt, selbst wenn der Ausgang eines
Komparators einen gewissen Grad eines Zwischenpegels "X" hat.
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Bezugnehmend auf Figur 6 wird ein parallelvergleichender
A/D-Konverter gemäß einer weiteren Ausführungsform der
Erfindung beschrieben. Teile oder Schaltungen, die denen
der Figur 1 oder 4 entsprechen, sind durch gleiche
Bezugsziffern wie in Figur 1 oder 4 bezeichnet.
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In dieser Ausführungsform umfaßt eine
positionsdetektierende Schaltung 50" eine erste Logikschaltung aus
Invertertoren
402' bis 472' und eine zweite Logikschaltung aus
NOR-Toren 401' bis 471'. Es ist ersichtlich, daß der
Konverter der Figur 6 sich von dem der Figur 4 nur dadurch
unterscheidet, daß die Schaltung des Positionsdetektors 50"
das invertierte logische Äquivalent der Schaltung des
Positionsdetektors 50' ist. Während der Detektor 50' (Figur 4
und das UND-Tor 431) die direkten Eingaben von der
Vergleichsschaltung (33) der gleichen Ordnung erhält und von
der Vergleichsschaltung (34), die ihm um eins in der
Ordnung nachfolgt, und die invertierten Eingaben von der
Vergleichsschaltung (32), die ihm um 1 in der Ordnung
voranliegt, erhält im Detektor 50" (Figur 6) ein NOR-Tor 431'
inverterierte Eingaben von der Vergleichsschaltung (33) der
gleichen Ordnung und von der Vergleichsschaltung (34), die
ihm um 1 in der Ordnung nachfolgt, und erhält eine direkte
Eingabe von der Vergleichsschaltung (32), die ihm um 1 in
der Ordnung vorausgeht. Der Eingangsschwellwert der
Logikeingangstore 401', 411', 421', 431', 441', 441', 461'
und 471' ist relativ höher eingestellt als der der Inverter
402', 412', 432', 442', 452', 462' und 472', um
erfindungsgemäß die zwei Schwellwerte verschieden auszugestalten, so
daß, wenn der Ausgang eines Komparators einen Zwischenpegel
aufweist, ein Ausgang von der positionsdetektierenden
Logikschaltung 50" unzweifelhaft durch einen ersten Code-
Konverter 151 ausgewählt werden kann.
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Erfindungsgemäß ist das Verfahren zur Einstellung der
Schwellwerte eines Logiktores auf einen gewünschten Wert
nicht beschränkt. Viele verschiedene Verfahren zum
Einstellen des Schwellwertes von Logikschaltungen sind anwendbar,
um den Gegenstand der Erfindung zu erreichen. Ein typisches
Verfahren wird im Folgenden erläutert.
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Ein Eingangsschwellwert von VT für ein Logiktor kann im
Allgemeinen verändert werden durch eine Kombination einer
Torlänge (L) und einer Torbreite (W) eines MOS-Transistors,
der das Logiktor bildet. Seien LL und WL die Torlänge bzw.
die Torbreite eines Transistors, der als Last betrieben
wird, und LD und WD die Torlänge bzw. Torbreite eines
Transistors, der als Treiber betrieben wird. Dann kann ein
effektiver Eingangsschwellwert VTEFF für das Logiktor durch
die folgende Beziehung ausgedrückt werden.
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VTeff (W/L)D/(W/L)L
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Um den Eingangsschwellwert eines Logiktores zu ändern, muß
dementsprechend nur die topologische Form eines
MOS-Transistors, der das gleiche Logiktor bildet, geändert werden,
und kein spezieller Herstellungsschritt ist erforderlich.
Anders als bei bekannten parallelvergleichenden
A/D-Konvertern ist der erfindungsgemäße, parallelvergleichende A/D-
Konverter frei vom Auftreten unregelmäßiger Code-Ausgaben,
die auf einer unsicheren Ausgabe von einem Komparator
beruhen, und aufgrunddessen kann er seinen monotonen Betrieb
aufrechterhalten. Erfindungsgemäß müssen Komparatoren
höherer Genauigkeit nicht für den Zweck der Verhinderung des
Auftretens unsicherer Ausgaben eingesetzt werden, und ein
großer, komplizierter Schaltkreis muß nicht eingesetzt
werden, ebenfalls für den Zweck, den Komparatoren eine höhere
Verstärkung zu vermitteln. Desweiteren sind keine anderen
speziellen Schaltungen und keine speziellen
Herstellungsschritte erforderlich. Dementsprechend schafft die
Erfindung einen zuverlässigen parallelvergleichenden
A/D-Konverter, der einfach als monolithische integrierte Schaltung
mit vergleichsweise simplem Aufbau ausgebildet sein kann.