JPH0773213B2 - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH0773213B2 JPH0773213B2 JP62294558A JP29455887A JPH0773213B2 JP H0773213 B2 JPH0773213 B2 JP H0773213B2 JP 62294558 A JP62294558 A JP 62294558A JP 29455887 A JP29455887 A JP 29455887A JP H0773213 B2 JPH0773213 B2 JP H0773213B2
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- Japan
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- reference voltage
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- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、A/Dコンバータに関し、特にフラッシュ型A
/Dコンバータの改良に関する。
/Dコンバータの改良に関する。
［従来の技術］ いわゆるフラッシュ型A/Dコンバータは、高速処理が可
能なため、画像処理の分野等で用いられている。第７図
は、たとえば“Monolithic Expandable6Bit20MHz CMOS/
SOS A/D Converter"Andrew G.F.Dingwall著IEEE JOURNA
L OF SOLID−STATE CIRCUITS,VOL.SC−14,No.6,DECEMBE
R1979p.926〜932に示された従来のフラッシュ型A/Dコン
バータの一例を示す回路図である。図において、基準電
圧素子３および４には、それぞれ、基準電圧VR+およびV
R-が印加されている。これら基準電圧VR+とVR-の間の電
圧は、基準電圧素子３および４の間に、抵抗６を128個
直列に接続することにより分割される。今、基準電圧VR
-からVR+へ向けて抵抗６に０から127なる番号を付ける
とすると、第ｍ番目の抵抗の一端のノードＮ（ｍ）の電
位VR（ｍ）は、 VR（ｍ）＝（m/128）・（VR+−VR-）＋VR- …（１） となる。
能なため、画像処理の分野等で用いられている。第７図
は、たとえば“Monolithic Expandable6Bit20MHz CMOS/
SOS A/D Converter"Andrew G.F.Dingwall著IEEE JOURNA
L OF SOLID−STATE CIRCUITS,VOL.SC−14,No.6,DECEMBE
R1979p.926〜932に示された従来のフラッシュ型A/Dコン
バータの一例を示す回路図である。図において、基準電
圧素子３および４には、それぞれ、基準電圧VR+およびV
R-が印加されている。これら基準電圧VR+とVR-の間の電
圧は、基準電圧素子３および４の間に、抵抗６を128個
直列に接続することにより分割される。今、基準電圧VR
-からVR+へ向けて抵抗６に０から127なる番号を付ける
とすると、第ｍ番目の抵抗の一端のノードＮ（ｍ）の電
位VR（ｍ）は、 VR（ｍ）＝（m/128）・（VR+−VR-）＋VR- …（１） となる。
これらの抵抗分割された127個の電圧は、127個の比較器
７の各−側端子に印加される。すべての比較器７の＋側
端子には、アナログ信号入力端子１からアナログ入力電
圧Vinが印加されている。
７の各−側端子に印加される。すべての比較器７の＋側
端子には、アナログ信号入力端子１からアナログ入力電
圧Vinが印加されている。
今、電位VR（ｍ）が入力される比較器７の出力の論理値
をＣ（ｍ）とし、 VR（ｍ）＜Vin＜VR（ｍ＋１） …（２） なるアナログ信号Vinが入力されたとすると、ｋ番号の
比較器の出力Ｃ（ｋ）は、 となる。
をＣ（ｍ）とし、 VR（ｍ）＜Vin＜VR（ｍ＋１） …（２） なるアナログ信号Vinが入力されたとすると、ｋ番号の
比較器の出力Ｃ（ｋ）は、 となる。
これら比較器７の出力は、クロック端子２から入力され
るサンプリングクロックパルスφに同期してＤ型フリッ
プフロップ８でラッチされる。ここで、出力Ｃ（ｍ）の
入力されたＤ型フリップフロップ８の出力をＥ（ｍ）と
すると、ANDゲート９は、 Ｆ（ｍ）＝Ｅ（ｍ）∩（ｍ＋１） …（４） なる演算を行なう。ここで、Ｆ（ｍ）は、ANDゲート９
の出力値である。ｋ番目のANDゲート９の出力Ｆ（ｋ）
は、 となる。まとめると、 VR（ｍ）＜Vin＜VR（ｍ＋１） …（６） なる入力に対しては、Ｆ（ｍ）だけが“1"となり、他は
０となる。
るサンプリングクロックパルスφに同期してＤ型フリッ
プフロップ８でラッチされる。ここで、出力Ｃ（ｍ）の
入力されたＤ型フリップフロップ８の出力をＥ（ｍ）と
すると、ANDゲート９は、 Ｆ（ｍ）＝Ｅ（ｍ）∩（ｍ＋１） …（４） なる演算を行なう。ここで、Ｆ（ｍ）は、ANDゲート９
の出力値である。ｋ番目のANDゲート９の出力Ｆ（ｋ）
は、 となる。まとめると、 VR（ｍ）＜Vin＜VR（ｍ＋１） …（６） なる入力に対しては、Ｆ（ｍ）だけが“1"となり、他は
０となる。
エンコーダ10は、ROM等を含み、０から127のアドレスに
対して、第８図に示す出力b0〜b7を導出する。すなわ
ち、アドレスｍに対して、バイナリのｍを出力する。出
力b0〜b7は、インバータ12から出力される反転サンプリ
ングクロックパルスに同期してＤ型フリップフロップ
11でラッチされる。Ｄ型フリップフロップ11はディジタ
ル信号D0〜D7を出力する。
対して、第８図に示す出力b0〜b7を導出する。すなわ
ち、アドレスｍに対して、バイナリのｍを出力する。出
力b0〜b7は、インバータ12から出力される反転サンプリ
ングクロックパルスに同期してＤ型フリップフロップ
11でラッチされる。Ｄ型フリップフロップ11はディジタ
ル信号D0〜D7を出力する。
以上のようにして、従来のフラッシュ型A/Dコンバータ
は、アナログ値をディジタル値に変換する。
は、アナログ値をディジタル値に変換する。
［発明が解決しようとする問題点］ 上記のようなフラッシュ型A/Dコンバータでは、比較器
７の分解能の絶対値として、少なくとも （VR+−VR-）/128 …（７） が必要である。たとえば、VR+−VR-＝3Vとすると、必要
とされる分解能は、約23mVである。このような分解能を
達成することは技術的に非常に難しく、特にMOSトラン
ジスタを用いた場合は、そのしきい値のプロセス上の変
動が大きく難しい。したがって、設計やプロセス上の問
題で比較器７の分解能が満たされないことがある。この
ような場合、前記第（２）式のような入力があっても、
Ｃ（ｋ）（ｋ＝0,1…,127）は、前記第（３）式のよう
に必ずしもならない。
７の分解能の絶対値として、少なくとも （VR+−VR-）/128 …（７） が必要である。たとえば、VR+−VR-＝3Vとすると、必要
とされる分解能は、約23mVである。このような分解能を
達成することは技術的に非常に難しく、特にMOSトラン
ジスタを用いた場合は、そのしきい値のプロセス上の変
動が大きく難しい。したがって、設計やプロセス上の問
題で比較器７の分解能が満たされないことがある。この
ような場合、前記第（２）式のような入力があっても、
Ｃ（ｋ）（ｋ＝0,1…,127）は、前記第（３）式のよう
に必ずしもならない。
たとえば、 VR（62）＜Vin＜VR（63） …（８） なる入力があったとする。比較器７の分解能が、前記第
（７）式を満たしておらず、たとえば、Ｃ（61）,C（6
2）を出力する比較器は０を、Ｃ（63）,C（64）を出力
する比較器は１を出力しやすい傾向を持っているとす
る。このような状況は、たとえば比較器７を半導体基板
に上に作り込む際にパターニングの折返し点付近で発生
することがある。そのため、比較基７が、第９図に示す
ように、 Ｃ（０），…,C（60）＝１ Ｃ（61）,C（62）＝０ Ｃ（63）,C（64）＝１ Ｃ（65），…,C（127）＝０ …（９） と出力したとする。この場合、本来、比較器７が必要な
分解能を持っておれば、 Ｃ（０），…,C（62）＝１ Ｃ（63），…,C（127）＝０ …（10） なのであるが、分解能が悪いため、Ｃ（61），…,C（6
4）は誤った出力となっている。
（７）式を満たしておらず、たとえば、Ｃ（61）,C（6
2）を出力する比較器は０を、Ｃ（63）,C（64）を出力
する比較器は１を出力しやすい傾向を持っているとす
る。このような状況は、たとえば比較器７を半導体基板
に上に作り込む際にパターニングの折返し点付近で発生
することがある。そのため、比較基７が、第９図に示す
ように、 Ｃ（０），…,C（60）＝１ Ｃ（61）,C（62）＝０ Ｃ（63）,C（64）＝１ Ｃ（65），…,C（127）＝０ …（９） と出力したとする。この場合、本来、比較器７が必要な
分解能を持っておれば、 Ｃ（０），…,C（62）＝１ Ｃ（63），…,C（127）＝０ …（10） なのであるが、分解能が悪いため、Ｃ（61），…,C（6
4）は誤った出力となっている。
これら比較器７の出力により、ANDゲート９の出力、す
なわち、エンコーダ10への入力は、 となる。
なわち、エンコーダ10への入力は、 となる。
エンコーダ10は、通常ROMによって構成され、前記第（1
1）式のように複数のアドレスが選択されると、それぞ
れのアドレスに対応する出力のビットごとの論理和ある
いは論理積が出力される。第10図は、論理和が出力され
るエンコーダの一部分の回路図である。これまで説明し
てきた例では、エンコーダ10のアドレスは、“60"と“6
4"が選択されるので、エンコーダ10の出力は、“60"す
なわち“00111100"と“64"すなわち“01000000"とのビ
ット毎の論理和がとられて、“01111100"すなわち“12
4"となる。
1）式のように複数のアドレスが選択されると、それぞ
れのアドレスに対応する出力のビットごとの論理和ある
いは論理積が出力される。第10図は、論理和が出力され
るエンコーダの一部分の回路図である。これまで説明し
てきた例では、エンコーダ10のアドレスは、“60"と“6
4"が選択されるので、エンコーダ10の出力は、“60"す
なわち“00111100"と“64"すなわち“01000000"とのビ
ット毎の論理和がとられて、“01111100"すなわち“12
4"となる。
以上のように、比較器７の分解能が不十分であると、た
とえば、正しくは“63"のコードを出力すべきようなア
ナログ入力があったとしても、誤って、“124"を出力し
てしまう場合がある。
とえば、正しくは“63"のコードを出力すべきようなア
ナログ入力があったとしても、誤って、“124"を出力し
てしまう場合がある。
上記のような誤りの原因は、エンコーダ10のアドレスを
複数個選択してしまうことろにある。上の例では、ディ
ジタル出力は、正しい値と61もの差があり、致命的なミ
スを招く。
複数個選択してしまうことろにある。上の例では、ディ
ジタル出力は、正しい値と61もの差があり、致命的なミ
スを招く。
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、出力誤りを最小限に防ぎ、致
命的な誤りを回避し得るようなA/Dコンバータを提供す
ることを目的とする。
るためになされたもので、出力誤りを最小限に防ぎ、致
命的な誤りを回避し得るようなA/Dコンバータを提供す
ることを目的とする。
［問題点を解決するための手段］ この発明に係るA/Dコンバータはアナログ信号をディジ
タル信号に変換するものであって、入力端子と、基準電
圧発生手段と、複数の比較手段と、複数の記憶手段と、
シフト手段と、ディジタル信号発生手段とを備える。入
力端子にはアナログ信号が与えられる。基準電圧発生手
段は、上位側から下位側にいくほど低くなる複数の基準
電圧を並列的に発生する。複数の比較手段は、複数の基
準電圧に対応して設けられる。複数の比較手段の各々
は、入力端子の電圧を対応する基準電圧と比較し、入力
端子の電圧が対応する基準電圧よりも低いとき第１の論
理を出力し、入力端子の電圧が対応する基準電圧よりも
高いとき第２の論理を出力する。複数の記憶手段は、複
数の比較手段に対応して設けられる。複数の記憶手段の
各々は、対応する比較手段から出力された論理を記憶す
る。シフト手段は、複数の記憶手段のうち１つの記憶手
段に第１の論理が記憶されかつその１つの記憶手段より
も上位側にあるいずれかの記憶手段に第２の論理が記憶
されているとき、そのいずれかの記憶手段のうち最下位
にある記憶手段の第２の論理がその１つの記憶手段に記
憶されるまでそのいずれかの記憶手段の第２の論理を下
位側にシフトする。ディジタル信号発生手段は、複数の
記憶手段の論理に応答してディジタル信号を発生する。
タル信号に変換するものであって、入力端子と、基準電
圧発生手段と、複数の比較手段と、複数の記憶手段と、
シフト手段と、ディジタル信号発生手段とを備える。入
力端子にはアナログ信号が与えられる。基準電圧発生手
段は、上位側から下位側にいくほど低くなる複数の基準
電圧を並列的に発生する。複数の比較手段は、複数の基
準電圧に対応して設けられる。複数の比較手段の各々
は、入力端子の電圧を対応する基準電圧と比較し、入力
端子の電圧が対応する基準電圧よりも低いとき第１の論
理を出力し、入力端子の電圧が対応する基準電圧よりも
高いとき第２の論理を出力する。複数の記憶手段は、複
数の比較手段に対応して設けられる。複数の記憶手段の
各々は、対応する比較手段から出力された論理を記憶す
る。シフト手段は、複数の記憶手段のうち１つの記憶手
段に第１の論理が記憶されかつその１つの記憶手段より
も上位側にあるいずれかの記憶手段に第２の論理が記憶
されているとき、そのいずれかの記憶手段のうち最下位
にある記憶手段の第２の論理がその１つの記憶手段に記
憶されるまでそのいずれかの記憶手段の第２の論理を下
位側にシフトする。ディジタル信号発生手段は、複数の
記憶手段の論理に応答してディジタル信号を発生する。
好ましくは、上記A/Dコンバータはさらに複数の転送手
段を備える。複数の転送手段は、複数の比較手段に対応
して設けられ、外部から与えられた所定のサンプリング
信号に応答して複数の比較手段から出力された論理を複
数の記憶手段にそれぞれ転送する。そして、上記シフト
手段はさらに、サンプリング信号よりも遅いシフトイネ
ーブル信号に応答して能動化される。
段を備える。複数の転送手段は、複数の比較手段に対応
して設けられ、外部から与えられた所定のサンプリング
信号に応答して複数の比較手段から出力された論理を複
数の記憶手段にそれぞれ転送する。そして、上記シフト
手段はさらに、サンプリング信号よりも遅いシフトイネ
ーブル信号に応答して能動化される。
好ましくは、上記基準電圧発生手段は、第１の基準電圧
端子と、第２の基準電圧端子と、複数の抵抗素子とを含
む。第１の基準電圧端子には第１の基準電圧が印加され
る。第２の基準電圧端子には第１の基準電圧よりも低い
第２の基準電圧が印加される。複数の抵抗素子は、複数
の基準電圧に対応し、かつ第１の基準電圧端子と第２の
基準電圧端子との間に直列に接続される。複数の抵抗素
子の各々の一方の端子には、対応する基準電圧が発生さ
れる。
端子と、第２の基準電圧端子と、複数の抵抗素子とを含
む。第１の基準電圧端子には第１の基準電圧が印加され
る。第２の基準電圧端子には第１の基準電圧よりも低い
第２の基準電圧が印加される。複数の抵抗素子は、複数
の基準電圧に対応し、かつ第１の基準電圧端子と第２の
基準電圧端子との間に直列に接続される。複数の抵抗素
子の各々の一方の端子には、対応する基準電圧が発生さ
れる。
好ましくは、上記ディジタル信号発生手段は、アドレス
信号発生手段と、エンコーダ手段とを含む。アドレス信
号発生手段は、複数の記憶手段の論理に応答して所定の
アドレス信号を発生する。エンコーダ手段は、アドレス
信号をエンコーダすることによりディジタル信号を出力
する。
信号発生手段と、エンコーダ手段とを含む。アドレス信
号発生手段は、複数の記憶手段の論理に応答して所定の
アドレス信号を発生する。エンコーダ手段は、アドレス
信号をエンコーダすることによりディジタル信号を出力
する。
［作用］ この発明においては、複数の記憶手段が複数の比較手段
から出力された論理をそれぞれ記憶するとともに、その
記憶された複数の論理中に生じた論理の不連続部分を下
位側にシフトすることにより、その論理の不連続部分が
詰められて同一の論理が連続して続くものに変換され
る。したがって、エンコーダ手段における複数アドレス
の選択が回避される。
から出力された論理をそれぞれ記憶するとともに、その
記憶された複数の論理中に生じた論理の不連続部分を下
位側にシフトすることにより、その論理の不連続部分が
詰められて同一の論理が連続して続くものに変換され
る。したがって、エンコーダ手段における複数アドレス
の選択が回避される。
［実施例］ 具体的な実施例を説明する前に、比較器の分解能が不足
しているときにエンコーダのアドレスの複数選択を防止
するためのいくつかの方法について考察してみる。ここ
では、第７図および第９図に示す従来例を用いて説明す
る。
しているときにエンコーダのアドレスの複数選択を防止
するためのいくつかの方法について考察してみる。ここ
では、第７図および第９図に示す従来例を用いて説明す
る。
上記方法としては、以下の３つが考えられる。
まず、Ｃ（63）,C（64）のような不連続に生じる１
を０に変える方法である。
を０に変える方法である。
この方法によれば、ANDゲート９の出力のうちＦ（60）
のみが１となり、他は０となる。したがって、エンコー
ダ10のアドレスは複数選択されない。しかし、この方法
によると、前述のごとく、Ｃ（61）,C（62）を出力する
比較器７は０を、Ｃ（63）,C（64）を出力する比較器７
は１を出力しやすい傾向を持っている場合、第３図に示
すように、実際の出力は、60が何度か続き、その後に60
から64または65に飛んでしまう。通常、アナログ信号は
連続的に変化するから、この方法では、隣接するコード
間での直線性が悪くなる。
のみが１となり、他は０となる。したがって、エンコー
ダ10のアドレスは複数選択されない。しかし、この方法
によると、前述のごとく、Ｃ（61）,C（62）を出力する
比較器７は０を、Ｃ（63）,C（64）を出力する比較器７
は１を出力しやすい傾向を持っている場合、第３図に示
すように、実際の出力は、60が何度か続き、その後に60
から64または65に飛んでしまう。通常、アナログ信号は
連続的に変化するから、この方法では、隣接するコード
間での直線性が悪くなる。
２番目の方法としては、Ｃ（63）,C（64）のような
不連続に生じる１とＣ（０）〜Ｃ（60）のような連続し
た１との間の０、すなわちＣ（61）やＣ（62）を１に変
える方法である。
不連続に生じる１とＣ（０）〜Ｃ（60）のような連続し
た１との間の０、すなわちＣ（61）やＣ（62）を１に変
える方法である。
この方法によれば、と同様の理由で、第４図に示すよ
うに、実際の出力は最悪時60から64に飛んでしまい、64
がその後いくつか続く。したがって、この方法もの方
法と同様に、隣接するコード間での直線性が悪くなる。
うに、実際の出力は最悪時60から64に飛んでしまい、64
がその後いくつか続く。したがって、この方法もの方
法と同様に、隣接するコード間での直線性が悪くなる。
３番目の方法としては、Ｃ（63）,C（64）のような
不連続に生じる１を、Ｃ（60）の方へシフトする方法で
ある。
不連続に生じる１を、Ｃ（60）の方へシフトする方法で
ある。
この方法によれば、第５図に示すように、実際の出力は
比較的連続的に変化する。すなわち、隣接するコード間
での直線性が保たれる。
比較的連続的に変化する。すなわち、隣接するコード間
での直線性が保たれる。
以上の理由により、本発明は、上記の方法を採用して
エンコーダの複数アドレスの同時選択を回避するもので
ある。以下、具体的な実施例について説明する。
エンコーダの複数アドレスの同時選択を回避するもので
ある。以下、具体的な実施例について説明する。
第１図はこの発明の一実施例のフラッシュ型A/Dコンバ
ータを示す回路図である。なお、この実施例は以下の点
を除いて第７図に示す従来のA/Dコンバータと同様の構
成であり、相当する部分には同一の参照番号を付し、そ
の説明を省略する。この実施例の最も大きな特徴は、第
７図のＤ型フリップフロップ８に代えてハンドシェーク
型のデータ転送回路13を設けたことである。このデータ
転送回路13において、破線で囲まれた部分が１ビット分
であり、比較器７と同じ数だけのビット数を有してい
る。各ビットは、セット信号Ｓが与えられるセット端子
とリセット信号Ｒが与えられるリセット端子とを有し、
Ｑ出力と出力とを導出する。また、各ビット共通にシ
フトイネーブル信号SEが与えられる。このシフトイネー
ブル信号SEは、インバータ12から出力される反転サンプ
リングクロックパルスφである。各ビットへのセット信
号Ｓとリセット信号Ｒは、セット／リセット信号作成回
路14で作成される。このセット／リセット信号作成回路
14は、各比較器７に対応して設けられ、２つのANDゲー
ト14aおよび14bと、インバータ14cとによって構成され
る。ANDゲート14aおよび14bの各一方入力には、サンプ
リングクロックパルスφが与えられる。ANDゲート14aの
他方入力には対応の比較器７の出力が与えられる。AND
ゲート14bの他方入力には対応の比較器７の出力をイン
バータ14cで反転したものが与えられる。かかる構成に
よって、サンプリングクロックパルスφが１のときにAN
Dゲート14aおよび14bが開き、データ転送回路13の各ビ
ットにセット信号Ｓまたはリセット信号Ｒが与えられ
る。すなわち、比較器７の出力が１のときはデータ転送
回路13の対応のビットにセット信号Ｓ（＝１）が与えら
れ、比較器７の出力が０のときはデータ転送回路13の対
応のビットにリセット信号Ｒ（＝０）が与えられる。な
お、各ANDゲート９は、データ電送回路13の隣り合うビ
ットのＱ出力と出力との論理積をとるように配置され
る。
ータを示す回路図である。なお、この実施例は以下の点
を除いて第７図に示す従来のA/Dコンバータと同様の構
成であり、相当する部分には同一の参照番号を付し、そ
の説明を省略する。この実施例の最も大きな特徴は、第
７図のＤ型フリップフロップ８に代えてハンドシェーク
型のデータ転送回路13を設けたことである。このデータ
転送回路13において、破線で囲まれた部分が１ビット分
であり、比較器７と同じ数だけのビット数を有してい
る。各ビットは、セット信号Ｓが与えられるセット端子
とリセット信号Ｒが与えられるリセット端子とを有し、
Ｑ出力と出力とを導出する。また、各ビット共通にシ
フトイネーブル信号SEが与えられる。このシフトイネー
ブル信号SEは、インバータ12から出力される反転サンプ
リングクロックパルスφである。各ビットへのセット信
号Ｓとリセット信号Ｒは、セット／リセット信号作成回
路14で作成される。このセット／リセット信号作成回路
14は、各比較器７に対応して設けられ、２つのANDゲー
ト14aおよび14bと、インバータ14cとによって構成され
る。ANDゲート14aおよび14bの各一方入力には、サンプ
リングクロックパルスφが与えられる。ANDゲート14aの
他方入力には対応の比較器７の出力が与えられる。AND
ゲート14bの他方入力には対応の比較器７の出力をイン
バータ14cで反転したものが与えられる。かかる構成に
よって、サンプリングクロックパルスφが１のときにAN
Dゲート14aおよび14bが開き、データ転送回路13の各ビ
ットにセット信号Ｓまたはリセット信号Ｒが与えられ
る。すなわち、比較器７の出力が１のときはデータ転送
回路13の対応のビットにセット信号Ｓ（＝１）が与えら
れ、比較器７の出力が０のときはデータ転送回路13の対
応のビットにリセット信号Ｒ（＝０）が与えられる。な
お、各ANDゲート９は、データ電送回路13の隣り合うビ
ットのＱ出力と出力との論理積をとるように配置され
る。
上記のような構成において、データ転送回路13は、シフ
トイネーブル信号SEが０のときにセット信号Ｓおよびリ
セット信号Ｒに応じてデータのラッチを行ない、シフト
イネーブル信号SEが１のときにこのラッチされたデータ
のうち不連続に生じる１を転送方向（第１図では上から
下）へ詰める。すなわち、このデータ転送回路13が前記
の動作を行なうことにより、データの不連続を解消す
る。
トイネーブル信号SEが０のときにセット信号Ｓおよびリ
セット信号Ｒに応じてデータのラッチを行ない、シフト
イネーブル信号SEが１のときにこのラッチされたデータ
のうち不連続に生じる１を転送方向（第１図では上から
下）へ詰める。すなわち、このデータ転送回路13が前記
の動作を行なうことにより、データの不連続を解消す
る。
第２図は、第１図に示すデータ転送回路13の構成の一例
を示す回路図である。この第２図では、特に１ビット分
の構成とそれに前後するビットの一部分の構成とを示し
ている。この第２図において、データの転送方向は、左
から右の方向である。データ転送回路13の１ビット分
は、２つのRSフリップフロップ130および131と、２つの
ANDゲート132および133と、３つのORゲート134〜137
と、２つのインバータ138および139とを含む。なお、各
ビットはいずれも同じ構成であるため、各ビットにおい
て相当する部分には同一の参照番号を付しておく。ただ
し、説明の便宜上、前段の各構成エレメントの参照番号
の末尾にはフォワードの頭文字ｆを、後段の各構成エレ
メントの参照番号の末尾にはバックの頭文字ｂを付して
おく。
を示す回路図である。この第２図では、特に１ビット分
の構成とそれに前後するビットの一部分の構成とを示し
ている。この第２図において、データの転送方向は、左
から右の方向である。データ転送回路13の１ビット分
は、２つのRSフリップフロップ130および131と、２つの
ANDゲート132および133と、３つのORゲート134〜137
と、２つのインバータ138および139とを含む。なお、各
ビットはいずれも同じ構成であるため、各ビットにおい
て相当する部分には同一の参照番号を付しておく。ただ
し、説明の便宜上、前段の各構成エレメントの参照番号
の末尾にはフォワードの頭文字ｆを、後段の各構成エレ
メントの参照番号の末尾にはバックの頭文字ｂを付して
おく。
次に、第２図を参照して、データ転送回路13の動作を説
明する。
明する。
（１） シフトイネーブル信号SEが０の場合 この場合、ANDゲート132および133はいずれも閉じてお
り、その出旅は０である。この状態で、セット信号S,リ
セット信号Ｒのいずれか一方が１であれば、RSフリップ
フロップ130はリセットされる。一方、RSフリップフロ
ップ131は、セット信号Ｓが１であれば、ORゲート136を
介してRSフリップフロップ131のセット入力端に１が入
力されるためセットされる。逆に、リセット信号Ｒが１
の場合は、RSフリップフロップ131はリセットされる。
り、その出旅は０である。この状態で、セット信号S,リ
セット信号Ｒのいずれか一方が１であれば、RSフリップ
フロップ130はリセットされる。一方、RSフリップフロ
ップ131は、セット信号Ｓが１であれば、ORゲート136を
介してRSフリップフロップ131のセット入力端に１が入
力されるためセットされる。逆に、リセット信号Ｒが１
の場合は、RSフリップフロップ131はリセットされる。
以上まとめると、 Ｓ＝１ Ｒ＝０ の場合、RSフリップフロップ131はセットされ、RSフリ
ップフロップ130はリセットされる。また、 Ｓ＝０ Ｒ＝１ の場合、RSフリップフロップ130および131はいずれもリ
セットされる。すなわち、SE＝０の場合は、RSフリップ
フロップ130が強制的にリセットされるとともに、各比
較器７の出力が対応のRSフリップフロップ131にラッチ
される。
ップフロップ130はリセットされる。また、 Ｓ＝０ Ｒ＝１ の場合、RSフリップフロップ130および131はいずれもリ
セットされる。すなわち、SE＝０の場合は、RSフリップ
フロップ130が強制的にリセットされるとともに、各比
較器７の出力が対応のRSフリップフロップ131にラッチ
される。
（２） シフトイネーブル信号SEが１の場合 この場合、前述のごとくSE＝０で各ビットのRSフリップ
フロップ131には各比較器７の出力が既にラッチされて
いるものとする。このような状態でシフトイネーブル信
号SE（＝φ）が１になると、サンプリングクロックパル
スφは０になるため、前記ANDゲート14aおよび14bがい
ずれも閉じた状態となり、セット信号Ｓおよびリセット
信号Ｒは共に０になる。
フロップ131には各比較器７の出力が既にラッチされて
いるものとする。このような状態でシフトイネーブル信
号SE（＝φ）が１になると、サンプリングクロックパル
スφは０になるため、前記ANDゲート14aおよび14bがい
ずれも閉じた状態となり、セット信号Ｓおよびリセット
信号Ｒは共に０になる。
RSフリップフロップ131が０を記憶している（すな
わちリセットされている）場合 この場合、RSフリップフロップ131のＱ出力は０であ
り、出力は１である。したがって、ANDゲート132は、
前段のRSフリップフロップ131fがセットされていれば、
そのＱ出力（＝１）を通過させ、RSフリップフロップ13
0をセットさせる。逆に、RSフリップフロップ131fがリ
セットされていれば、何も起こらず、RSフリップフロッ
プ130および131は以前の記憶状態を保つ。
わちリセットされている）場合 この場合、RSフリップフロップ131のＱ出力は０であ
り、出力は１である。したがって、ANDゲート132は、
前段のRSフリップフロップ131fがセットされていれば、
そのＱ出力（＝１）を通過させ、RSフリップフロップ13
0をセットさせる。逆に、RSフリップフロップ131fがリ
セットされていれば、何も起こらず、RSフリップフロッ
プ130および131は以前の記憶状態を保つ。
RSフリップフロップ130がセットされると、その出力
が０となる。この出力はインバータ139fで１に反転さ
れた後、ORゲート137fを介してRSフリップフロップ131f
のリセット入力端に戻される。したがって、RSフリップ
フロップ131fはリセットされる。
が０となる。この出力はインバータ139fで１に反転さ
れた後、ORゲート137fを介してRSフリップフロップ131f
のリセット入力端に戻される。したがって、RSフリップ
フロップ131fはリセットされる。
一方、後段のRSフリップフロップ130bは、シフトイネー
ブル信号SEが０のときにリセットされているから、その
出力は１である。この出力はANDゲート133に与えら
れる。したがって、RSフリップフロップ130のＱ出力がA
NDゲート133およびORゲート136を通ってRSフリップフロ
ップ131のセット入力端に与えられる。そのため、RSフ
リップフロップ130の記憶内容がRSフリップフロップ131
に書込まれる。
ブル信号SEが０のときにリセットされているから、その
出力は１である。この出力はANDゲート133に与えら
れる。したがって、RSフリップフロップ130のＱ出力がA
NDゲート133およびORゲート136を通ってRSフリップフロ
ップ131のセット入力端に与えられる。そのため、RSフ
リップフロップ130の記憶内容がRSフリップフロップ131
に書込まれる。
以上のように、RSフリップフロップ131が０を記憶して
おり（すなわちリセットされており）、RSフリップフロ
ップ131fが１を記憶している（すなわちセットされてい
る）ならば、前段のRSフリップフロップ131fの記憶内容
（＝１）がRSフリップフロップ131にシフトされ、RSフ
リップフロッフ131fはリセットされる。このシフト動作
は、シフトイネーブル信号SEが１の間繰返して行なわれ
る。
おり（すなわちリセットされており）、RSフリップフロ
ップ131fが１を記憶している（すなわちセットされてい
る）ならば、前段のRSフリップフロップ131fの記憶内容
（＝１）がRSフリップフロップ131にシフトされ、RSフ
リップフロッフ131fはリセットされる。このシフト動作
は、シフトイネーブル信号SEが１の間繰返して行なわれ
る。
RSフリップフロップ131が１を記憶している（すな
わちセットされている）場合 この場合、RSフリップフロップ131のＱ出力は１で、
出力は０である。したがって、ANDゲート132は後段のRS
フリップフロップ131fのＱ出力の如何にかかわらず、閉
じている。したがって、RSフリップフロップ130は以前
の記憶状態を保つ。
わちセットされている）場合 この場合、RSフリップフロップ131のＱ出力は１で、
出力は０である。したがって、ANDゲート132は後段のRS
フリップフロップ131fのＱ出力の如何にかかわらず、閉
じている。したがって、RSフリップフロップ130は以前
の記憶状態を保つ。
以上のように、シフトイネーブル信号SEが１の場合は、
或るビットに１が保持されていると、後段のビットに０
が保持されていれば、次々と後段のビットへシフトされ
てゆき、予め１が保持されたビットの直前で止まる。す
なわち、不連続に生じた１が詰められる。
或るビットに１が保持されていると、後段のビットに０
が保持されていれば、次々と後段のビットへシフトされ
てゆき、予め１が保持されたビットの直前で止まる。す
なわち、不連続に生じた１が詰められる。
次に、第１図の説明に戻る。前記第（８）式で示すよう
なアナログ入力があったとする。比較器７は分解能が良
くなく、第６図のＣ（ｋ）のように出力したとする。こ
れら出力Ｃ（ｋ）をデータ転送回路11の各ビットにセッ
トし、その後にシフトイネーブル信号SEを１にし、シフ
トさせ、１を詰める。すると、データ転送回路13の各ビ
ットのＱ出力は、第６図のＧ（ｋ）のようになる。これ
により、ANDゲート９の出力Ｆ（ｋ）は、 となり、エンコーダ10のアドレスが複数選択されること
はない。データ転送回路13のない第１図の従来回路で
は、正しくは、63を出力すべきところ、124を出力し
た。データ転送回路13を付加した第１図の実施例では、
62を出力し、従来回路のような致命的な誤出力はしな
い。また、隣接コード間の直線性も保たれる。
なアナログ入力があったとする。比較器７は分解能が良
くなく、第６図のＣ（ｋ）のように出力したとする。こ
れら出力Ｃ（ｋ）をデータ転送回路11の各ビットにセッ
トし、その後にシフトイネーブル信号SEを１にし、シフ
トさせ、１を詰める。すると、データ転送回路13の各ビ
ットのＱ出力は、第６図のＧ（ｋ）のようになる。これ
により、ANDゲート９の出力Ｆ（ｋ）は、 となり、エンコーダ10のアドレスが複数選択されること
はない。データ転送回路13のない第１図の従来回路で
は、正しくは、63を出力すべきところ、124を出力し
た。データ転送回路13を付加した第１図の実施例では、
62を出力し、従来回路のような致命的な誤出力はしな
い。また、隣接コード間の直線性も保たれる。
なお、第１図および第２図で用いた各論理ゲートは、同
様の機能を達成するものであれば、他の回路あるいは、
他の論理ゲートの組合わせに置換えることはもちろん可
能である。
様の機能を達成するものであれば、他の回路あるいは、
他の論理ゲートの組合わせに置換えることはもちろん可
能である。
また、上記実施例では、正論理で説明したが、負論理で
回路を構成することももちろん可能である。
回路を構成することももちろん可能である。
［発明の効果］ 以上のように、この発明によれば、隣接するコード間の
直線性を損なうことなく、エンコーダのアドレスの複数
選択を防ぎ、精度の良いA/Dコンバータを得ることがで
きる。
直線性を損なうことなく、エンコーダのアドレスの複数
選択を防ぎ、精度の良いA/Dコンバータを得ることがで
きる。
第１図はこの発明の一実施例のフラッシュ型A/Dコンバ
ータを示すブロック図である。 第２図は第１図に示すデータ転送回路13の一部分の構成
を示す回路図である。 第３図〜第５図は、エンコーダのアドレスの複数選択を
防止するために考えられる３つの方式のそれぞれのディ
ジタル出力値を示す図で、特に第５図がこの発明に採用
された方式のディジタル出力値を示している。 第６図は第１図に示すこの発明の一実施例のA/Dコンバ
ータの動作を説明するための図である。 第７図は従来のフラッシュ型A/Dコンバータの一例を示
すブロック図である。 第８図は第１図もしくは第７図に示すエンコーダ10の入
出力関係を示す図である。 第９図は分解能の悪い比較器がある場合の従来のフラッ
シュ型A/Dコンバータの動作を説明するための図であ
る。 第10図は第１図もしくは第７図に示すエンコーダ10の回
路構成の一例を示す図である。 図において、１はアナログ信号入力端子、２はクロック
端子、３および４は基準電圧端子、７は比較器、10はエ
ンコーダ、11はＤ型フリップフロップ、12はインバー
タ、13はデータ転送回路、14はセット／リセット信号作
成回路、130,131,131fおよび130bはRSフリップフロップ
を示す。
ータを示すブロック図である。 第２図は第１図に示すデータ転送回路13の一部分の構成
を示す回路図である。 第３図〜第５図は、エンコーダのアドレスの複数選択を
防止するために考えられる３つの方式のそれぞれのディ
ジタル出力値を示す図で、特に第５図がこの発明に採用
された方式のディジタル出力値を示している。 第６図は第１図に示すこの発明の一実施例のA/Dコンバ
ータの動作を説明するための図である。 第７図は従来のフラッシュ型A/Dコンバータの一例を示
すブロック図である。 第８図は第１図もしくは第７図に示すエンコーダ10の入
出力関係を示す図である。 第９図は分解能の悪い比較器がある場合の従来のフラッ
シュ型A/Dコンバータの動作を説明するための図であ
る。 第10図は第１図もしくは第７図に示すエンコーダ10の回
路構成の一例を示す図である。 図において、１はアナログ信号入力端子、２はクロック
端子、３および４は基準電圧端子、７は比較器、10はエ
ンコーダ、11はＤ型フリップフロップ、12はインバー
タ、13はデータ転送回路、14はセット／リセット信号作
成回路、130,131,131fおよび130bはRSフリップフロップ
を示す。
Claims (4)
- 【請求項１】アナログ信号をディジタル信号に変換する
ためのA/Dコンバータであって、 前記アナログ信号が与えられる入力端子と、 上位側から下位側にいくほど低くなる複数の基準電圧を
並列的に発生する基準電圧発生手段と、 前記複数の基準電圧に対応して設けられ、各々が前記入
力端子の電圧を対応する基準電圧と比較し、電気入力端
子の電圧が前記対応する基準電圧よりも低いとき第１の
論理を出力し、前記入力端子の電圧が前記対応する基準
電圧よりも高いとき第２の論理を出力する複数の比較手
段と、 前記複数の比較手段に対応して設けられ、各々が対応す
る比較手段から出力された論理を記憶する複数の記憶手
段と、 前記複数の記憶手段のうち１つの記憶手段に第１の論理
が記憶されかつ前記１つの記憶手段よりも上位側にある
いずれかの記憶手段に第２の論理が記憶されていると
き、前記いずれかの記憶手段のうち最下位にある記憶手
段の第２の論理が前記１つの記憶手段に記憶されるまで
前記いずれかの記憶手段の第２の論理を下位側にシフト
するシフト手段と、 前記複数の記憶手段の論理に応答して前記ディジタル信
号を発生するディジタル信号発生手段とを備えた、A/D
コンバータ。 - 【請求項２】前記複数の比較手段に対応して設けられ、
外部から与えられた所定のサンプリング信号に応答して
前記複数の比較手段から出力された論理を前記複数の記
憶手段にそれぞれ転送する複数の転送手段をさらに備
え、 前記シフト手段はさらに、前記サンプリング信号よりも
遅いシフトイネーブル信号に応答して能動化されること
を特徴とする特許請求の範囲第１項記載のA/Dコンバー
タ。 - 【請求項３】前記基準電圧発生手段は、 第１の基準電圧が印加される第１の基準電圧端子と、 前記第１の基準電圧よりも低い第２の基準電圧が印加さ
れる第２の基準電圧端子と、 前記複数の基準電圧に対応しかつ前記第１の基準電圧端
子と前記第２の基準電圧端子との間に直列に接続され、
各々の一方の端子に対応する基準電圧が発生される複数
の抵抗素子とを含むことを特徴とする特許請求の範囲第
１項または第２項記載のA/Dコンバータ。 - 【請求項４】前記ディジタル信号発生手段は、 前記複数の記憶手段の論理に応答して所定のアドレス信
号を発生するアドレス信号発生手段と、 前記アドレス信号をエンコードすることにより前記ディ
ジタル信号を出力するエンコーダ手段とを含むことを特
徴とする特許請求の範囲第１項から第３項のいずれかに
記載のA/Dコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294558A JPH0773213B2 (ja) | 1987-11-20 | 1987-11-20 | Ａ／ｄコンバータ |
| DE3831552A DE3831552A1 (de) | 1987-11-20 | 1988-09-16 | Analog-digital-wandler |
| US07/265,223 US4918451A (en) | 1987-11-20 | 1988-11-01 | A/D converter with prevention of comparator output discontinuities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294558A JPH0773213B2 (ja) | 1987-11-20 | 1987-11-20 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136422A JPH01136422A (ja) | 1989-05-29 |
| JPH0773213B2 true JPH0773213B2 (ja) | 1995-08-02 |
Family
ID=17809343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62294558A Expired - Lifetime JPH0773213B2 (ja) | 1987-11-20 | 1987-11-20 | Ａ／ｄコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4918451A (ja) |
| JP (1) | JPH0773213B2 (ja) |
| DE (1) | DE3831552A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237326A (en) * | 1989-02-02 | 1993-08-17 | Samsung Electronics Co., Ltd. | Flash type analog-to-digital converter having MOS comparators |
| JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
| US5012246A (en) * | 1990-01-31 | 1991-04-30 | International Business Machines Corporation | BiCMOS analog-to-digital converter with minimized metastability |
| KR0139657B1 (ko) * | 1994-11-09 | 1998-07-01 | 문정환 | 자동레벨선택기능을 가지는 신호수신장치 |
| US7132972B2 (en) * | 2003-06-27 | 2006-11-07 | The Trustees Of Columbia University In The City Of New York | Continuous-time digital signal generation, transmission, storage and processing |
| WO2006063192A1 (en) * | 2004-12-07 | 2006-06-15 | The Trustees Of Columbia University In The City Of New York | Systems and methods for continuous-time digital modulation |
| US8878713B1 (en) * | 2013-06-20 | 2014-11-04 | Fujitsu Limited | Crossbar switch calibration system for facilitating analog-to-digital conversion monotonicity |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4276543A (en) * | 1979-03-19 | 1981-06-30 | Trw Inc. | Monolithic triple diffusion analog to digital converter |
| JPS5871726A (ja) * | 1981-10-26 | 1983-04-28 | Nec Corp | アナログ−デジタル変換器 |
| JPS6253025A (ja) * | 1985-09-02 | 1987-03-07 | Nippon Telegr & Teleph Corp <Ntt> | Ａ／ｄ変換器 |
| JPH0754910B2 (ja) * | 1986-03-10 | 1995-06-07 | 株式会社日立製作所 | Ａｄ変換器 |
| US4712087A (en) * | 1987-02-09 | 1987-12-08 | Tektronix, Inc. | Analog-to-digital converter error correction circuit |
| US4768016A (en) * | 1987-08-17 | 1988-08-30 | General Electric Company | Timing and control circuitry for flash analog to digital converters with dynamic encoders |
| JPS6448522A (en) * | 1987-08-18 | 1989-02-23 | Fujitsu Ltd | All parallel a/d converter |
-
1987
- 1987-11-20 JP JP62294558A patent/JPH0773213B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-16 DE DE3831552A patent/DE3831552A1/de active Granted
- 1988-11-01 US US07/265,223 patent/US4918451A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4918451A (en) | 1990-04-17 |
| DE3831552C2 (ja) | 1990-07-05 |
| JPH01136422A (ja) | 1989-05-29 |
| DE3831552A1 (de) | 1989-06-01 |
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