DE2634089B2

DE2634089B2 - Schaltungsanordnung zum erfassen schwacher signale

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Publication number: DE2634089B2
Application number: DE19762634089
Authority: DE
Priority date: 1975-08-11
Filing date: 1976-07-29
Publication date: 1978-01-05
Also published as: CA1050117A; FR2321173B1; US4070590A; DE2634089A1; DE2634089C3; NL7608932A; NL177362C; FR2321173A1; NL177362B

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erfassen schwacher Signale mit einer Flipflop-Schaltung aus einem ersten und einem zweiten MIS-Transistor, deren Senken und GaUs über Kreuz miteinander verbunden sind und deren Quellen an die Senke eines dritten MIS-Transistors angeschlossen sind, dessen Quelle mit Masse verbunden ist, mit einer ersten und einer zweiten Bitleitung, von denen die erste mit dem einen und die zweite mit dem anderen Kreuzverbindungsknoten der Flipflop-Schaltung in Verbindung steht, sowie mit einem mit seiner Quelle an die erste Bitleitung angeschlossenen vierten MIS-Transistor und einem mit seiner Quelle an die zweite Bitleitung angeschlossenen fünften MIS-Transistor, dessen Senke zusammen mit der Senke des vierten MIS-Transistors an eine Energiequelle angeschlossen ist, wobei dem Gatt des dritten MIS-Transistors ein erstes Taktsignal und den Gatts des vierten und fünften MIS-Transistors ein zweites Taktsignal zuführbar ist.

Eine derartige Schaltungsanordnung wird unter der Modellnummer i-2107B von der Intel Corporation, VStA, hergestellt und vertrieben. Diese als Ausgangspunkt der Erfindung betrachtete Schaltungsanordnung ist in der F i g. 1 der nachfolgenden Beschreibung dargestellt.

Eine grundsätzlich ähnlich aufgebaute Schaltungsanordnung ist in der älteren Patentanmeldung P 24 18 936.4 beschrieben. Bei dieser Art von Schaltungsanordnungen, sind die Bitleitungen direkt mit dem Kreuzverbindungsknoten der Flipflop-Schaltung verbunden und die an die Bitleitungen angeschlossenen Transistoren stellen Lasttransistoren für die Flipflop-Schaltung dar. Nachteilig sind der hohe Energieverbrauch während der Signalerfassung, bei der ein relativ hoher Strom durch die Flipflop-Schaltung fließt, und eine gewisse Unempfindlichkeit der Flipflop-Schaltung angesichts der Belastung durch die Bitleitungen.

Aus der DT-OS 23 09 192 ist es bei einer Regenerierschaltung nach Art eines getasteten Flipflops bekannt, das Flipflop aus zwei über Kreuz miteinander verbundenen Schalttransistoren und zwei zugehörigen Lasttransistoren aufzubauen und zwischen die Bitleitung und den betreffenden Knotenpunkt des Flipflops einen Barrieretransistor zu schalten. Mit Hilfe des

Barrieretransistors wird die Bitleitung vor Beginn des Auslesezyklus auf ein bestimmtes Potential vorgeladen, wobei der Barrieretransistor eine Potentialbarriere darstellt und sein Gatt während der Signalerfassung mit einem Durchschaltsignal beaufschlagt ist. Eine solche -, Anordnung zeigt keinen Weg auf, um die oben angesprochenen Probleme zu lösen.

Zum weiteren Stand der Technik wird auf die DT-AS 22 61 254 verwiesen, aus der es grundsätzlich bekannt ist, an die mit einem zur Signalerfassung dienenden in Flipflop verbundenen Bitleitungen Nach- bzw. Vorladeschaltung'v'.i anzuschalten.

Der Erfindung liegt die Aufgabe zugrunde, zum Erfassen von schwachen Signalen eine Schaltungsanordnung zu schaffen, deren Energieverbrauch beträcht- ι > lieh geringer als derjenige vergleichbarer bekannter Schaltungen ist und die eine erhöhte Empfindlichkeit aufweist.

Zur Lösung dieser Aufgabe ist die eingangs beschriebene Schaltungsanordnung nach der Erfindung dadurch gekennzeichnet, daß ein sechster M IS-Transistor zwischen den einen Kreuzverbinciungsknoten der Flipflop-Schaltung und die erste Bitleitung und ein siebter MIS-Transistor zwischen den anderen Kreuzverbindungsknoten der Flipflop-Schaltung und die >■> zweite Bitleitung geschaltet ist, daß den Gatts des sechsten und siebten MIS-Transistors ein drittes Taktsignal zuführbar ist, das den sechsten und siebten MIS-Transistor beim Anlegen des Informationssignals an eine der beiden Bitleitungen im leitenden Zustand jo und während der Signalerfassung durch die Flipflop-Schaltung im gesperrten Zustand hält, und daß nn die erste Bitleitung und an die zweite Bitleitung jeweils eine Bezugspegelerzeugungsschaltung und eine Vorladeschaltung angeschlossen sind. r>

Die nach der Erfindung ausgebildete Schaltungsanordnung ist insbesondere zur Verwendung in einem Halbleiterspeicher großer Kapazität geeignet. Darüber hinaus ist die nach der Erfindung ausgebildete Schaltungsanordnung in der Lage, das schwache Signal au unter Beibehaltung einer stabilen Arbeitsweise mit einer hohen Geschwindigkeit zu erfassen.

Nach der Erfindung wird somit eine Schaltungsanordnung zum Erfassen schwacher Signale geschaffen, bei der zwischen die Bitleitungen einerseits und eine als Flipflop-Schaltung ausgebildete Fühlschaltung andererseits MIS-Transistoren geschaltet sind, um die störenden Kapazitäten der Bitleitungen von der Fühlschaltung während deren Betrieb zu trennen. Ferner sind im Hinblick auf die zur Trennung dienenden MIS-Transistören mit den Bitleitungen Transistoren zur Hauptenergiezufuhr verbunden. Auf diese Weise wird die Ausbildung eines Gleichstrompfades zwischen der Energiequelle und Masse unterbunden. Gleichzeitig wird die Verbindung der Belastungstransistoren niedrigen Widerstands mit der Fühlschaltung verhindert. An die Bitleitungen sind jeweils eine Vielzahl von Eintransistortyp-Speicherzellen angeschlossen. Wenn die Energiezufuhrtransistoren leitend sind, sind die Trenntransistoren gesperrt, so daß eine Signalerfassung t>o mit sehr kleinem Energieverbrauch vorgenommen werden kann. Da die Bitleitungen von der Fühlschaitung getrennt sind, wird unabhängig von der Anzahl der vorhandenen Speicherzellen die Signalerfassung durch die Fühlschaltung mit einer sehr hohen Geschwindigkeit b5 und außerordentlich hohen Empfindlichkeit vorgenommen. Gleichzeitig wird dadurch ein stabiler Betrieb sichergestellt. Mit der nach der Erfindung ausgebildeten Schaltungsanordnung kann man somit schwache Signale von einer Speicherzelle eines Halbleiterspeichers hochempfindlich, äußerst schnell und stabil erfassen.

Die Erfindung wird im einzelnen an Hand einer Zeichnung erläutert. Es zeigt

F i g. 1 eine herkömmliche Schaltungsanordnung zum Erfassen schwacher Signale,

F i g. 2 ein Ausführungsbeispiel einer nach der Erfindung ausgebildeten Schaltungsanordnung zum Erfassen schwacher Signale,

Fig.3 Signalverläufe zur Erläuterung der in der F i g. 2 gezeigten Schaltung,

Fig.4 bis 6 weitere Ausführungsbeispiele von erfindungsgemäßen Schaltungsanordnungen zum Erfassen schwacher Signale und

F i g. 7 Signalverläufe zur Erläuterung der Arbeitsweise der Schaltung nach der F i g. 6.

In der F i g. 1 ist eine herkömmliche Schaltungsanordnung zum Erfassen schwacher Signale dargestellt. Bei dieser Schaltungsanordnung handelt es sich um eine typische integrierte Eintransistortyp-Speicherschaltung, die von MIS-Transistoren Gebrauch macht, jede Speicherzelle enthält somit einen MIS-Transistor und einen Kondensator.

Die Fig. 1 zeigt insbesondere einen Teil einer Schaltung eines handelsüblichen Halbleiterspeichers mit den Verbindungen zwischen einer Flipflop-Fühlschaltung aus MIS-Transistoren Q\ und Q₂ und Speicherzellen von 2 m Bits. Ferner sind Wortleitungen Wu W₂... und W_2m vorgesehen. Jede Speicherzelle M enthält einen MIS-Transistor, der jeweils mit einer Wortleitung verbunden ist, und einen Kondensator Cs, der an den MIS-Transistor angeschlossen ist. Ein Lesevorgang läuft in der beschriebenen Schaltungsanordnung folgendermaßen ab: Zunächst werden Bitleitungen B\ und B₂ auf einen hohen Pegel voraufgeladen, und einer vorbestimmten Wortleitung wird ein Signal zugeführt, um von der dieser Wortleitung zugeordneten Speicherzelle Information zu der mit der Speicherzelle verbundenen Bitleitung zu übertragen. Ein Taktsignal Φο wird dann dem Steueranschluß eines Transistors Qi zugeführt, um die Flipflop-Fühlschaltung zu betätigen und ein schwaches Signal von der Speicherzelle zu verstärken. Damit ist der Lesevorgang beendet. Um einen stabilen Betrieb sicherzustellen, ist im allgemeinen als zusätzliche Schaltung eine Blind- oder Leerspeicherzelle an jede Bitleitung angeschlossen, um für die in den Speicherzellen gespeicherte Speicherzelleninformation einen Bezugspegel vorzusehen. Bei der in der F i g. 1 dargestellten herkömmlichen Schaltungsanordnung werden die Bitleitungen B\ und B₂ durch separate Vorladeschaltungen aufgeladen, und zwar auf einen Anfangswert, bei dem es sich um einen Pegel mitten zwischen der Speisespannung Vdd und Masse handelt, und ein Signal von einer ausgewählten der Speicherzellen wird der zugehörigen Bitleitung zugeführt. Danach wird ein Taktsignal Φο Transistoren Q₆ und Q₁ zugeführt, um diese Transistoren einzuschalten und das Signal von der Speicherzelle zu verstärken. Da die Bitleitungen B] und ft im allgemeinen mit großen Störkapazitäten Csi und Cm behaftet sind, müssen die Transistoren Q₆ und Q₇ eine große Steilheit gm haben, um das von der ausgewählten Speicherzelle an die Ölleitung gelegte Signal rapide zu verstärken. Wenn die Transistoren Q₆ und Q₇ eingeschaltet sind, wird zwischen der Speisespannungsquelle und Masse durch einen der Transistoren Q₆ und Q₁, durch einen der Transistoren Q, und Q₂ und durch den Transistor Qz ein

Strompfad gebildet, durch den ein äußerst hoher Strom fließt, der einem in integrierter Schaltungstechnik ausgebildeten Speicher nicht zuträglich ist. Bei der bekannten Schaltungsanordnung kommt es daher zu einer unerwünschten hohen Wärmeerzeugung und zu einem hohen Energieverbrauch.

Bei einer Überprüfung der herkömmlichen Schaltungsanordnung nach der F i g. 1 hat es sich gezeigt, daß die Erfassungsempfindlichkeit für den Fall, daß die Belastungstransistoren Q₆ und Qj weggelassen sind, von den Verstärkungskonstanten der Transistoren Qi und Q₂ sowie der Belastungskapazität der Fühlschaltung abhängt, wobei die folgende Beziehung gilt:

Empfindlichkeit —

lh

IQ, - IC ₈

C₀

Dabei ist Co ein konstruierter Mittelwert der Störkapazitäten Cm und Cg₂, ß₀ ein konstruierter Mittelwert der Verstärkungskonstanten β (d. h. ß_t und 0₂) der Transistoren Qi und Q₂, 4C_Bi und ACbi die Abweichungen von Co und Aß\ und 4j3₂ die Abweichungen von /Jo- In der Gleichung (1) ist die Empfindlichkeit als »erfaßbarer Minimumsignalpegel« definiert. Wenn dieser Wert klein ist, ist folglich die Empfindlichkeit hoch. Da bei der in der F i g. 1 dargestellten Schaltungsanordnung die Belastungskapazität während des Detektions- oder Erfassungsvorganges alle Kapazitäten an den Bitleitungen umfaßt, wird in der Gleichung (1) C₀ groß, und es ist daher schwierig, eine hohe Empfindlichkeit zu erreichen.

Die obige Erläuterung wurde unter der Annahme gemacht, daß die Belastungstransistoren Qt und Qj nicht vorhanden sind. Wenn man jedoch die Transistoren Qb und Qj vorsieht und während des Erfassungsvorganges berücksichtigt, nimmt die durch die Gleichung (1) dargestellte Empfindlichkeit um so mehr ab, je niedriger die Widerstände dieser Transistoren sind. Mit anderen Worten, dies bedeutet die obenerwähnte hohe Empfindlichkeit.

Aus der US-PS 38 79 621 ist es bekannt, die Bitleitungen und die Fühlschaltung voneinander durch zwischengeschaltete MIS-Transistoren zu trennen. Die Anordnung nach dieser USA.-Patentschrift unterscheidet sich jedoch in einem hohen Maße von der erfindungsgemäßen Schaltungsanordnung, und zwar insbesondere darin, daß die Transistoren für die Energieversorgung auf der Innenseite für die obenerwähnten Transistoren für die Trennung angeordnet sind, daß die bekannte Schaltungsanordnung nach der USA.-Patentschrift von der Art ist, bei der ein Wiedereinschreiben in die ausgewählte Speicherzelle durch die Fühlschaltung nicht erforderlich ist, und daß die Belastungstransistoren (QP\ und QP₂ in dieser US-PS) von niedrigem Widerstand eingeschaltet werden, um die Erfassungsempfindlichkeit zu Beginn des Vorganges stark herabzusetzen. Aus der folgenden Beschreibung von Ausführungsbeispielen der Erfindung treten diese Unterschiede deutlich zutage.

In der Fig. 2 ist eine Schaltungsanordnung dargestellt, die die wesentlichsten Teile zur Erläuterung der Erfindung enthält. In den Fig. 1 und 2 sind einander entsprechende Teile mit denselben Bezugszahlen versehen. Dies trifft auch für die weiteren Ausführungsbeispiele der Erfindung zu.

Eine in der Schaltungsanordnung nach der Fig. 2 enthaltene Signalumschaltung mit Transistoren Qi, Q; und Q₃ ist in ähnlicher Weise aufgebaut wie die Fühlschaltung in der Fig. I. Allerdings sind Transistoren Q₄ und Q5 in Reihe zwischen die Abfühlschaltung und die Bitleitungen B\ und B₂ geschaltet, um die ι erforderliche Trennung zwischen diesen Teilen vorzusehen, und den Steueranschlüssen der Transistoren Q₄ und Q5 wird ein gemeinsames Taktsignal ΦC zugeführt. Zwischen die Speisespannungsquelle und die Bitleitungen Bi sowie B₂ sind die Leistungstransistoren CA und Q?

κι in Reihe geschaltet. Wenn man den Steueranschlüssen der Transistoren Qb und Qj ein Taktsignal ΦL zuführt, werden diese Transistoren eingeschaltet und führen den Bitleitungen ßi und ß₂ Spannungen zu, die gleich der Speisespannung Vdd abzüglich der Schleusenspannung der Transistoren Qb bzw. Qj sind. Eine erforderliche Anzahl von Eintransistortyp-Speicherzellen, eine Vorladeschaltung PC und eine Bezugspegelerzeugungsschaltung RG sind an jede der Bitleitungen B\ und B₁ angeschlossen. Jede Speicherzelle enthält einen Transistör und einen Kondensator. Ferner sind Knotenpunkte a, b, c und d eingezeichnet, und eine Eingabe/Ausgabe-Schaltung ist mit »I/O« identifiziert.

An Hand der Fi g. 3 wird die Arbeitsweise der in der F i g. 2 dargestellten Schaltung erläutert.

Dazu wird angenommen, daß die Speisespannung Vöd 12 V beträgt, daß der Vorladepegel 4 V ausmacht und daß der Vorladepegel und ein Bezugspegel einander gleich sind. Ferner wird unterstellt, daß vor der Auswahl der Speicherzellen, d. h. vor einem in der F i g. 3 mit I bezeichneten Zeitpunkt, das Taktsignal ΦC 12 V beträgt, die Taktsignale ΦL und ΦΟ0 V betragen und die Potentiale an den Bitleitungen B\ und B₂ sowie an den Knotenpunkten a und b der Fühlschaltung von den Vorladeschaltungen PC auf 4 V eingestellt sind.

Weiter wird angenommen, daß zum Zeitpunkt I die Speicherzelle Af 1, in der eine Information »0« (O V) gespeichert ist, durch das Anlegen von 12 V an die Wortleitung IVi ausgewählt worden ist, um die in der Speicherzelle Λίι gespeicherte Information an die Bitleitung Bi abzugeben. Wenn das Verhältnis der Kapazität Cbi der Bitleitung B\ zu der Kapazität der Speicherzelle Afi beispielsweise 40 beträgt, liegen die Potentiale der Knoten a und c auf 3,9 V und damit um 0,1 V niederiger als die Potentiale an den Knoten t und d.

Wenn das Taktsignal ΦC zu einem Zeitpunkt II ein Potential von 0 V annimmt, werden die Transistoren Q₄ und Q5 abgeschaltet, so daß die Abfühlschaltung von den Bitleitungen B₁ und B₂ getrennt wird und die Information der Speicherzelle M_t auf die Fühlschaltung beschränkt ist.

Wenn dann zu einer Zeit zwischen Zeitpunkten III und IV das Taktsignal ΦD ein Potential von 12 V annimmt, wird der Transistor Q₃ eingeschaltet, um da; Signal in Obereinstimmung mit der Information an der Knoten a und b zu verstärken, wodurch die Potentiale an den Knoten a und b 0 bzw. 4 V annehmen. Wenn da; Taktsignal ΦΟεΐηε schnelle Anstiegszeit aufweist, wire das Potential am Knoten b geringfügig kleiner als seir normaler Wert.

Wenn danach zu einer Zeit zwischen Zeitpunkten 1\ und V das Taktsignal ΦL ein Potential von 12 \ annimmt, werden die Transistoren Qt und Q? eingeschal tet, um die Bitleitungen ßi und B₂ auf ein hinreichenc

h^rj hohes Potential zu bringen, beispielsweise auf etwi 10 V.

Wenn nach dem Zeitpunkt IV das Taktsignal Φί wieder 12 V annimmt, nachdem das Taktsignal ΦL zui

Abschaltung der Transistoren Q₁ und Q auf 0 V herabgesetzt worden ist, werden die Transistoren Qa und Qi eingeschaltet, und die Potentiale an den Knoten c und d werden in Übereinstimmung mit dem bereits von der Fühlschaltung verstärkten Signal herabgesetzt. Das heißt Ladungen an der Bitleitung S₁ werden durch die Transistoren Qa, Q\ und Q> entladen, um das Potential am Knoten c auf 0 V zu vermindern. Andererseits werden die Ladungen an der Bitleitung Bi in Übereinstimmung mit den Kapazitäten am Knoten b und an der Bitleitung Bi erneut verteilt. Wenn beispielsweise das Verhältnis der Kapazität des Knotenpunkts b zur Kapazität der Bitleitung B₂ 1 : 10 beträgt, nimmt das Potential am Knoten d einen Wert von 9,5 V an. In diesem Augenblick wird an der Bitleitung B\ der gleiche Zustand wie derjenige der von der Wortleitung Wi ausgewählten Speicherzelle M₁ hergestellt, und die Information wird durch den im eingeschalteten Zustand bleibenden Transistor Q_S\ in die Speicherzelle wieder eingeschrieben.

Wenn zum Zeitpunkt IV das Potential an der Wortleitung Wi auf Null herabgesetzt wird, wird der Transistor Qs\ abgeschaltet, und die Folge von Vorgängen wird beendet.

Die obige Beschreibung gilt für die Annahme, daß die Information »0« in der Speicherzelle gespeichert ist. Für den Fall, daß die Information »1«(beispielsweise 8 V) in der Speicherzelle gespeichert ist, treten grundsätzlich die gleichen Vorgänge wie bei der gespeicherten Information »0« auf, allerdings mit dem Unterschied, daß die Potentiale an den Knoten a und c einen Wert von 4,1 V annehmen und daß die Knoten a und c bzw. die Knoten bund c/auf 9,5 V bzw. 0 V nach Beendigung der Vorgänge eingestellt werden. Im Zusammenhang mit der Speicherung der Information »1« oder »0« in der Speicherzelle M sei bemerkt, daß bei der Übermittlung der Information zur Fühlschaltung von der Speicherzelle M die Stromrichtungen der durch die Transistoren Q_A und Q5 fließenden Information »1« und »0« einander entgegengesetzt sind, so daß die Transistoren Q* und Qs die Eigenschaft haben müssen. Signale in beiden Richtungen zu leiten. Das Taktsignal <PCmuü einen hohen Pegel haben, der mehr als etwa das l,5fache der Schleusenspannungen der Transistoren Q4 und (?5 beträgt, und zwar im Vergleich zu dem Vorladepegel.

Wenn das Ausführungsbeispiel nach der F i g. 2 so ausgebildet ist, daß die Taktsignale Φϋ und <PL nicht gleichzeitig 12 V annehmen, wird zwischen der Speisespannungsquelle und Masse kein störender Gleichstrompfad ausgebildet, der bei der bekannten Schaltungsanordnung vorhanden ist und ein Problem darstellt. Bei der erfindungsgemäßen Schaltungsanordnung liegt somit auch der Energieverbrauch wesentlicher niedriger. Während des Detektions- oder Erfassungsvorganges sind die Belastungstransistoren niedrigen Widerstands von den Belastungskapazitäten der Bitleitungen getrennt, so daß beispielsweise die Empfindlichkeit des beschriebenen Ausführungsbeispiels der Erfindung im Vergleich zur Empfindlichkeit der bekannten Schaltungsanordnung mindestens um das Dreifache oder noch mehr erhöht wird. Bei der in der Fig. 2 gezeigten Schaltungsanordnung nimmt das Potential am Knoten d in manchen Fällen geringfügig ab, d. h. beispielsweise um 0,5 V, wie es in der F i g. 3 durch Δ V dargestellt ist. Diese Potentialabnahme ist aber nicht störend, sofern die Kapazitäten an den Billeiiungen hinreichend größer als die Kapazität an der Fühlschaltung sind. Die angegebenen Werte für die Potentiale und Spannungen sollen lediglich zuir besseren Verständnis der Erfindung beitragen und keine Einschränkung darstellen.

In der F i g. 4 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt. Bei diesem Ausführungsbeispiel sind die in der Fig. 2 gezeigten Vorladeschaltungen PC aus MIS-Transistoren Qn und Qi gebildet, die mit Hilfe von Taktsignalen Φ PC die Bitleitungen B\ und Bi voraufladen. Wenn die Transistoren Qt, und Q, in den Triodenbereich gesteuert sind und eine Speisespannungsquelle V« den Vorladepegel aufweist, werden die Transistoren durch die bei der Transistorherstellung bedingte Streuung, beispielsweise in der Schleusenspannung, der elektrostatischen Kapazität usw., niehl beeinträchtigt. Dies ist nicht erforderlich, jedoch bei der praktischen Verwendung von Vorteil. Wenn bei der Darstellung nach der Fig. 3 der Spannungspegel der Speisespannungsquelle V«, die mit den Senken der Transistoren Qn und Qt, verbunden ist, auf den mittleren Wert des Signalpegels der Speicherzelle voreingestelll wird, ist damit der Vorteil verbunden, daß die Bezugspegelerzeugungsschaltungen RG weggelassen werden können, und daß, wenn der Pegel der Speisespannungsquelle Vr von außen verändert wird der Arbeitsbereich der Fühlschaltung in einer integrierten Schaltung gemessen werden kann. Wenn allerdings durch das Wortleitungsauswahlsignal ein vom Bezugspegel abweichendes Rauschsignal hervorgerufen wird kann man gegenüber der ausgewählten Speicherzelle eine Blind- oder Leerzelle mit der Bitleitung verbinden so daß ein dem genannten Rauschsignal gleiches Rauschsignal der Bitleitung zugeführt wird.

In F i g. 5 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, das von Blind- oder Leerzellen Gebrauch macht und das zur Verwendung als eine Schaltung geeignet ist, bei der die Speisespannung Vu gleich dem Bezugspegel ist. Die Leerzellen enthalten eine Kombination aus einem Transistor Q\_a und einem Kondensator Qi bzw. eine Kombination aus einem Transistor Qn und einem Kondensator Cd- Schaltungen zur Zufuhr von Signalen zu den Leerzellen werden von Transistoren Qw bzw. Qn gebildet. Vor der Betätigung der Fühlschaltung werden Taktsignale ΦPC den Steueranschlüssen der Transistoren Qw und Qn zugeführt, um die Kondensatoren Qi und Qb durch die Speisespannung Vr aufzuladen, und zwar auf ein mit den Bitleitungen B\ und Bi gleiches Potential. Wenn dann eine gewünschte Wortleitung ausgewählt ist, wird von der mit der ausgewählten Wortleitung verbundenen Speicherzelle ein Informationssignal an die zugehörige Bitleitung abgegeben, und gleichzeitig wird aufgrund der kapazitiven Kopplung der Wortleitung mit der Bitleitung ein Rauschsignal an die Bitleitung gelegt. Um dies zu vermeiden, wird in bezug auf die Fühlschaltung die Leerzelle auf der entgegengesetzten Seite der ausgewählten Wortleitung ausge\vählt, so daß der Bitleitung in Phase mit dem erwähnten Rauschsignal eir Rauschsignal zugeführt wird, um beim Betrieb dei Fühlschaltung für eine bessere Stabilität zu sorgen.

In der F i g. 6 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt. Bei diesem Ausführungsbeispiel ist es möglich, eine Herabsetzung des Potentials am Knoter höheren Potentials um Δ V zu verhindern. Diese Potentialherabsetzung um Δ Vwurde in Verbindung mil dem Ausführungsbeispiel nach der F i g. 2 erwähnt.

Die in der Fig. 6 gezeigte Schaltungsanordnung unterscheidet sich von dem Ausführungsbeispiel nach

der Fig. 2 beispielsweise dadurch, daß MIS-Transistoren (?i4 und (?i5 hohen Widerstands zwischen die Speisespannungsquelle und den Knoten α sowie zwischen die Speisespannungsquelle und den Knoten b geschaltet sind, so daß das Taktsignal <PL den Steueranschlüssen der Transistoren Qm und Q\^ zugeführt werden kann.

In der Fig. 7 sind Signalverläufe dargestellt, die zur Erläuterung des Ausführungsbeispiels nach der F i g. 6 dienen. Die Signalverläufe nach der F i g. 7 sind den Signalverläufen nach der Fig. 3 ähnlich, allerdings mit der Ausnahme, daß die Pegeländerungen an den Knoten a, b, cund dverschieden sind.

Wenn bei der Schaltungsanordnung nach der Fig. 2 das Taktsignal «PCeinen niedrigen Pegel hat, wenn sich also die Transistoren Q>, und (?? in ihrem gesperrten Zustand befinden, werden die Bitleitungen B\ und Si aufgeladen. Da bei dem Ausführungsbeispiel nach der F i g. 6 die Transistoren Qu und Q]$ gleichzeitig mit der Aufladung der Bitleitungen ßi und Bi in den leitenden Zustand gebracht werden, findet in der Fühlschaltung

Tabelle

wieder eine Signalverstärkung statt, und die Spannung am Knoten mit dem höheren Potential in der Fühlschaltung wird auf einen Pegel aufgeladen, der etwa gleich dem Aufladepegel der Bitleitungen ist. Wenn dann das Taktsignal ΦΟ auf einen hohen Pegel angehoben wird, ist es möglich, die Herabsetzung des Pegels am Knoten mit dem höheren Potential zu verhindern. Diese Herabsetzung wird sonst durch eine Neuverteilung der Ladungen hervorgerufen. Damit ist es möglich, mit einem hinreichend hohen Potentialpegel das Wiedereinschreiben vorzunehmen.

Die Halbleiterspeicher nach den Schaltungsanordnungen der Fig. 2 und 6 wurden experimentell entwickelt. Vor der experimentellen Entwicklung dieser Schaltungen wurden auf einem elektronischen Rechner eine herkömmliche Schaltungsanordnung für einen 4K-Bit-MOS-Speicher mit wahlfreiem Zugriff und die Schaltungen nach den Fig.2 und 6 simuliert. Die Ergebnisse dieser Simulation sind in der folgenden Tabelle zusammengestellt:

Energieverbrauch

Empfindlichkeit

Herkömmliche Schaltung	6 bis 7 mW	200 bis 300 mV
Schaltung nach Fig. 2	0,13 mW	unter 50 mV
Schaltung nach Fig. 6	0,21 mW	unter 50 mV

Aus dieser Tabelle geht hervor, daß bei einer Auslegung der Schaltungsanordnung nach der Erfindung eine Energieeinsparung um den Faktor 30 und eine Erhöhung der Empfindlichkeit um den Faktor 4 im Vergleich zu der üblichen untersuchten Schaltung erzielt wird. Diese auf dem elektronischen Rechner gewonnenen Ergebnisse wurden später durch Experimente bestätigt.

Nach der Erfindung sind die aus einer Flipflop-Schaltung gebildete Signalerfassungsschaltung und die jeweils mit einer Vielzahl von Speicherzellen in Verbindung stehenden Bitleitungen durch zur Trennung dienende Transistoren miteinander verbunden, und Energiespeisetransistoren sind mindestens zwischen die Energiespeisequellen und die Bitleitungen eingeschaltet. Während der Signalerfassung sind die zur Trennung dienenden Transistoren abgeschaltet, so daß der Energieverbrauch der Schaltung gering ist und unabhängig von einer Zunahme der Anzahl der Speicherzellen ein äußerst schneller und hochempfindlicher Detektions- oder Erfassungsvorgang ausgeführt werden kann. Wenn man daher eine nach der Erfindung ausgebildete Schaltungsanordnung auf einen Speicher großer Kapazität in integrierter Schaltungstechnik anwendet, ist es möglich, eine wirtschaftliche integrierte Speicherschaltung hoher Dichte mit Miniaturspeicherzellen zu erhalten, und zwar dadurch, daß der niedrige Energieverbrauch und die hohe Empfindlichkeit der erfindungsgemäßen Schaltung mit Vorteil ausgenutzt wird.

Die Erfindung ist auf die beschriebenen Ausführungsbeispiele nicht beschränkt. Innerhalb der erfindungsgemäßen Lehre sind zahlreiche Modifikationen denkbar. Da beispielsweise der MIS-Transistor Q_s in den Schaltungen nach den F i g. 2 und 4 bis 6 für den Fall eines als integrierte Schaltung ausgebildeten Fühlverstärkers nicht mit jeder Flipflopschaltung verbunden zu sein braucht, ist es möglich, die Schaltung derart auszugestalten, daß eine Vielzahl von Flipflopschaltungen, die jeweils Transistoren Q\ und Q> enthalten, über einen einzigen Transistor Q₃ zur Masse geführt sind. Auf diese Weise können zahlreiche Modifikationen und Abwandlungen vorgenommen werden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

!. Schaltungsanordnung zum Erfassen schwacher Signale mit einer Flipflop-Schaltung aus einem ersten und einem zweiten M IS-Transistor, deren , Senken und Gatts über Kreuz miteinander verbunden sind und deren Quellen an die Senke eines dritten MIS-Transistors angeschlossen sind, dessen Quelle mit Masse verbunden ist, mit einer ersten und einer zweiten Bitleitung, von denen die erste mit ι ο dem einen und die zweite mit dem anderen Kreuzverbindungsknoten der Flipflop-Schaltung in Verbindung steht, sowie mit einem mit seiner Quelle an die erste Bitleitung angeschlossenen vierten MIS-Transistor und einem mit seiner Quelle an die ι* zweite Bitleitung angeschlossenen fünften MIS-Transistor, dessen Senke zusammen mit der Senke des vierten MIS-Tranistsors an eine Energiequelle angeschlossen ist, wobei dem Gatt des dritten MIS-Transistors ein erstes Taktsignal und den Gatts des vierten und fünften MIS-Transistors ein zweites Taktsignal zuführbar ist, dadurch gekennzeichnet, daß ein sechster MIS-Transistor (Qa) zwischen den einen Kreuzverbindungsknoten (a)der Flipflop-Schaltung und die erste Bitleitung (B\) und 2> ein siebter MIS-Transistor (Q₅) zwischen den anderen Kreuzverbindungsknoten (b) der Flipflop-Schaltung und die zweite Bitleitung (B₂) geschaltet ist, daß den Gatts des sechsten und siebten MIS-Transistors (Q_A und Q₅) ein drittes Taktsignal :t> (ΦΟ) zuführbar ist, das den sechsten und siebten MIS-Transistor (Q* und Q₅) beim Anlegen des Informationssignals an eine der beiden Bitleitungen (B\, Bi) im leitenden Zustand und während der Signalerfassung durch die Flipflop-Schaltung im j5 gesperrten Zustand hält, und daß an die erste Bitleitung (B,) und an die zweite Bitleitung (B₂) jeweils eine Bezugspegelerzeugungsschaltung (RG) und eine Vorladeschaltung (PC) angeschlossen sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch »0 gekennzeichnet, daß die eine Voriadeschaltung einen achten MIS-Transistor (Qt) enthält, dessen Quelle an die erste Bitleitung (B\) angeschlossen ist, daß die andere Vorladeschaltung einen neunten MIS-Transistor (Q₉) enthält, dessen Quelle an die r> zweite Bitleitung (B₂) angeschlossen ist, daß die Senken des achten und neunten MIS-Transistors (Qs und Qg) miteinander verbunden und an eine zweite Energiequelle (V_R) angeschlossen sind und daß den miteinander verbundenen Gatts des achten und to neunten MIS-Transistors (Qt und Qq) ein viertes Taktsignal ^/'Qzuführbar ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Bezugspegelerzeugungsschaltungen jeweils eine Leerzelle (D_w\, D₁₁?) aufweisen.
4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannung der zweiten Energiequelle (V_R)a\if einen Pegel eingestellt ist, der etwa gleich einem Bezugsspannungspegel der bo Schaltungsanordnung ist, um die Funktion der Bezugspegelerzeugungsschaltung zu übernehmen.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß an die erste Bitleitung (B\) und an die zweite Bitleitung (B₂) jeweils eine Leerzelle h5 (Dku Dwi) angeschlossen ist, die durch das vierte Taktsignal (ΦΡΟ) auf einen Pegel einstellbar ist, der gleich dem Vorladepegel der Bitleitung ist.
6. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß eine Schaltung zum Auslesen eines erfaßten Signals und eine Schaltung zum zwangsläufigen Einschreiben von außen mit irgendeiner oder mit beiden Biileitungen verbunden sind.
7. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß ein zehnter MIS-Transistor (Qu) mit seiner Quelle an die Senke des ersten MIS-Transistors (Q\) angeschlossen ist, daß ein elfter MlS-Tranistsor (Q\ 5) mit seiner Quelle an die Senke des zweiten MIS-Transistors (Qi) angeschlossen ist, daß die Senken des zehnten und elften MIS-Tranistsors (Qu und Q\·) miteinander verbunden und an die erste Energiequelle (Vdd) angeschlossen sind und daß den miteinander verbundenen Gatts des zehnten und elften MIS-Transistors (Qu und Q,₅) das zweite Taktsignal ^ΦΖ.,}zuführbar ist.