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DE2128792A1 - Schaltungsanordnung mit mindestens einem Feldeffekttransistor - Google Patents

Schaltungsanordnung mit mindestens einem Feldeffekttransistor

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Publication number
DE2128792A1
DE2128792A1 DE19712128792 DE2128792A DE2128792A1 DE 2128792 A1 DE2128792 A1 DE 2128792A1 DE 19712128792 DE19712128792 DE 19712128792 DE 2128792 A DE2128792 A DE 2128792A DE 2128792 A1 DE2128792 A1 DE 2128792A1
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DE
Germany
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transistors
voltage
circuit
current path
switching device
Prior art date
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Pending
Application number
DE19712128792
Other languages
English (en)
Inventor
Donald Duane Prosperity Pa. Harbert (V.StA.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
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Pending legal-status Critical Current

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Description

7214-71/Dr.v.B/Ro.
RCA 61,331
US-Ser.No. 73,342
Filed: September 18, 1970
RCA Corporation, New York, N.Y., V.St.A.
Schaltungsanordnung mit mindestens einem Feldeffekttransistor.
Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit mindestens einem Feldeffekttransistor, der eine mit einem Eingangssignal gespeiste Steuerelektrode und eine Stromstrecke hat, die durch die Steuerelektrode in ihrer Leitfähigkeit steuerbar ist, bei einem bestimmten Wert des Steuersignals Strom führt und mit einem Schaltungsknotenpunkt verbunden ist, an dem eine erhebliche Streukapazität herrscht.
Bei vielen Feldeffekttransistorschaltungen ist die steuerbare Stromstrecke eines oder mehrerer Feldeffekttransistoren mit einem Schaltungsknotenpunkt verbunden, an dem eine erhebliche Streukapazität herrscht. Ein Beispiel einer solchen Schaltung ist ein Decodierer für ein mit Feldeffekttransistoren aufgebautes Speicherwerk. Die Streukapazität gegen Masse oder einen auf einem anderen Potential liegenden Leiter der Anordnung beeinträchtigt die Arbeitsgeschwindigkeit erheblich. Sie muß nämlich aufgeladen oder entladen werden, wenn sich die Spannung an dem Schaltungsknotenpunkt ändert.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, bei der der störende Einfluß der Streukapazität des Schaltungsknotenpunktes weitestgehend ausgeschaltet wird.
Diese Aufgabe wird gemäß der Erfindung durch eine Schaltungsanordnung der eingangs angegebenen Art gelöst, die dadurch
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gekennzeichnet ist, daß zwischen den Schaltungsknotenpunkt und eine Quelle für eine vorgegebene Spannung eine steuerbare Stromstrecke einer Vorladungsschaltvorrichtung geschaltet ist, welche eine die Leitfähigkeit dieser Stromstrecke steuernde Steuerelektrode aufweist, die mit einer Steueranordnung verbunden ist, welche die Steuerelektrode der Schaltvorrichtung im Ruhezustand auf einem Signalwert hält, bei der die Stromstrecke der Schaltvorrichtung eine verhältnismäßig niedrige Impedanz hat und die Spannungsquelle den Schaltungsknotenpunkt auf der vorgegebenen Spannung hält, und welche während mindestens eines Teiles der Zeit, in der eine der Stromstrecken der Feldeffekttransistoren durch das Eingangssignal in den stromführenden Zustand ausgesteuert ist, die Stromstrecke der Schaltvorrichtung in einen Zustand hoher Impedanz bringt.
Durch diese Maßnahmen wird der störende Einfluß der Streukapazität des Schaltungsknotenpunktes weitestgehend beseitigt und die Arbeitsgeschwindigkeit der die Feldeffekttransistoren enthaltenden Schaltungsanordnung wird gegenüber den bekannten Anordnungen erheblich gesteigert.
Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert, es zeigen:
Fig. 1 ein Schaltbild eines mit Feldeffekttransistoren aufgebauten Speicherwerkes, anhand dessen das der Erfindung zugrundeliegende und durch sie gelöste Problem erläutert wird;
Fig. 2 ein Schaltbild eines Teiles eines Speicherwerkes, das eine Schaltungsanordnung gemäß einem Ausführungsbeispiel der Erfindung enthält, und
Fig. 3 eine graphische Darstellung des Verlaufes von Signalen, die in der Schaltungsanordnung gemäß Fig. 2 auftreten.
Bei der folgenden Beschreibung der Fig. 1 und 2 wird willkürlich angenommen, daß die Binärziffer 1 durch einen positiven Spannungswert und die Binärziffer O durch einen relativ hierzu
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niedrigen Spannungswert, wie Massespannung, dargestellt wird. Die mit Indizes versehenen Buchstaben P und N bezeichnen Transistoren und geben gleichzeitig den Leitfähigkeitstyp der betreffenden Transistoren an.
Das in Fig. 1 dargestellte Speicherwerk kann als integrierte Schaltung aufgebaut sein und enthält acht Metall-Oxid-Halbleiter-Feldeffekttransistoren ("MOS-FET's") pro Speicherplatz. Das Speicherwerk gemäß Fig. 1 enthält pro Zeile und Spalte der Speicherplatzmatrix nur jeweils zwei Speicherplätze, selbstverständlich kann das Speicherwerk auch 4x4, 8x8 oder eine wesentlich größere Anzahl von Speicherplätzen enthalten und die Anzahl der Zeilen der Speicherplatzmatrix muß auch nicht gleich der Anzahl der Spalten sein. In den Speicherplätzen wird die Information 1 oder O jeweils in einem komplementär-symmetrischen Flipflop mit vier Transistoren gespeichert. In Fig. 1 ist nur das Flipflop 10a genauer dargestellt, während die übrigen Flipflops 10b bis 1Od der Einfachheit halber durch Blöcke versinnbildlicht sind. Die Steuerelektroden von Transistoren P, und N des Flipflops 10a sind an einen gemeinsamen Abflußanschluß von Transistoren P- und N2 angeschlossen und die Steuerelektroden der Transistoren P- und N2 sind mit einem gemeinsamen Abflußanschluß der Transistoren P. und N. verbunden. Die Quellenelektroden der Transistoren P. und P2 sind mit einer Spannungsquelle +VDD verkunden, die eine Spannung von z.B. +10 V liefert. Die Quellenelektroden der Transistoren N. und N2 sind mit einer Quelle für eine zweite Spannung, wie Masse, verbunden.
Die restlichen vier Transistoren, z.B. die Transistoren N3, N4, N5 und N6 jedes Speicherplatzes sind Decodierertransistoren. Die Stromstrecken der Transistoren N- und N, sind in Reihe miteinander zwischen eine Ziffernleitung D. und einen gemeinsamen Steuerelektrodenanschluß der Transistoren P2 und N2 geschaltet. Die Stromstrecken der Transistoren N,- und N, sind in Reihe zwischen eine Ziffernleitung D_ und einen gemeinsamen Steuerelektrodenanschluß der Transistoren P, und N, geschaltet. Die Steuerelektroden der Transistoren N3 und Ng sind mit einer
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Leitung Y1 verbunden, während die Steuerelektroden der Transistoren N- und N5 an eine Leitung X. angeschlossen sind.
Beim Betrieb des in Fig. 1 dargestellten Speicherwerkes liegen alle X- und Y-Leitungen im Ruhezustand auf Massepotential und die Ziffernleitungen D. und Dn sind mit nichtdargestellten äußeren Schaltungen verbunden, nrtrch. die die Ziffernleitungen beim Schreiben und Lesen von Information in einen bzw. aus einem adressierten Speicherplatz auf verschiedene Spannungswerte bringen. Wenn z.B. im Speicherplatz mit dem Flipflop 10a eine 1 gespeichert werden soll, wird die Leitung D, auf einen relativ positiven Spannungswert, wie +V00 gebracht, die Leitung D« wird auf einen relativ niedrigen Spannungswert, wie null gebracht, der Zeilenleitung X, wird eine Spannung mit einem relativ positiven Wert, wie Vn-. zugeführt und die Spaltenleitung Y, wird ebenfalls mit einer Spannung von einem verhältnismäßig positiven Wert gespeist. Die den Leitungen X1 und Y1 und damit den Steuerelektroden der Decodierertransistoren N3, N-, N5 und Nß zugeführten verhältnismäßig positiven Spannungen steuern die Stromstrecken dieser Transistoren in den Zustand verhältnismäßig niedriger Impedanz aus. Den Steuerelektroden der Transistoren N. und P. wird dadurch das an D_ liegende Massepotential über die Stromstrecken der Transistoren Nß und N5 zugeführt, wodurch der Transistor P1 in den leitenden Zustand gebracht und der Transistor N1 gesperrt wird. In entsprechender Weise wird den Steuerelektroden der Transistoren P2 und N2 die Spannung +V00 von D1 über die Transistoren N^ und N4 zugeführt, wodurch der Transistor P_ gesperrt und der Transistor N2 in den leitenden Zustand gebracht wird. Dies ist der Eins-Zustand des Flipflops 10a (P1 und N2 leitend; P2 und N1 gesperrt).
Wenn im Speicherplatz 10a eine 0 gespeichert werden soll, werden die Leitungen X1 und Y1 wieder beide auf einen hohen Spannungswert, wie +V00 gebracht, die Spannung auf der Ziffernleitung D0 entspricht jedoch nun einer 1 (+V00) und die Spannung auf der Leitung D1 entspricht nun einer 0 (Masse). Unter diesen Umständen werden die Transistoren P2 und N1 aufgetastet
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während die Transistoren P, und N2 gesperrt werden. Dies ist der Null-Zustand des Flipflops.
Das oben beschriebene Speicherwerk ist funktionsfähig, es hat sich jedoch gezeigt, daß seine Arbeitsweise mit zunehmender Größe und Arbeitsgeschwindigkeit mehr und mehr zu wünschen übrig läßt. Als Grund hierfür wurden die Streukapazitäten in der Schaltung ermittelt. Dajbei der in Fig. 1 dargestellten Schaltung des Speicherwerkes eine Anzahl von Transistoren entsprechend dem Transistor N^ (in Fig. 1 sind nur zwei solcher Transistoren vorhanden, in größeren Speichern sind es jedoch viel mehr) mit einer relativ langen Leitung 13, nämlich der Ziffernleitung D. verbunden und auf einem gemeinsamen Substrat angeordnet sind, und da in entsprechender Weise die vielen Transistoren entsprechend dem Transistor Ng mit einer verhältnismäßig langen gemeinsamen Leitung 15, der Ziffernleitung DQ verbunden und auf dem gemeinsamen Substrat angeordnet sind, hat jede solche Leitung eine beträchtliche Streukapazität. Diese Kapazität ist in Fig. 1 durch gestrichelt gezeichnete Kondensatoren 12a bzw. 12b versinnbildlicht. Sie beeinträchtigt die Funktion der Decodierschaltung auf folgende Weise:
Angenommen, im Speicherplatz mit dem Flipflop 10a sei eine 1 gespeichert worden. Während des Speicherns liegt die Leitung D1 auf Masse. Die Streukapazität 12b wird also praktisch vollständig entladen. Wenn die Decodierer-Leitungen X, und Y, wieder auf Massepotential gebracht und die Ziffernleitungen D- und DQ von allen Speicherplätzen abgetrennt werden, bleibt die Streukapazität 12b entladen. Diese entladene Streukapazität verlangsamt den Betrieb des Speicherwerks.
Angenommen, es solle nach den oben beschriebenen Vorgängen im Speicherplatz mit dem Flipflop 10c eine 0 gespeichert werden. Die Leitungen Y, und X2 werden dann auf +VDD gebracht, die Leitung D0 wird durch die nichtdargestellten Schreibschaltwerke auf +VDD 9e^racht und die Leitung D, wird auf Masse gelegt. Die Leitung 15 mit der verhältnismäßig großen, ungeladenen Streukapazität 12b kann dabei jedoch nicht sofort die gewünschte hohe Span-
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nung annehmen, sondern die an ihr liegende Spannung steigt entsprechend der Aufladung der Streukapazität 12b exponentiell an. Die Zeit, die die Leitung 15 braucht, um die für das Speichern der Information in dem adressierten Speicherplatz erforderliche Spannung anzunehmen, kann je nach der Geometrie und der Größe des Speicherwerkes zwischen einigen zehn bis zu mehreren hundert Nanosekunden liegen und diese Verzögerungszeit addiert sich selbstverständlich zur Lese-Schreibe-Zykluszeit des Speicherwerks .
Die ungeladenen Kapazitäten an solchen Schaltungsknotenpunkten beeinträchtigt auch den Lesevorgang. Angenommen im Speicherplatz mit dem Flipflop 10c sei gerade eine 1 gespeichert worden (D =+VDD, D =0), so daß die Streukapazität 12b entladen und die Streukapazität 12a auf +VDD geladen ist. Die vorher im Flipflop 10a gespeicherte Information soll nun später gelesen werden und es sei angenommen, daß diese Information eine 0 ist (N. und P2 leitend; P. und N2 gesperrt). Während des Lesevorgangs sind sowohl D. als auch D- praktisch von den nichtdargestellten Schreibschaltungen abgetrennt und ein nichtdargestellter Leseverstärker, der z.B. mit der Leitung D» verbunden ist, nimmt wahr, ob in dieser Leitung ein Strom fließt oder nicht.
Um das Flipflop 10a zum Lesen zu adressieren, werden die Leitungen X1 und Y. auf +VQD gebracht. Da der Transistor P2 des Flipflops 10a leitet, sollte man annehmen, daß nun sofort ein Strom von der Klemme +VDD durch die Transistoren P3* N5 und Ng sowie die Leitung DQ zu dem nichtdargestellten Leseverstärker fließt. Da die Streukapazität 12b jedoch entladen war, fließt zuerst ein beträchtlicher Teil des vom Transistor Ng gelieferten Stromes nicht zum Leseverstärker sondern in die Streukapazität 12b. Erst nach einer gewissen Zeitspanne, die wie oben erwähnt mindestens einige zehn Nanosekunden dauern kann, hat sich die Streukapazität 12b soweit aufgeladen, daß der Strom in der entsprechenden Leitung, wie DQ, auf einen Wert ansteigt, der den Ansprechschwellwert des Leseverstärkers übersteigt. Der Lesevorgang muß also derart verlängert werden, daß dem Einfluß der
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Streukapazität der Schaltung Rechnung getragen wird.
Ein noch ernsteres Problem entsteht durch die Streukapazität, wenn das Lesen der gespeicherten Information zerstörungsfrei erfolgen soll. Es sei z.B. angenommen, daß der Speicherplatz mit dem Flipflop 10a in Fig. 2 eine 1 und der Speicherplatz mit dem Flipflop 10c eine 0 speichern. Ferner sei angenommen, daß beim Lesen zuerst der Speicherplatz mit dem Flipflop 10c und dann der Speicherplatz mit dem Flipflop 10a abgefragt werden solle. Nach dem Abfragen des Speicherplatzes mit dem Flipflop 10c ist die Streukapazität 10a entladen während die Streukapazität 10b auf +VDD aufgeladen ist. Im Augenblick der Adressierung des Speicherplatzes mit dem Flipflop 10a durch Auftasten der Transistoren N, bis Ng wird der gemeinsame Steuerelektrodenanschluß von P- und N2 durch N3, N4 und die Streukapazität 12a momentan an Masse gelegt. Dies kann ein Umschalten des Flipflops 10a mit den Transistoren P., P2 , N. und N3 und damit eine Zerstörung der vorher gespeicherten Information zur Folge haben.
Die oben erläuterten Probleme werden durch die Erfindung gelöst, von der in Fig. 2 ein Ausführungsbeispiel dargestellt ist. Das in Fig. 2 dargestellte Speicherwerk entspricht dem oben beschriebenen Speicherwerk. Zusätzlich enthält die Schaltungsanordnung gemäß Fig. 2 noch eine Anzahl von Verknüpfungsgliedern für das Lesen und Schreiben sowie vier Transistoren P1Q» ^n* N,Q und N... Die Transistoren Ρ._ und P,. sind mit ihren Quellenelektroden an +VDD angeschlossen während die Transistoren N10 und N.. mit ihren Quellenelektroden an Masse liegen. Die Abflußelektrode des Transistors P,Q ist mit der Abflußelektrode des Transistors N.o verbunden während die Abflußelektrode des Transistors P.. an die Abflußelektrode des Transistors N., angeschlossen ist.
Die Verknüpfungsglieder 20-24 sind NOR-Glieder. Der Ausgang des NOR-Gliedes 21 ist mit der Steuerelektrode des Transistors P,Q verbunden. Der Ausgang des NOR-Gliedes 22 ist mit der Steuerelektrode des Transistors N10 und einem Eingang des NOR-Gliedes 24 verbunden. Das NOR-Glied 23 ist mit seinem Ausgang an die
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Steuerelektrode des Transistors P., angeschlossen. Der Ausgang des NOR-Gliedes 24 ist mit der Steuerelektrode des Transistors N,, und mit einem Eingang des NOR-Gliedes 21 verbunden. Den Eingängen des NOR-Gliedes 20 werden ein Tastsignal und ein Schreibsignal W zugeführt, sein Ausgang ist mit jeweils einem Eingang der NOR-Glieder 21 und 23 verbunden. Das Schreib-Signal W wird ferner über einen Inverter 25 den NOR-Gliedern 22 und 24 zugeführt.
Wie die Schaltungsanordnung gemäß Fig. 2 arbeitet, geht aus der folgenden Tabelle hervor:
NOR-Glied Leitung! 20 ί 21 22: 23! 24 D, DJ Bemerkung
W Tast
signal		 Daten
signal
O O Φ
1 Φ
1 Φ O
O
1		 1 Φ
Dabei bedeuten:
1 * +VDD
O = Masse
ein aus;aus aus ι aus
aus aus;aus ein;ein
i j
ι aus einj ein aus,aus aus* ein, aus ein: aus
1 1 0
Ruhezustand 1 Schreiben1
1 IO Schreiben!
Lesen!
Φ = unbeachtlich
t = abhängig vom gespeicherten Bit ein = NOR-Glied liefert Signal 1 (+VDD) aus = NOR-Glied liefert Signal O (Masse).
Die Tabelle dürfte ohne weiteres verständlich sein, im folgenden werden daher nur einige Zeilen diskutiert. Im Ruhezustand sind das Schreib-Signal W=O und das Tastsignal = 0 und es ist daher unbeachtlich, welchen Wert das dem verbleibenden Eingang des NOR-Gliedes 22 zugeführte Datensignal hat.
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— Q _
Wenn zwei Nullen anliegen, liefert das NOR-Glied 20 als Ausgangssignal eine 1, die die NOR-Glieder 21 und 23 sperrt. Die gesperrten NOR-Glieder liefern das Ausgangssignal O (Masse) an die Steuerelektroden der Transistoren P10 und P.,, so daß diese Transistoren leiten. Die Leitungen D1 und DQ liegen daher annähernd auf der Spannung +VQD Volt. Durch diese Spannung werden die Streukapazitäten 12a und 12b auf eine Spannung von ungefähr +VDD auf9ela^en gehalten.
Die vom Inverter 25 gelieferte 1 sperrt die NOR-Glieder 22 und 24. Diese NOR-Glieder liefern daher eine 0 (Massepotential) an die Steuerelektroden der Transistoren N10 und N..f wodurch die Stromstrecken dieser Transistoren in den Zustand hoher Impedanz gebracht werden. Die Leitungen D1 und D2 werden dementsprechend von Masse abgetrennt.
Die Schreiboperation ist in den Zeilen 2 und 3 der Tabelle angegeben. Beim Schreiben ist W gleich 1 und das Datensignal entspricht dem Bit, das in dem gewünschten Speicherplatz zu speichern ist. Es spielt keine Rolle, ob ein Tastsignal vorhanden ist oder nicht, da das NOR-Glied durch das Schreibsignal W=I und seinem einen Eingang gesperrt ist. Wenn z.B. im Speicherplatz mit dem Flipflop 10a eine 1 gespeichert werden soll, werden die Leitungen X1 und Y1 beide auf +VDD gebracht. Die Decodierertransistoren N3, N., N5 und Ng werden durch diese Spannungen aufgetastet und der Speicherplatz mit dem Flipflop 10a wird dementsprechend selektiert.
Durch das Datensignal 1 wird das NOR-Glied 22 gesperrt und die Stromstrecke des Transistors N10 in den Zustand hoher Impedanz gebracht. Entsprechend dem Schreibsignal W=I liefert der Inverter 25 eine 0 an den einen Eingang des NOR-Gliedes 24, an dessen zweitem Eingang wegen des gesperrten NOR-Gliedes 22 ebenfalls eine 0 liegt. Das NOR-Glied 24 liefert dementsprechend eine 1 (+V00) und bringt die Stromstrecke des Transistors N11 in den Zustand niedriger Impedanz. Die Leitung D- wird daher an Masse gelegt. Zur gleichen Zeit liegen zwei Nullen an den Eingängen des NOR-Gliedes 23, so daß dieses anspricht und den Transistor P11
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sperrt. Hierdurch wird die Ladespannungsquelle +VDD effektiv von der Leitung DQ abgeschaltet.
Die vom NOR-Glied 24 erzeugte 1 sperrt das NOR-Glied 21, welches wiederum den Transistor P10 auftastet. Die Spannung +VDD w:*-r<^ dementsprechend durch die Stromstrecke des Transistors P10 an die Leitung D. gelegt.
Die Massespannung an der Leitung D_ gelangt über die Transistoren Ng und Wg an die Steuerelektroden der Transistoren P, und N1, wodurch der Transistor P1 aufgetastet und der Transistor N1 gesperrt wird. Die Spannung +Vnn an der Leitung D, wird über die Transistoren N3 und N4 den Steuerelektroden der Transistoren P2 und N3 zugeführt und sperrt den Transistor P2 während der Transistor N2 aufgetastet wird. Da die Streukapazität 12a vor dem Schreiben praktisch voll aufgeladen worden war, tritt praktisch keine Verzögerung zwischen dem Zeitpunkt, in dem die Spannung +V_._. über den Transistor P10 an die Leitung D1 gelegt wird und dem Zeitpunkt in dem diese Spannung zum Speichern im selektierten Speicherplatz 10a wirksam wird, ein. Außerdem wird die Ladespannungsquelle automatisch von der anderen Streukapazität 12b abgetrennt.
Die dritte Zeile der Tabelle dürfte keiner weiteren Erläuterung bedürfen. Bei dem dieser Zeile entsprechenden Betriebszustand nimmt die Leitung D1 eine niedrige Spannung (Masse) und die Leitung DQ eine hohe Spannung (+VDD) an, um eine 0 in dem selektierten Speicherplatz zu speichern. Die Ladespannungsquelle +VDD wird durch den gesperrten Transistor P10 automatisch von der Leitung D1 abgetrennt.
Die letzte Zeile der Tabelle gibt die Verhältnisse beim Lesen an: Das Schreibsignal W ist 0, das Tastsignal ist 1 und es spielt keine Rolle, ob ein Datensignal am NOR-Glied 22 anliegt oder nicht. Wie aus der Tabelle ersichtlich ist, werden die NOR-Glieder 22 und 24 und dadurch die Transistoren N10 und N11 durch diese beiden Signale gesperrt. Die NOR-Glieder 21 und 23 werden durch die Nullen an Ihren Eingängen aufgetastet und sperren die p-Transistoren P10 und P11· Die Ziffernleitungen
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D1 und D0 werden also bei dtesen vier Transistoren sowohl von Masse als auch von +VQ abgetrennt.
Wenn Information aus einem Speicherplatz herausgelesen werden soll, werden die X- und Y-Leitungen des betreffenden Speicherplatzes auf die Spannung +VDD gebracht. Wenn der selektierte Speicherplatz das Bit 1 speichert CP. und N2 leitend, P2 und N1 gesperrt) fließt Strom von der Klemme +VDD durch den Transistor P1 und die selektierten Decodxerertransistoren (z.B. N-j und N^) zur Leitung D1 während die Leitung DQ über entsprechende Transistoren, z.B. N5 und N6 sowie den Flipflop-Transistor N- des Speicherplatzes mit Masse verbunden ist, so daß in DQ kein Strom fließt. Wenn andererseits im zugegriffenen Speicherplatz eine 0 gespeichert ist, fließt Strom über den leitenden Transistor P2 des selektierten Speicherplatzes zur Leitung DQ während D1 über den leitenden Transistor N1 des Speicherplatzes mit Masse verbunden ist.
Mit einer der Ziffernleitungen kann ein Leseverstärker, wie der in Fig. 2 dargestellte Leseverstärker 30, verbunden sein um festzustellen, ob ein Strom in der betreffenden Leitung fließt oder nicht. Der Leseverstärker kann normalerweise gesperrt sein und durch einen Lesetastimpuls, der während des Leseintervalles einer Klemme 32 zugeführt wird, aufgetastet werden. Der Leseverstärker kann für einen Stromfluß in beiden Richtungen ausgelegt sein und liefert dann eine Lesespannung S, wie sie in der untersten Kurve der Fig. 3 dargestellt ist. Fig. 3 zeigt außerdem auch noch den Verlauf anderer Signale, die während des Betriebs der Schaltung gemäß Fig. 2 auftreten.
Zusammenfassend kann also festgestellt werden, daß die Streukapazität von D1 und DQ während des Intervalles zwischen den Lesekommandos durch einen leitenden MOS-FET vom p-Typ auf +Vnn aufgeladen wird. Es besteht keine direkte Verbindung nach Masse und es wird lediglich die Energie aufgewendet, die zur Aufladung der Streukapazität auf +VDD erforderlich ist. Während in einem Lesekommandointervall eine der Speicherzellen durch die zugehörigen Decodierertransistoren selektiert wird, sind die
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Leitungen D1 und D0 effektiv sowohl von +V"DD als auch Masse abgetrennt und die an diesen Leitungen liegenden Spannungen werden durch den Zustand der selektierten Speicherzelle bestimmt. Die Zeitspanne, die die Spannung an diesen Leitungen braucht um einen Wert zu erreichen, der mit einem Leseverstärker wahrgenommen werden kann, hängt von der Größe der Streukapazität an den Leitungen D, und DQ und dem Widerstand zwischen der Datenleitung und Masse ab. Hierbei handelt es sich um den Widerstand durch die beiden Decodierertransistoren und einen der Transistoren vom η-Typ in der Speicherzelle.
Während einer Schreiboperation wird die Vorladungsschaltung abgeschaltet und der Rest der Schaltungsanordnung dient zur Steuerung der Spannung auf den Leitungen D, und D0 entsprechend den im Speicher zu speichernden Daten. Eine wichtige vorteilhafte Eigenschaft der vorliegenden Schaltungsanordnung besteht darin, daß während des Schreibens keine direkte Stromstrecke zwischen +V"DD und Masse besteht. Der Eneigieverbrauch beschränkt sich daher auf die Energie, die zum Aufladen und Entladen der Streukapazität der Leitungen D. und D0 und zum Ändern des Zustandes der Speicherzelle (wenn sich das neu zu speichernde Bit von dem vorher gespeicherten Bit unterscheidet) benötigt wird. Die Zeit, die erforderlich ist, um D. oder D0 von Massepotential auf etwa +V^n aufzuladen, hängt von der Größe der Streukapazität der Datenleitung (D. oder D_) und dem Widerstand eines Transistors des p-Typs, z.B. P.Q in Fig. 2, ab. Es ist daher vorteilhaft, die Transistoren, wie P.o und P11 so groß wie möglich zu machen, um den Widerstand der steuerbaren Strornstrecke des betreffenden Transistors im leitenden Zustand möglichst klein zu halten.
Die Schaltungsanordnung gemäß dem beschriebenen bevorzugten Ausführungsbeispiel der Erfindung hat u.a. folgende wichtigen vorteilhaften Eigenschaften:
1. Weder beim Lesen noch beim Schreiben existiert ein direkter Stromweg von der Vorspannungsquelle nach Masse. Aus diesem Grunde wird nur so viel Leistung verbraucht, als zum
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Laden oder Entladen der Streukapazität der Daten- oder Ziffernleitungen und gegebenenfalls zum Ändern des Zustandes der Speicherzelle benötigt wird.
2. Ein und dieselbe Schaltungsanordnung kann mit nur einem Steuersignal (W) sowohl zum Lesen als auch zum Schreiben verwendet werden.
3. Die Lese-Schreibe-Schaltung enthält nur MOS-Bauelemente vom p- und η-Typ und kann auf demselben Substrat oder Plättchen wie der eigentliche Speicher hergestellt werden.
4. Das Problem, daß der Zustand einer Speicherzelle beim
Lesen durch die entladene Kapazität einer Daten- oder Ziffernleitung unbeabsichtigt geändert wird, besteht nicht.
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Claims (6)

- 14 Patentansprüche
1.) Schaltungsanordnung mit mindestens einem Feldeffekttransistor, der eine mit einem Eingangssignal gespeiste Steuerelektrode und eine Stromstrecke hat, die durch die Steuerelektrode in ihrer Leitfähigkeit steuerbar ist, bei einem bestimmten Wert des Steuersignals Strom führt und mit einem Schaltungsknotenpunkt verbunden ist, an dem eine erhebliche Streukapazität herrscht, dadurch gekennzeichnet, daß zwischen den Schaltungsknotenpunkt (13, 15) und eine Quelle für eine vorgegebene Spannung (+V0n) eine steuerbare Stromstrecke einer Vorladungsschaltvorrichtung (P10* ριχ) geschaltet ist, we.*.»*. " eine die Leitfähigkeit der Stromstrecke der Schaltvorrichtung steuernde Steuerelektrode aufweist, die mit einer Steueranordnung (20-25) verbunden ist, welche die Steuerelektrode der Schaltvorrichtung im Ruhezustand auf einem Signalwert hält, bei der die Stromstrecke der Schaltvorrichtung eine verhältnismäßig niedrige Impedanz hat und die Spannungsquelle (+V00) den Schaltungsknotenpunkt auf der vorgegebenen Spannung hältf und welche während mindestens eines Teiles der Zeit, in der eine der Stromstrecken der Feldeffekttransistoren (Ng-Ng) durch das Eingangssignal in den stromführenden Zustand ausgesteuert ist, die Stromstrecke der Schaltvorrichtung in einen Zustand hoher Impedanz bringt.
2.) Schaltungsanordnung nach Anspruch 1 mit mehreren, paarweise angeordneten Feldeffekttransistoren, bei denen die Stromstrecken jedes Paares von Transistoren in Reihe geschaltet sind und ein Ende der Stromstrecke des einen Transistors des Paares mit dem Schaltungsknotenpunkt verbunden ist und wobei die Eingangssignale den Steuerelektroden eines selektierten Transistorpaares zuführbar ist um beide Transistoren des selektierten Paares in den stromführenden Zustand zu bringen, gekennzeichnet durch eine auf das Eingangssignal ansprechende Schaltungsanordnung (20-25), die die Stromstrecke der Schaltvorrichtung (Plo# pii' Nio' Nll^ immer dann in den Zustand relativ hoher Impedanz bringt, wenn irgendein Transistorpaar
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in einen Betriebszustand gebracht wird, bei dem Strom durch die in Reihe geschalteten Stromstrecken dieses Paares (z.B. N3, N4) fließt.
3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Schaltvorrichtung ein Feldeffekttransistor ist, dessen Stromstrecke die Stromstrecke der Schaltvorrichtung zum Aufladen der Streukapazität (12a, 12b) des Schaltungsknotenpunktes bildet.
4.) Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet , daß der die Schaltvorrichtung bildende Transistor (P10' Pll^ ^em ent9e9engesetzten Leitungstyp angehört wie der oder die ersterwähnten Transistoren (N^-Ng).
5.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß außerdem eine Anzahl von Schaltungsanordnungen vorgesehen ist, die jeweils mindestens einem der Transistoren entsprechen; daß jede dieser Schaltungsanordnungen zwei Schaltvorrichtungen enthält, von denen die erste zwischen einen inneren Schaltungspunkt und die Quelle für die vorgegebene Spannung geschaltet ist, während die zweite Schaltvorrichtung zwischen den Schaltungspunkt und eine Quelle für eine von der vorgegebenen Spannung verschiedene, zweite Spannung geschaltet ist, und daß jede Schaltungsanordnung so ausgebildet ist, daß im Ruhezustand die eine Schaltvorrichtung geöffnet und die andere geschlossen ist, daß der gemeinsame Schaltungsknotenpunkt kapazitiv mit der Quelle für die zweite Spannung gekoppelt ist, daß die Stromstrecke mindestens eines der Transistoren den Schaltungspunkt in der zugehörigen Schaltungsanordnung mit dem gemeinsamen Schaltungsknotenpunkt koppelt und daß die Stromstrecke der Vorladungsschaltvorrichtung im Zustand niedriger Impedanz den gemeinsamen Schaltungsknotenpunkt auf einer Spannung hält, die näher an der vorgegebenen Spannung als an der zweiten Spannung liegt.
6.) Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet , daß jede der Schaltungsanordnungen eine Speicherschaltung ist, daß die beiden Schaltvorrichtungen
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die Stromstrecken weiterer Feldeffekttransistoren enthalten, die so geschaltet sind, daß im Ruhezustand der Speicherschaltungen die eine Stromstrecke eine niedrige Impedanz hat, wie die andere Stromstrecke eine hohe Impedanz hat, daß der gemeinsame Schaltungsknotenpunkt ein Eingangspunkt für die Speicherschaltungen ist und mit einer Ziffernleitung in Verbindung steht, die mehreren Speicherschaltungen zugeordnet ist, und daß der Vorladungs-Transistor normalerweise die Ziffernleitung auf einer Spannung hält, die wenigstens annähernd in der Größenordnung der vorgegebenen Spannung liegt.
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DE19712128792 1970-09-18 1971-06-09 Schaltungsanordnung mit mindestens einem Feldeffekttransistor Pending DE2128792A1 (de)

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GB1338958A (en) 1973-11-28
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