DE60020624T2

DE60020624T2 - Ferroelektrischer Speicher

Info

Publication number: DE60020624T2
Application number: DE60020624T
Authority: DE
Inventors: Hidehiko Nara-shi Tanaka
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-02-19
Filing date: 2000-02-15
Publication date: 2006-05-04
Anticipated expiration: 2020-02-16
Also published as: EP1030312B1; DE60020624D1; JP2000243091A; JP3604576B2; US6198653B1; KR100341621B1; EP1030312A3; KR20000058108A; EP1030312A2

Description

Hintergrund der Erfindung
Die vorliegende Erfindung betrifft einen ferroelektrischen Speicher, der Daten gemäß eines Polarisationszustands eines ferroelektrischen Materials speichert, das zwischen Elektroden eines Kondensators angeordnet ist.
Ein Halbleiterspeicher, der ein ferroelektrisches Material verwendet, ist ein nicht flüchtiger Halbleiterspeicher, der Daten in einer Polarisationsrichtung davon speichert und beibehält. Herkömmliche nicht flüchtige Halbleiterspeicher, die ein ferroelektrisches Material verwenden, werden nachfolgend beschrieben.
4 zeigt die Schaltung eines herkömmlichen Halbleiterspeichers, wie er im US-Patent Nr. 4,873,664 offenbart ist. Die 5A, 5B, 5C, 5D, 5E, 5F und 5G zeigen eine Betriebszeitlage des herkömmlichen Halbleiterspeichers aus 4. 6 zeigt eine Hysterese-Kennlinie eines ferroelektrischen Materials, das in einem Speicherzellen-Kondensator in dem herkömmlichen Halbleiterspeicher verwendet wird. 7 zeigt eine Hysterese-Kennlinie eines ferroelektrischen Materials, das in einem Dummyzellen-Kondensator in dem herkömmlichen Halbleiterspeicher verwendet wird.
In der Schaltung des herkömmlichen Halbleiterspeichers aus 4 sind eine Bitleitung (BIT) 26 und eine komplementäre Bitleitung (/BIT) 28 mit einem Leseverstärker 30 verbunden. Speicherzellen 20a, 20b und 20c und eine Dummyzelle 46 sind an die Bitleitung 26 gekoppelt. Speicherzellen 20d, 20e und eine Dummyzelle 36 sind an die komplementäre Bitleitung 28 gekoppelt. Die Speicherzelle 20a umfasst einen MOS-Transistor 24 und einen Speicherzellen-Kondensator 22. Der Speicherzellen-Kondensator 22 umfasst zwei voneinander beabstandete Platten oder Elektroden, mit ferroelektrischem Material dazwischen. Im MOS-Transistor ist die Gate-Elektrode mit einer Wortleitung 32, die Drain-Elektrode mit der Bitleitung 26 und die Source-Elektrode mit einer ersten Elektrode des Speicherzellen-Kondensators 22 verbunden. Eine zweite Elektrode des Speicherzellen-Kondensators 22 ist mit einer Plattenleitung 34 verbunden. In gleicher Weise weist die Dummyzelle 36 einen MOS-Transistor 38 und einen Dummyzellen-Kondensator 40 auf. Der Dummyzellen-Kondensator 40 umfasst zwei voneinander beabstandete Platten oder Elektroden mit einem ferroelektrischen Material dazwischen. Die Gate-Elektrode des MOS-Transistors 38 ist mit einer Dummy-Wortleitung 42, die Drain-Elektrode mit der komplementären Bitleitung 28 und die Source-Elektrode mit einer ersten Elektrode des Dummyzellen-Kondensators 40 verbunden. Eine zweite Elektrode des Dummyzellen-Kondensators 40 ist mit einer Dummyzellen-Plattenleitung 44 verbunden. Der Leseverstärker 30 wird durch ein Lesesignal SE angesteuert.
Der Schaltungsbetrieb der Schaltung des herkömmlichen nicht flüchtigen Halbleiterspeichers wird nachfolgend unter Bezugnahme auf die in den 5A bis 5G dargestellte Betriebszeitlage, die Hysterese-Kennlinie des ferroelektrischen Films des Speicherzellen-Kondensators, die in 6 dargestellt ist, und die in 7 dargestellte Hysterese-Kennlinie des ferroelektrischen Films des Dummyzellen-Kondensators beschrieben.
6 und 7 zeigen die Hysterese-Kurven des ferroelektrischen Films. Die Abszisse stellt das am Kondensator angelegte elektrische Feld dar, und die Ordinate stellt die elektrische Ladung (Polarisation) dar, die einem angelegten Feld entspricht. Sogar wenn das angelegte elektrische Feld Null ist, verbleibt eine Polarisation, d.h. es existiert eine remanente Polarisation in dem ferroelektrischen Kondensator, wie in den 6 und 7 an den Punkten B, E, H und K dargestellt. Die remanenten Polarisationswerte werden verwendet, um die nicht flüchtigen Daten darzustellen, um dadurch einen nicht flüchtigen Halbleiterspeicher zu erhalten. Wenn die Daten der Speicherzelle "1" sind, weist der Speicherzellen-Kondensator einen Zustand am Punkt B in 6 auf, wohingegen wenn die Daten "0" sind, die Speicherzelle einen Zustand am Punkt E in 6 aufweist.
Es wird angenommen, dass ein Anfangszustand des Dummyzellen-Kondensators durch den Zustand am Punkt K in 7 dargestellt ist. Um die Daten der Speicherzelle 20a zu lesen, werden die logischen Spannungen der Bitleitung 26, der komplementären Bitleitung 28, der Wortleitung 32, der Dummy-Wortleitung 42, der Zellen-Plattenleitung 34 und der Dummyzellen-Plattenleitung 44 jeweils auf "L" (geerdete Spannung: GND) als Anfangszustand gesetzt. Danach werden die Bitleitung 26 und die komplementäre Bitleitung 28 jeweils auf einen floatenden Zustand gesetzt. Die logische Spannung des Lesesignals SE wird auf "L" (geerdete Spannung: GND) gesetzt.
Anschließend werden, wie in den 5A bis 5D dargestellt, die Wortleitung 32, die Dummy-Wortleitung 42, die Zellen-Plattenleitung 34 und die Dummyzellen-Plattenleitung 44 jeweils auf eine logische Spannung "H" gesetzt. Die logische Spannung "H" jeweils der Wortleitung 32 und der Dummy-Wortleitung 42 ist eine Spannung (Vpp), die man durch starkes Anheben einer Versorgungsspannung erhält. Die logische Spannung "H" jeder der Zellen-Plattenleitung 34 und der Dummyzellen-Plattenleitung 44 ist die Versorgungsspannung (Vcc). Durch diese Einstellungen werden der MOS-Transistor 24 der Speicherzelle 20a und der MOS-Transistor 38 der Dummy-Zelle 36 angeschaltet. Damit wird an den Speicherzellen-Kondensator 22 und den Dummyzellen-Kondensator 40 ein elektrisches Feld angelegt. Wenn die Daten der Speicherzelle 20a zu diesem Zeitpunkt "1" sind, vollzieht die Speicherzelle 20a eine Zustandsänderung vom Zustand am Punkt B von 6 zum Zustand am Punkt D. Die Differenz Q1 zwischen der elektrischen Ladung am Punkt B und der elektrischen Ladung am Punkt D wird als Spannung der Bitleitung 26 gelesen. Zu diesem Zeitpunkt vollzieht die Dummyzelle 36 eine Zustandsänderung vom Zustand am Punkt K in 7 zum Zustand am Punkt J. Die Differenz Qd zwischen der elektrischen Ladung am Punkt K und der elektrischen Ladung am Punkt J wird als Spannung der komplementären Bitleitung 28 gelesen. Anschließend wird das Lesesignal SE auf die logische Spannung "H" (Versorgungsspannung: Vcc) gesetzt. Dadurch verstärkt der Leseverstärker 30 die Differenz zwischen der Spannung der Bitleitung 26, die von der Speicherzelle 20a abgeleitet wurde, und der Spannung der komplementären Bitleitung 28, die von der Dummyzelle 36 abgeleitet wurde. Dann wird die Spannung der Bitleitung 26 auf den Wert der Versorgungsspannung Vcc angehoben, und die Spannung der komplementären Bitleitung 28 wird auf den Wert der Erdungsspannung GND gesenkt, und die Daten "1" der Speicherzelle 20a werden gelesen.
Auf der anderen Seite vollzieht, wenn die in der Speicherzelle 20a gespeicherten Daten "0" sind, die Speicherzelle 20a eine Zustandsänderung vom Zustand am Punkt E in 7 zum Zustand am Punkt D. Die Differenz Q0 zwischen der elektrischen Ladung am Punkt E und der elektrischen Ladung am Punkt D wird als Spannung der Bitleitung 26 gelesen. Zum gleichen Zeitpunkt vollzieht die Dummyzelle 36 eine Zustandsänderung vom Zustand am Punkt K aus 7 zum Zustand am Punkt J. Die Differenz Qd zwischen der elektrischen Ladung am Punkt K und der elektrischen Ladung am Punkt J wird als Spannung der komplementären Bitleitung 28 gelesen. Der Leseverstärker 30 erfasst die Differenz zwischen der Spannung der Bitleitung 26, die aus der Speicherzelle 20a abgeleitet wurde, und der Spannung der komplementären Bitleitung 28, die aus der Dummyzelle 36 abgeleitet wurde. Anschließend lässt der Leseverstärker die Spannung der Bitleitung 26 auf den Wert der Erdungsspannung GND fallen, erhöht die Spannung der komplementären Bitleitung 28 auf den Wert der Versorgungsspannung Vcc und liest die Daten "0" der Speicherzelle 20a.
Wenn die Daten der Speicherzelle 20a "1" sind, führt die Verstärkungsfunktion des Leseverstärkers 30 dazu, dass sowohl die Bitleitung 26 als auch die Zellen-Plattenleitung 34 die Versorgungsspannung Vcc aufweisen. Dadurch wird kein elektrisches Feld am Speicherzellen-Kondensator 22 angelegt, der dann in den Zustand am Punkt E in 6 gelangt. Danach wird, um den Speicherzellen-Kondensator 22 wieder auf seinen ursprünglichen Zustand am Punkt B in 6 zu bringen, die Spannung der Zellen-Plattenleitung 34 auf die Erdungsspannung gesetzt, um den Speicherzellen-Kondensator 22 vom Zustand am Punkt E in 6 zum Zustand am Punkt A zu verändern, und anschließend wird die logische Spannung der Wortleitung 32 auf "L" gesetzt. Daraus resultiert, dass kein elektrisches Feld am Speicherzellen-Kondensator 22 anliegt. Damit kehrt der Speicherzellen-Kondensator 22 zum Zustand am Punkt B in 6 zurück. Damit ist das Wiederbeschreiben der Daten "1" in die Speicherzelle 20a abgeschlossen. Normalerweise wird eine gesteigerte oder erhöhte Spannung (Vpp) auf die Wortleitung 32 gelegt, so dass die "H"-Spannung der Bitleitung 26 ausreichend am Speicherzellen-Kondensator 22 anliegt, wenn er in den Zustand am Punkt A in 6 gebracht wird.
Andererseits ist, wenn die Daten der Speicherzelle 20a "0" sind, die Bitleitung 26 auf Erdungsspannung und die Zell-Plattenleitung 34 auf Versorgungsspannung Vcc aufgrund der Verstärkungsfunktion des Leseverstärkers 30. Dadurch hat der Speicherzellen-Kondensator 22 den Zustand am Punkt D in 6. Anschließend wird die logische Spannung der Zellen-Plattenleitung 34 auf "L" gesetzt, so dass kein elektrisches Feld am Speicherzellen-Kondensator 22 anliegt. Dadurch wird der Speicherzellen-Kondensator 22 vom Zustand am Punkt D in 6 zum Zustand am Punkt E verändert. Danach wird die logische Spannung der Wortleitung 32 auf "L" gesetzt. Selbst zu diesem Zeitpunkt liegt jedoch immer noch kein elektrisches Feld am Speicherzellen-Kondensator 22 an. Dadurch behält der Speicherzellen-Kondensator 22 den Zustand am Punkt E in 6. Dadurch wird das Wiederbeschreiben der Daten "0" in die Speicherzelle 20a vollendet.
Wenn die Daten der Speicherzelle 20a "1" sind, ist die komplementäre Bitleitung 28 auf Erdungsspannung und die Dummyzellen-Plattenleitung 34 auf Versorgungsspannung Vcc. Dadurch ist der Kondensator 40 der Dummyzelle 36 im Zustand an Punkt J in 7. Anschließend wird jeweils die Dummy-Wortleitung 42 und Dummyzellen-Plattenleitung 44 auf Erdungsspannung gesetzt. Damit liegt am Dummyzellen-Kondensator 40 kein elektrisches Feld an. Der Dummyzellen-Kondensator 40 kehrt dadurch aus dem Zustand am Punkt J in den Zustand am Punkt K in 7 zurück.
Andererseits weisen, wenn die Daten der Speicherzelle 20a "0" sind, sowohl die komplementäre Bitleitung als auch die Dummyzellen-Plattenleitung 44 die Versorgungsspannung Vcc auf. Damit ist der Dummyzellen-Kondensator 40 im Zustand am Punkt K in 7. Danach wird sowohl die Dummy-Wortleitung 42 als auch die Dummyzellen-Plattenleitung 44 auf Erdungsspannung gesetzt, wobei in diesem Zustand an der Dummyzellen-Plattenleitung 44 immer noch kein elektrisches Feld anliegt. Dadurch behält der Dummyzellen-Kondensator 40 den Zustand am Punkt K in 7. Auf diese Weise wird das Wiederbeschreiben von den Daten "0" in die Dummyzelle 36 abgeschlossen.
8 zeigt die Schaltung eines weiteren herkömmlichen Halbleiterspeichers, bei dem das Potential einer Plattenleitung festgelegt ist (siehe z.B. japanische Patentoffenlegungsschriften Nr. 2-110805 und 8-55484).
In der Schaltung des in 8 dargestellten Halbleiterspeichers ist ein Leseverstärker 76 mit einer Bitleitung B und einer komplementären Bitleitung /B verbunden. Die Speicherzellen MC1 und MC2 sind mit der Bitleitung B bzw. der komplementären Bitleitung /B verbunden. Die Speicherzellen MC1 und MC2 weisen jeweils einen MOS-Transistor T und einen Kondensator C auf. Der Kondensator C der Speicherzelle MC1 weist zwei voneinander beabstandete Elektroden und einen dazwischen angeordneten ferroelektrischen Film auf. Beim MOS-Transistor T der Speicherzelle MC1 ist seine Gate-Elektrode mit einer Wortleitung W1, seine Drain-Elektrode mit der Bitleitung B und seine Source-Elektrode mit einer ersten Elektrode des zugehöri gen Kondensators C verbunden. Eine zweite Elektrode des Kondensators C ist mit einer Zellen-Plattenleitung P verbunden. In gleicher Weise ist beim MOS-Transistor T der Speicherzelle MC2 dessen Gate-Elektrode mit einer Wortleitung W2, dessen Drain-Elektrode mit der komplementären Bitleitung /B und dessen Source-Elektrode mit einer ersten Elektrode des zugehörigen Kondensators C verbunden. Eine zweite Elektrode des Kondensators C der Speicherzelle MC2 ist ebenfalls mit der Zellen-Plattenleitung P verbunden. Der Leseverstärker 76 wird durch ein Lesesignal SE angesteuert.
Dieser herkömmliche Halbleiterspeicher weist eine Vorladeschaltung 70, eine Zwischenpotential-Erzeugungsschaltung 72 und eine Referenzwert-Erzeugungsschaltung 74 auf. Entsprechend einem Bitleitungs-Vorladesignal BLP lädt die Vorladeschaltung 70 jeweils die Potentiale der Bitleitung B und der komplementären Bitleitung /B auf einen Zwischenwert vor. Die Zwischenpotential-Erzeugungsschaltung 72 erzeugt ein Zwischenpotential zwischen den "H"- und "L"-Werten der Bitleitung und versorgt mit dieser die Plattenleitung P und die Vorladeschaltung 70. Entsprechend einem Bitleitungspotentialeinstellsignal BLST setzt die Referenzwert-Erzeugungsspannung 74 jeweils die Potentiale der Bitleitung B und der komplementären Bitleitung /B auf den Erdungspotentialwert, unmittelbar bevor das Potential einer Wortleitung (z.B. W1) einen bestimmten Wert aufweist. Sobald die Wortleitung W1 einen bestimmten Wert hat, versorgt die Referenzwert-Erzeugungsspannung 74 die Bitleitung B und die komplementäre Bitleitung /B, auf denen die in einer bestimmten Speicherzelle MC gespeicherten Daten gelesen werden, mit einem Referenzwert mittels einer Dummy-Wortleitung (DW1), die an einem bestimmten Wert synchron mit der Wortleitung (W1) angeordnet ist.
Die Leseoperation dieses konventionellen nicht flüchtigen ferroelektrischen Speichers wird nachfolgend unter Bezugnahme auch auf die in den 9A, 9B, 9C, 9D, 9E und 9F dargestellten Wellenformkurven beschrieben.
In einem Bereitschaftszustand, d.h. bevor der Zugriff auf die Speicherzelle MC1 beginnt, werden die Bitleitung B und die komplementäre Bitleitung /B auf ein Zwischenpotential vorgeladen, das nahezu gleich dem Potential der Plattenleitung P ist. Anschließend wird, unmittelbar bevor das Potential der Wortleitung W1 den bestimmten Wert hat, nachdem der Zugriff beginnt, das Bitleitungspotentialeinstellsignal BSLT aktiv, und die Bitleitung 8 und die komplementäre Bitleitung /B werden auf Erdungspotential (oder Versor gungspotential) gesetzt. Danach hat jeweils die Wortleitung W1 und die Dummy-Wortleitung DW1 den bestimmten Wert, so dass die in der ausgewählten Speicherzelle MC gespeicherten Daten an die Bitleitung B ausgegeben werden, während die Referenzwert-Erzeugungsspannung 74 die komplementäre Bitleitung /B mit dem Referenzwert versorgt. Sodann verstärkt der Leseverstärker 76 die Potentialdifferenz zwischen Bitleitung B und der komplementären Bitleitung /B und gibt diese nach Außen aus.
Wenn der Transistor T der Speicherzelle MC in einen ausgeschalteten Zustand versetzt und die erste Elektrode (Speicherknoten) des Kondensators C in einen floatenden Zustand im obigen Bereitschaftszustand versetzt wird, tritt ein Kriechen der elektrischen Ladung zwischen dem Speicherknoten und einem Substrat auf, obwohl die Menge der Kriechladung gering ist. Dadurch resultiert aus dem Kriechen zwischen dem Speicherknoten und dem Substrat, das normalerweise auf dem Erdungspotentialwert ist, ein Abfall des Potentials des Speicherknotens auf einen Wert in der Nähe des Erdungspotentialwerts und in einer Umkehrung einer spontanen Polarisation der Speicherzelle MC. Deshalb wird beim herkömmlichen Halbleiterspeicher, um die Umkehrung der spontanen Polarisation der Speicherzelle MC zu verhindern, das Potential der Wortleitung (W1 oder dergleichen) auf einen vorbestimmten Wert zwischen dem bestimmten Wert und einem nicht bestimmen Wert eingestellt, um den Transistor T leicht anzuschalten. Dies erfolgt, um dem Speicherknoten zu ermöglichen, ein Zwischenpotential anzunehmen, das annähernd gleich dem Potential der Plattenleitung P ist, mittels Kompensation durch die Bitleitung B des Speicherknotens für eine elektrische Ladung, die auf das Substrat oder dergleichen durch Kriechen verloren würde.
Die obigen beiden Arten der herkömmlichen ferroelektrischen Speicher weisen die folgenden Schwierigkeiten auf. Erstens ist beim ersten Typ des in 4 dargestellten herkömmlichen nicht flüchtigen ferroelektrischen Speichers eine Plattenleitungs-Antriebszeit gänzlich lang, da die Plattenleitung angesteuert wird, um ein vorbestimmtes Potential für jeden Zugriff auf eine Speicherzelle zu haben. Demgemäß kann ein Hochgeschwindigkeitsbetrieb nicht erreicht werden und zusätzlich ist der Stromverbrauch groß aufgrund der wiederholten Ladung und Entladung der Plattenleitung.
Der zweite Typ des in 8 dargestellten herkömmlichen ferroelektrischen Speichers weist ein derartiges Problem nicht auf, da ein vorbestimmtes Potential immer an der Plattenleitung angelegt ist.
Beim zweiten herkömmlichen ferroelektrischen Speicher wird jedoch, um die Umkehrung der spontanen Polarisation des ferroelektrischen Films des Kondensatorelements in der Speicherzelle MC zu verhindern, die Wortleitung (z.B. W1) auf einen vorbestimmten Wert zwischen dem bestimmten Wert und dem unbestimmten Wert eingestellt, um den Transistor T etwas anzuschalten, um dadurch über die Bitleitung B den Speicherknoten für elektrische Kriechladungsverluste zu kompensieren und den Speicherknoten auf einem Potential zu halten, das im Wesentlichen gleich der Plattenleitung während des Bereitschaftszustands wie oben beschrieben ist. Demgemäß ist eine komplizierte Steuerung des Potentials der Wortleitung erforderlich, und es existiert ebenfalls eine Möglichkeit, dass der Transistor der Speicherzelle nicht angeschaltet wird aufgrund einer Qualitätsabweichung der hergestellten Bauteile. In diesem Fall kann das Kriechen aus dem Speicherknoten nicht kompensiert werden und die spontane Polarisation wird umgekehrt.
Zusammenfassung der Erfindung
Deshalb ist es eine Aufgabe der vorliegenden Erfindung, einen ferroelektrischen Speicher bereitzustellen, der in der Lage ist, einen zuverlässigen und Hochgeschwindigkeitsbetrieb bei geringem Stromverbrauch und mittels einer vergleichsweise einfachen Steuerung auszuführen.
Um die obige Aufgabe zu erfüllen, sieht die vorliegende Erfindung einen ferroelektrischen Speicher vor mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle einen Kondensator und einen Transistor aufweist, wobei der Kondensator eine erste Elektrode und eine dieser gegenüberliegende zweite Elektrode sowie einen ferroelektrischen Film aufweist, der zwischen den beiden Elektroden angeordnet ist, und Binärinformationen mittels eines Polarisationszustands des ferroelektrischen Films speichert und festhält, und wobei entweder die Source-Elektrode oder die Drain-Elektrode des Transistors mit der ersten Elektrode des Kondensators verbunden ist, wobei der ferroelektrische Speicher weiterhin aufweist:
eine Wortleitung, die mit einer Gate-Elektrode des Transistors einer Speicherzelle verbunden ist; eine Bitleitung, die mit der anderen Elektrode aus der Source-Elektrode und Drain-Elektrode des Transistors der Speicherzelle verbunden ist und mit einem Eingang des Leseverstärkers verbunden ist;
eine komplementäre Bitleitung, die mit einer Referenzspannung versorgt wird und mit dem anderen Eingang des Leseverstärkers verbunden ist;
eine Plattenleitung, die mit der zweiten Elektrode des Kondensators der Speicherzelle verbunden ist; und
Schaltmittel, durch die die Plattenleitung mit der komplementären Bitleitung verbunden ist,
wobei bei aktiver Wortleitung und ausgewählter Speicherzelle Daten in diese Speicherzelle geschrieben oder erneut geschrieben werden, indem die Schaltmittel angeschaltet werden und eine Spannung der komplementären Bitleitung auf die Plattenleitung übertragen wird.
Gemäß der vorliegenden Erfindung wird die Spannung der komplementären Bitleitung, die durch den Leseverstärker verstärkt wurde, auf die Plattenleitung durch Verbinden der Plattenleitung mit der komplementären Bitleitung miteinander mittels der Schaltmittel übertragen. In diesem Falle fließt ein elektrischer Strom zur Ansteuerung der Plattenleitung nur, wenn die Spannung der komplementären Bitleitung unterschiedlich zu der der Plattenleitung ist. Damit verbraucht der ferroelektrische Speicher weniger Steuerstrom als der des ersten herkömmlichen Speichers, bei dem die Zellen-Plattenleitung für jeden Zugriff auf die Speicherzellen angesteuert wird. Des Weiteren ist es nicht notwendig, da der Leseverstärker die Plattenleitung ansteuern kann, den ferroelektrischen Speicher mit einer Plattenleitungsansteuerungsschaltung zu versehen. Dadurch kann ein Hochgeschwindigkeitsbetrieb bei geringem Stromverbrauch und vergleichsweise leichter Steuerung erzielt werden.
In einem Bereitschaftszustand und in einem Zustand, bei dem Daten aus der Speicherzelle gelesen werden, kann die Plattenleitung auf einem vorbestimmten Potential gehalten werden.
In diesem Fall kann eine Leseoperation mit höherer Geschwindigkeit erreicht werden als beim ersten herkömmlichen Speicher, bei dem die Zellen-Plattenleitung für jede Leseoperation angesteuert wird.
In einem Zustand, bei dem die Speicherzelle nicht ausgewählt ist, kann die Bitleitung auf einer konstanten Spannung gehalten werden.
In diesem Fall ist es anders als bei dem zweiten herkömmlichen Speicher nicht notwendig, den Spannungswert der Bitleitung vor dem Beginn einer Leseoperation zu verändern. Dadurch ist es möglich, die Polarisationsinformation auf die Bitleitung mit einer hohen Geschwindigkeit auszulesen.
Wenn im Bereitschaftszustand die Plattenleitung auf einer Erdungsspannung gehalten wird, ist es möglich, das im zweiten herkömmlichen Speicher inhärente Problem zu lösen, dass elektrische Ladung aus dem Speicherknoten der Speicherzelle auf das Substrat oder dergleichen kriecht, was zur Umkehrung der spontanen Polarisation des ferroelektrischen Materials des Speicherzellen-Kondensators führt.
Nachdem das Schreiben oder Wiederbeschreiben ausgeführt wurde, können die Bitleitung und die Plattenleitung auf ein Erdungspotential vorgeladen werden, während die Wortleitung aktiv gehalten wird.
In diesem Fall enden die Schreibe- und Wiederbeschreibe-Operationen durch Setzen einer Spannung, die an dem Speicherzellen-Kondensator angelegt werden soll, auf 0 V. Dadurch kann eine Spannung, die in einem nächsten Zyklus an die Bitleitung ausgegeben werden soll, exakt erzeugt und ein zuverlässiger Betrieb erzielt werden.
Kurze Beschreibung der Figuren
Die vorliegende Erfindung kann aus der detaillierten Beschreibung, die hierin im nachfolgenden gegeben wird, und aus den beigefügten Zeichnungen vollständiger verstanden werden, die lediglich zum Zwecke der Anschauung gegeben sind, und deshalb die vorliegende Erfindung nicht einschränken, und in denen:
1 die Schaltung einer ersten Ausführungsform des ferroelektrischen Speichers der vorliegenden Erfindung zeigt;
die 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 2I, 2J, 2K und 2L die Betriebszeitlage der ersten Ausführungsform des ferroelektrischen Speichers zeigen;
3 die Schaltung einer zweiten Ausführungsform des ferroelektrischen Speichers der vorliegenden Erfindung zeigt;
4 die Schaltung eines ersten herkömmlichen ferroelektrischen Speichers zeigt;
die 5A, 5B, 5C, 5D, 5E, 5F und 5G die Betriebszeitlage des ersten herkömmlichen ferroelektrischen Speichers zeigen;
6 die Hysterese-Kennlinie eines ferroelektrischen Materials eines Speicherzellen-Kondensators zeigt, der im herkömmlichen ferroelektrischen Speicher verwendet wird;
7 die Hysterese-Kennlinie eines ferroelektrischen Materials eines Dummyzellen-Kondensators zeigt, der im herkömmlichen ferroelektrischen Speicher verwendet wird;
8 die Schaltung eines zweiten herkömmlichen ferroelektrischen Speichers zeigt; und
die 9A, 9B, 9C, 9D, 9E und 9F die Betriebszeitlage des zweiten herkömmlichen ferroelektrischen Speichers zeigt.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
[Erste Ausführungsform]
1 zeigt die Schaltung einer ersten Ausführungsform des ferroelektrischen Speichers der vorliegenden Erfindung. In 1 werden identische oder ähnlich Bauteile zu denen in 4 dargestellten, die die Schaltung des ersten herkömmlichen Halbleiterspeichers darstellen, mit denselben Bezugszeichen gekennzeichnet, die in 4 verwendet werden. Die 2A bis 2L sind Betriebszeitlagekurven des ferroelektrischen Speichers aus 1. Die Hysterese-Kurven der ferroelektrischen Materialien, die in einem Speicher zellen-Kondensator und in einem Dummyzellen-Kondensator verwendet werden, die im ferroelektrischen Speicher dieser Ausführungsform vorgesehen sind, sind ähnlich zu den in den 6 und 7 dargestellten Hysterese-Kurven der ferroelektrischen Materialien, die im herkömmlichen ferroelektrischen Speicher verwendet werden.
In dieser Ausführungsform wird ein offenes Bitleitungsverfahren unter Verwendung einer Speicherzelle vom Typ 1-Transistor/1-Kondensator (1T1C) angewendet und eine Dummyzelle ist mit einer komplementären Bitleitung 28 verbunden. Die vorliegende Erfindung ist jedoch nicht auf diese Anordnung beschränkt, sondern ist für jeden Fall anwendbar, in dem ein Leseverstärker nicht nur an eine erste Bitleitung gekoppelt ist, die mit einer auszuwählenden Speicherzelle verbunden ist, sondern auch an eine zweite Bitleitung, die mit Mitteln zum Erzeugen eines Referenzwerts verbunden ist, der verwendet wird, um eine Potentialdifferenz zwischen der ersten Bitleitung und der zweiten Bitleitung mittels des Leseverstärkers zu verstärken. In der Ausführungsform werden auch als ferroelektrische Materialien für die Speicherzellen-Kondensatoren und Dummyzellen-Kondensatoren diejenigen wie im herkömmlichen ferroelektrischen Speicher diejenigen verwendet, die Hysterese-Kennlinien aufweisen, wie sie in den 6 und 7 dargestellt sind, obwohl derartige Materialien nicht einschränkend sind. Der Einfachheit halber werden die 6 und 7 auch für die Beschreibung der Ausführungsform verwendet.
In der Schaltung des ferroelektrischen Speichers, nämlich eines nicht flüchtigen Halbleiterspeichers, wie in 1 dargestellt, sind eine Bitleitung (BIT) 26 und eine komplementäre Bitleitung (/BIT) 28 mit einem Leseverstärker 30 gekoppelt. Die Bitleitung 26 ist mit zugehörigen Speicherzellen 20a, 20b, 20c und einer zugehörigen Dummyzelle 46 verbunden. Jede Speicherzelle weist einen MOS-Transistor 24 und einen Kondensator 22 auf. Die Speicherzelle 22 weist zwei Elektroden und ein zwischen den Elektroden angeordnetes ferroelektrisches Material auf. In gleicher Weise weist jede Dummyzelle einen MOS-Transistor 38 und einen Kondensator 40 auf. Gleichartig zum Speicherzellen-Kondensator 22 hat der Dummyzellen-Kondensator 40 zwei Elektroden mit dazwischen angeordnetem ferroelektrischen Material. Die Dummyzellen 36 und 46 können jeweils als Schaltung zum Erzeugen einer Referenzspannung arbeiten.
Die Gate-Elektrode des MOS-Transistors 24 jeder der Speicherzellen 20a, 20b, 20c ist mit einer zugehörigen Wortleitung 32 verbunden, die Drain-Elektrode ist mit der Bitleitung 26 verbunden und die Source-Elektrode ist mit einer ersten Elektrode des Speicherzellen-Kondensators 22 verbunden. Eine zweite Elektrode des Speicherzellen-Kondensators 22 ist mit einer Zellen-Plattenleitung 35 verbunden (Potential: PL1). In gleicher Weise ist die Gate-Elektrode des MOS-Transistors 38 der Dummyspeicherzelle 46 mit einer zugehörigen Dummy-Wortleitung 42, die Drain-Elektrode mit der Bitleitung 26 und die Source-Elektrode mit einer ersten Elektrode des Dummyzellen-Kondensators 40 verbunden. Eine zweite Elektrode des Dummyzellen-Kondensators 40 ist mit der Zellenplattenleitung 35 verbunden.
Demgegenüber ist die Gate-Elektrode des MOS-Transistors 24 jeder der Speicherzellen 20d, 20e mit einer zugehörigen Wortleitung 32, die Drain-Elektrode mit der komplementären Bitleitung 28 und die Source-Elektrode mit einer ersten Elektrode des Speicherzellen-Kondensators 22 verbunden. Eine zweite Elektrode des Speicherzellen-Kondensators 22 ist mit einer Zellenplattenleitung 45 verbunden (Potential: PL2). In gleicher Weise ist die Gate-Elektrode des MOS-Transistors 38 der Dummyspeicherzelle 36 mit einer zugehörigen Dummy-Wortleitung 42 verbunden, die Drain-Elektrode ist mit der komplementären Bitleitung 28 verbunden und die Source-Elektrode ist mit einer ersten Elektrode des Dummyzellen-Kondensators 40 verbunden. Eine zweite Elektrode des Dummyzellen-Kondensators 40 ist mit der Zellenplattenleitung 45 verbunden.
Die Bitleitung 26 und die Zellenplattenleitung 45 sind mit der Drain- bzw. der Source-Elektrode eines p-Kanal MOS-Transistors 52 verbunden, so dass die Verbindung zwischen diesen Leitungen 26 und 45 durch den p-Kanal MOS-Transistor 52 gesteuert wird. Ein Steuersignal S1 wird an die Gate-Elektrode des p-Kanal MOS-Transistors 52 geliefert. In gleicher Weise sind die komplementäre Bitleitung 28 und die Zellenplattenleitung 35 mit der Drain-Elektrode und der Source-Elektrode eines p-Kanal MOS-Transistors 54 verbunden, so dass die Verbindung zwischen diesen Leitungen 28 und 35 durch den p-Kanal MOS-Transistor 54 gesteuert wird. Ein Steuersignal S2 wird an die Gate-Elektrode des p-Kanal MOS-Transistors 54 geliefert.
Die Bitleitung 26 ist ebenfalls mit den Drain-Elektroden eines p-Kanal MOS-Transistors 56 und eines n-Kanal MOS-Transistors 58 verbunden. Die komplementäre Bitleitung 28 ist ebenfalls mit den Drain-Elektroden eines p- Kanal MOS-Transistors 64 und eines n-Kanal MOS-Transistors 66 verbunden. Die Source-Elektroden der p-Kanal MOS-Transistoren 56 und 64 sind jeweils mit einer Stromquellen verbunden (Potential: Vcc). Ein Bitleitungsvorladesignal/BLP wird an den Gate-Elektroden der p-Kanal MOS-Transistoren 56 und 64 eingegeben. Auf der anderen Seite sind die Source-Elektroden der n-Kanal MOS-Transistoren 58 und 66 jeweils geerdet (Potential: GND). Ein Bitleitungsinitialisierungssignal BLE wird in die Gate-Elektroden der n-Kanal MOS-Transistoren 58 und 66 eingegeben.
Ein p-Kanal MOS-Transistor 69 ist zwischen der Bitleitung 26 und der komplementären Bitleitung 28 vorgesehen. Die Bitleitung 26 ist mit einer der Drain- und Source-Elektroden des p-Kanal MOS-Transisitors 69 verbunden, und die komplementäre Bitleitung 28 ist mit der anderen der Drain- und Source-Elektroden des p-Kanal MOS-Transistors verbunden. Das Bitleitungsvorladungssignal/BLP wird an die Gate-Elektrode des p-Kanal MOS-Transistors 69 geliefert.
Die n-Kanal MOS-Transistoren 62 und 68 sind auch mit den Zellenplattenleitungen 35 bzw. 45 verbunden. Die Source-Elektrode jedes der n-Kanal MOS-Transistoren 62 und 68 ist mit dem Erdungspotential (GND) verbunden. Plattenleitungsvorladesignale PLE1 und PLE2 werden an die Gate-Elektroden der MOS-Transistoren 62 bzw. 68 geliefert.
Die Funktion der Schaltung der ersten Ausführungsform der vorliegenden Erfindung wird im Nachfolgenden unter Verwendung der Speicherzelle 20a und der Dummyzelle 36 und unter Bezugnahme auf die Betriebszeitlagekurven beschrieben, die in den 2A bis 2L dargestellt sind. Wie zuvor beschrieben weist der Speicherzellen-Kondensator 22, wenn die Daten der Speicherzelle 20a "1" sind, einen Zustand auf, der am Punkt B in 6 dargestellt ist. Wenn die Daten der Speicherzelle 20a "0" sind, ist der Speicherzellen-Kondensator 22 in einem Zustand, der am Punkt E in 6 dargestellt ist. Es wird angenommen, dass der Anfangszustand des Dummyzellen-Kondensators 40 in den Zustand am Punkt H aus 7 versetzt ist. Um die Daten der Speicherzelle 20a als Anfangszustand zu lesen, wird jeweils die Bitleitung 26 und die komplementäre Bitleitung 28 auf einen "H"-Wert (Versorgungsspannung: Vcc) vorgeladen und abgeglichen. Dazu werden sowohl das Bitleitungsvorladesignal BLP als auch das Bitleitungsinitialisierungssignal BLE auf einen "L"-Wert gesetzt. Die logische Spannung jeweils der Wortleitung 32, der Dummy-Wortleitung 42, der Zellenplattenleitung 35 und der Zellenplattenleitung 45 wird auf einen "L"-Wert (Erdungsspannung: GND) gesetzt. Zu diesem Zweck werden sowohl die Plattenleitungsvorladesignale PLE1 und PLE2 auf den Wert "H" gesetzt. Anschließend wird das Bitleitungsvorladesignal /BLP auf den Wert "H" gesetzt, um die Bitleitung 26 und die komplementäre Bitleitung 28 in einen floatenden Zustand zu versetzen.
Anschließend wird, wie in den 2D und 2E dargestellt, das Potential WL der Wortleitung 32 und das Potential DWL der Dummy-Wortleitung 42 jeweils auf einen logischen Spannungswert von "H" gesetzt. Die logische Spannung "H" der Wortleitung 32 und der Dummy-Wortleitung 42 ist die Spannung Vpp, die durch Anheben der Versorgungsspannung Vcc erhalten wurde. Danach wird der MOS-Transistor 24 der Speicherzelle 20a und der MOS-Transistor 38 der Dummyzelle 36 angeschaltet, und der Speicherzellen-Kondensator 22 und der Dummyzellen-Kondensator 40 sind elektrisch mit der Bitleitung 26 bzw. der komplementären Bitleitung 28 verbunden. Weil die Verbindungskapazität der Bitleitung 26 und der komplementären Bitleitung 28 groß ist, ändert sich die Spannung der Bitleitungen kaum, und am Speicherzellen-Kondensator 22 und Dummyzellen-Kondensator 40 liegt eine Spannung an, die im Wesentlichen gleich der Versorgungsspannung Vcc ist. Wenn die Daten der Speicherzelle 20a zu diesem Zeitpunkt "1" sind, vollzieht der Speicherzellen-Kondensator 22 eine Zustandsänderung vom Zustand am Punkt E, in 6 dargestellt, zu dem am Punkt A, und die Differenz Q0 zwischen der elektrischen Ladung am Punkt B und der elektrischen Ladung am Punkt A wird als Spannungsänderung der Bitleitung 26 gelesen. Demgegenüber vollzieht, wenn die Daten der Speicherzelle 20a "0" sind, der Speicherzellen-Kondensator 22 eine Zustandsänderung vom Zustand am Punkt E in 6 zu dem am Punkt A. Die Differenz Q1 zwischen den elektrischen Ladungen am Punkt E und am Punkt A werden als eine Spannungsänderung der Bitleitung 26 gelesen. Zu diesem Zeitpunkt ändert die Dummyzelle 36 sich vom Zustand am Punkt H in 7 zu dem Zustand am Punkt G. Die Differenz Qd zwischen den elektrischen Ladungen am Punkt H und am Punkt G wird als Spannungsänderung der komplementären Bitleitung 28 gelesen. Da Q1 > Qd > Q0 gilt, werden die Spannungen, die an die Bitleitung 26 ausgegeben werden, in dieser Reihenfolge kleiner.
Anschließend wird das Lesesignal SE des Leseverstärkers 30 auf den Wert "H" gesetzt. In Antwort darauf verstärkt der Leseverstärker 30 die Differenz zwischen der Spannung auf der Bitleitung 26, die von der Speicherzelle 20a abgeleitet ist, und der Spannung auf der komplementären Bitleitung 28, die von der Dummyzelle 36 abgeleitet ist.
Wenn die Daten der Speicherzelle 20a "1" sind, ist die an die Bitleitung 26 ausgegebene Spannung größer als die an die komplementäre Bitleitung 28 ausgegebene Spannung. Dadurch steigt die Spannung der Bitleitung 26 in Richtung der Versorgungsspannung (Vcc), und der Zustand der Speicherzelle 20a nähert sich dem Zustand am Punkt A. Zu diesem Zeitpunkt sinkt die Spannung der komplementären Bitleitung 28 in Richtung der Erdungsspannung (GND) und die Dummyzelle 36 kehrt aus dem Zustand am Punkt G in den Zustand am Punkt H wiederum zurück.
Wenn die Daten der Speicherzelle 20a "0" sind, ist die an die Bitleitung 26 ausgegebene Spannung kleiner als die an die komplementäre Bitleitung 28 ausgegebene Spannung. Dadurch sinkt die Spannung der Bitleitung 26 und die Speicherzelle 20a ändert sich vom Zustand am Punkt A in den Zustand am Punkt B. Auf der anderen Seite steigt das Potential der komplementären Bitleitung 28 an und der Zustand der Dummyzelle 36 nähert sich dem Punkt G. Dann können die Daten an eine Datenleitung übertragen werden durch Anschalten eine zweiten Auswahlschalters (nicht dargestellt), um die Bitleitung und die Datenleitung miteinander auf bekannte Art und Weise zu verbinden. In dieser Ausführungsform ist die Zellenplattenleitung 35 nicht durch Verwendung von Impulsen zu diesem Zeitpunkt angesteuert, anders als beim herkömmlichen Speicher des ersten Typs. Dadurch besteht bei dieser Ausführungsform nicht das Problem, dass eine Hochgeschwindigkeitsausgabe an die Bitleitung durch Ansteuern der Zellenplattenleitung verhindert wird.
Anschließend wird, wie in 2C dargestellt, der Wert des Zellenplattensteuerungssignals PLE1 auf den Wert "L" gesetzt, um die Zellenplattenleitung 35 in einen floatenden Zustand zu versetzen. Danach wird das Steuersignal S2 auf den Wert "L" gesetzt, und die komplementäre Bitleitung und die Zellenplattenleitung 35 sind elektrisch miteinander verbunden. Als Ergebnis hält, wenn die Daten der Speicherzelle 20a "1" sind, das Potential PL1 der Zellenplattenleitung 35 den Wert der Erdungsspannung (GND), und die Speicherzelle 20a behält den Zustand an Punkt A. Demgegenüber steigt, wenn die Daten der Speicherzelle 20a "0" sind, das Potential PL1 der Zellenplattenleitung 35 auf die Versorgungsspannung (Vcc), und die Speicherzelle 20a ändert sich vom Zustand am Punkt B zum Zustand am Punkt D. Zu die sem Zeitpunkt sind sowohl das Steuersignal S1 als auch das Zellenplattensteuersignal PLE2 auf dem Wert "H". Dadurch behält das Potential PL2 der Zellenplattenleitung 45 den Erdungsspannungswert (GND), und die Dummyzelle 36 hält ihren Zustand.
Anschließend wird das Steuersignal S2 auf den Wert "H" gesetzt und die komplementäre Bitleitung 28 und die Zellenplattenleitung 35 werden elektrisch voneinander getrennt. Danach wird die Spannung des Lesesignals SE des Leseverstärkers 30 auf den Wert "L" gesetzt, das Bitleitungsinitialisierungssignal BLE wird auf den Wert "H" gesetzt und das Zellenplattensteuersignal PLE1 wird auf den Wert "H" gesetzt, wodurch die Bitleitung 26, die komplementäre Bitleitung 28 und die Zellenplattenleitung 35 die Erdungsspannung (GND) aufweisen. Als Ergebnis liegen am Kondensator 22 der Speicherzelle 20a und am Kondensator 40 der Dummyzelle 36 0V an. Demgemäß kehrt, wenn die Daten der Speicherzelle 20a "1" sind, die Speicherzelle 20a in den Zustand am Punkt B zurück, und die Daten "1" werden wieder darauf geschrieben. Wenn die Daten der Speicherzelle 20a "0" sind, kehrt die Speicherzelle 20a in den Zustand am Punkt E zurück, und die Daten "0" werden wieder darauf geschrieben. Zu diesem Zeitpunkt kehrt die Dummyzelle 36 in ihren Ursprungszustand am Punkt "H" zurück. Auf diese Art und Weise wird der Anfangszustand wiederum in den Speicherzellen-Kondensator und den Dummyzellen-Kondensator 40 geschrieben. Das Schreiben und Wiederbeschreiben endet mit dem Anliegen von 0V jeweils an den Speicherzellen-Kondensatoren 22 und 40. Dadurch kann die an die Bitleitung in einem nachfolgenden Zyklus auszugebende Spannung exakt erzeugt werden und damit wird ein zuverlässiger Betrieb erreicht.
Schließlich wird die Spannung jeweils der Wortleitung 32 und der Dummy-Wortleitung 42 auf die Erdungsspannung (GND) gesetzt. Damit liegt kein elektrisches Feld am Speicherzellen-Kondensator 22 oder Dummyzellen-Kondensator 40 an, und die Polarisation jedes dieser Kondensatoren wird aufrechterhalten. Danach wird jeweils das Bitleitungsvorladesignal /BLP und das Bitleitungsinitialisierungssignal BLE auf den Wert "L" gesetzt, und in Vorbereitung einer nachfolgenden Zugriffsoperation werden die Bitleitung 26 und die komplementäre Bitleitung 28 auf den Wert "H" gesetzt.
In dieser Ausführungsform werden die Zellenplattenleitungen 35 und 45 nur dann angesteuert, um einen "H"-Wert zu haben, wenn die Bitleitung 26 oder die komplementäre Bitleitung 28, die elektrisch mit den Zellplattenleitungen 45, 35 mittels der Kontrollsignale S1 bzw. S2 verbunden sind, durch den Leseverstärker 30 auf den Wert "H" verstärkt wird. Die Zellenplattenleitungen 35 und 45 behalten ansonsten den "L"-Wert. Demgemäß ändert sich das Potential der Zellenplattenleitung weniger häufig in dieser Ausführungsform als beim ersten Typ des herkömmlichen Halbleiterspeichers, bei dem das Potential der Zellenplatte sich bei jedem Zugriff auf eine Speicherzelle ändert. Dadurch verbraucht der ferroelektrische Speicher dieser Ausführungsform weniger Steuerstrom. Des Weiteren behalten die Zellenplattenleitungen 35 und 45 im Bereitschaftszustand den Wert "H". Deshalb besteht bei dem ferroelektrischen Speicher dieser Ausführungsform nicht das Problem, das dem herkömmlichen Speicher des zweiten Typs inhärent ist, dass die spontane Polarisation des ferroelektrischen Films des Speicherzellen-Kondensators durch das Kriechen einer elektrischen Ladung vom Speicherknoten zum Substrat oder dergleichen umgekehrt wird.
Beim Schreiben oder Wiederbeschreiben von Daten in die Speicherzellen 20d, 20e, die mit der komplementären Bitleitung 28 verbunden sind, wird der p-Kanal MOS-Transistor 52 angeschaltet und der p-Kanal MOS-Transistor 54 abgeschaltet.
Beim Schreiben oder Wiederbeschreiben von Daten können beide p-Kanal MOS-Transistoren 52 und 54 angeschaltet sein. In diesem Fall kann eine Steuerung leicht erzielt werden.
[Zweite Ausführungsform]
3 zeigt eine zweite Ausführungsform des ferroelektrischen Speichers der vorliegenden Erfindung. In der zweiten Ausführungsform ist ein ferroelektrischer Speicher mit einer Dummyzellenplattenleitung 44 vorgesehen, deren Potential auf dem Erdungspotential gehalten wird. Diese Anordnung verringert die Möglichkeit, dass die spontane Polarisation des Dummyzellen-Kondensators 40 invertiert wird, wenn die Zellenplattenleitung 35 oder die Zellenplattenleitung 45 auf den Wert "H" angesteuert werden. D.h., wenn die Plattenelektrode eines Dummyzellen-Kondensators, der mit einer nicht ausgewählten Dummy-Wortleitung verbunden ist, den Wert "H" hat, und der Speicherknoten des Dummyzellen-Kondensators beim Erreichen des "H"-Werts verzögert, ist es möglich, dass die spontane Polarisation umgekehrt wird. Gemäß der zweiten Ausführungsform verhindert jedoch die Dummyzel len-Plattenleitung 44, die auf Erdungspotential gehalten wird, dass eine solche Möglichkeit eintritt.
In der zweiten Ausführungsform können ebenfalls beim Schreiben oder Wiederbeschreiben von Daten beide p-Kanal MOS-Transistoren 52 und 54 angeschaltet sein, um die Steuerung zu vereinfachen.
Es ist anzumerken, dass bei den Anordnungen der 1 und 3, basierend auf dem Prinzip des geometrischen Mittels, es möglich ist, den zum Ansteuern der Zellenplattenleitungen 35 und 45 erforderlichen durchschnittlichen elektrischen Strom mittels des Abgleichs der Anzahl der Speicherzellen zu minimieren, die mit der Zellenplattenleitung 35 verbunden sind, mit der Anzahl der Speicherzellen, die mit der Zellenplattenleitung 45 verbunden sind. D.h., unter der Annahme, dass die Gesamtanzahl der Speicherzellen N und die Anzahl der mit der Zellenplattenleitung 35 verbundenen Speicherzellen N1 ist, ist dann der zur Ansteuerung der Zellenplattenleitung 35 erforderliche elektrische Strom proportional zu (N1)², und der zur Ansteuerung der Zellenplattenleitung 45 erforderliche elektrische Strom ist proportional zu (N – N1)². Dadurch ist der gesamte elektrische Strom, der zur Ansteuerung der Zellenplattenleitungen 35 und 45 erforderlich ist, proportional zu {(N1)² + (N – N1)²}. Wenn N1 = N/2, ist {(N1)² + (N – N1)²} = {2 (N1 – N/2)² + N²/2} minimal.
In den 1 und 3 ist lediglich eine Spalte von Speicherzellen dargestellt, obwohl tatsächlich jeder Speicher eine Vielzahl von Spalten von Speicherzellen aufweist, so dass die Speicherzellen in einer Matrixform angeordnet sind.
Nachdem die Erfindung derart beschrieben wurde, ist es offensichtlich, dass selbige auf verschiedene Art und Weisen verändert werden kann. Derartige Veränderungen werden nicht als Abweichung vom Umfang der Erfindung betrachtet, und alle derartigen Modifikationen, wie sie für einen Fachmann offensichtlich wären, sind mit Absicht innerhalb des Umfangs der nachfolgenden Ansprüche mit eingeschlossen.

Claims

Ferroelektrischer Speicher mit einer Mehrzahl von Speicherzellen (20a, 20b, 20c, 20d, 20e), die in Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle einen Kondensator (22) und einen Transistor (24) aufweist, wobei der Kondensator eine erste Elektrode und eine dieser gegenüberliegende zweite Elektrode sowie einen ferroelektrischen Film aufweist, der zwischen den beiden Elektroden angeordnet ist, und Binärinformationen mittels eines Polarisationszustands des ferroelektrischen Films speichert und festhält, und wobei entweder die Source-Elektrode oder die Drain-Elektrode des Transistors mit der ersten Elektrode des Kondensators verbunden ist, weiterhin mit: einer Wortleitung (32), die mit einer Gate-Elektrode des Transistors (24) einer Speicherzelle (20a, 20b, 20c, 20d, 20e) verbunden ist; einer Bitleitung (26), die mit der anderen Elektrode aus der Source-Elektrode und Drain-Elektrode des Transistors der Speicherzelle (20a, 20b, 20c) verbunden ist und mit einem Eingang eines Leseverstärkers (30) verbunden ist; einer komplementären Bitleitung (28), die mit einer Referenzspannung versorgt wird und mit dem anderen Eingang des Leseverstärkers verbunden ist; einer ersten Plattenleitung (35), die mit der zweiten Elektrode des Kondensators (22) der Speicherzelle, die mit der Bitleitung (26) verbunden ist, verbunden ist, wobei der ferroelektrische Speicher dadurch gekennzeichnet ist, dass er desweiteren aufweist: ein erstes Schaltmittel (54), durch das die erste Plattenleitung mit der komplementären Bitleitung (28) verbunden wird, wobei bei aktiver Wortleitung (32) und ausgewählter Speicherzelle Daten in diese Speicherzelle geschrieben oder erneut geschrieben werden, indem das erste Schaltmittel (54) angeschaltet wird und eine Spannung der komplementären Bitleitung (28) auf die erste Plattenleitung (35) übertragen wird.
Ferroelektrischer Speicher nach Anspruch 1, wobei die erste Plattenleitung (35) auf einem vorbestimmten Potential gehalten wird, wenn ein Bereitschaftszustand oder ein Zustand vorliegt, bei dem Daten aus der Speicherzelle gelesen werden.
Ferroelektrischer Speicher nach Anspruch 1, wobei die Bitleitung (26) auf einer konstanten Spannung gehalten wird, wenn ein Zustand vorliegt, bei dem die Speicherzelle nicht ausgewählt ist.
Ferroelektrischer Speicher nach Anspruch 1, wobei die erste Plattenleitung (35) auf einer Erdungsspannung gehalten wird, wenn ein Bereitschaftszustand vorliegt.
Ferroelektrischer Speicher nach Anspruch 1, wobei nach dem Schreiben oder dem erneuten Schreiben die Bitleitung (26) und die erste Plattenleitung (35) auf ein Erdungspotential voraufgeladen werden, während die Wortleitung (32) aktiv gehalten wird.
Ferroelektrischer Speicher nach Anspruch 1, desweiteren mit einer Mehrzahl von Dummy-Zellen (36, 46), die in Zeilen und Spalten mit den Speicherzellen (20a–e) angeordnet sind, wobei jede der Dummy-Zellen einen Kondensator (40) und einen Transistor (38) aufweist, wobei der Kondensator eine erste Elektrode und eine dieser gegenüberliegende zweite Elektrode sowie einen ferroelektrischen Film aufweist, der zwischen den beiden Elektroden angeordnet ist, und Binärinformationen mittels eines Polarisationszustands des ferroelektrischen Films speichert und festhält, und wobei entweder die Source-Elektrode oder die Drain-Elektrode des Transistors mit der ersten Elektrode des Kondensators verbunden ist, wobei der ferroelektrische Speicher weiterhin aufweist: Dummy-Wortleitungen (42), die mit Gate-Elektroden der Transistoren (38) der Dummy-Zellen (46, 36) verbunden sind; wobei die Bitleitung (26) außerdem mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (38) einer Dummy-Zelle verbunden ist; wobei die komplementäre Bitleitung (28) außerdem mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (24, 38) einer jeden Speicherzelle (20d, 20e) und einer Dummy-Zelle (36) verbunden ist; wobei die erste Plattenleitung (35) außerdem mit einer Dummy-Zelle (46) verbunden ist, die mit der Bitleitung (26) verbunden ist; eine zweite Plattenleitung (45), die mit den Speicherzellen (20d, 20e) und der Dummy-Zelle (36) verbunden ist, die mit der komplementären Bitleitung (28) verbunden sind; und ein zweites Schaltmittel (52), durch das die zweite Plattenleitung (45) mit der Bitleitung (26) verbunden wird, wobei, wenn eine mit der komplementären Bitleitung (28) verbundene Speicherzelle ausgewählt wurde, Daten in die ausgewählte Speicherzelle geschrieben oder erneut geschrieben werden, indem das zweite Schaltmittel (52) angeschaltet wird und eine Spannung der Bitleitung (26) auf die zweite Plattenleitung (45) übertragen wird.
Ferroelektrischer Speicher nach Anspruch 1, mit einer Mehrzahl von Dummy-Zellen (36, 46), die in Zeilen und Spalten mit den Speicherzellen (20a–e) angeordnet sind, wobei jede der Dummy-Zellen einen Kondensator (40) und einen Transistor (38) aufweist, wobei der Kondensator eine erste Elektrode und eine dieser gegenüberliegende zweite Elektrode sowie einen ferroelektrischen Film aufweist, der zwischen den beiden Elektroden angeordnet ist, und Binärinformationen mittels eines Polarisationszustands des ferroelektrischen Films speichert und festhält, und wobei entweder die Source-Elektrode oder die Drain-Elektrode des Transistors mit der ersten Elektrode des Kondensators verbunden ist, wobei der ferroelektrische Speicher weiterhin aufweist: Dummy-Wortleitungen (42), die mit Gate-Elektroden der Transistoren (38) der Dummy-Zellen (46, 36) verbunden sind; wobei die Bitleitung (26) außerdem mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (24, 38) einer Dummy-Zelle (46) verbunden ist; wobei die komplementäre Bitleitung (28) mit der anderen der Source-Elektrode und Drain-Elektrode des Transistors (24, 38) einer jeden Speicherzelle (20d, 20e) und einer Dummy-Zelle (36) verbunden ist; eine zweite Plattenleitung (45), die mit den Speicherzellen (20d, 20e) verbunden ist, die mit der komplementären Bitleitung (28) verbunden sind; eine dritte Plattenleitung (44), die mit den Dummy-Zellen (36, 46) verbunden ist, die mit der Bitleitung (26) bzw. der komplementären Bitleitung (28) verbunden sind; ein zweites Schaltmittel (52), durch das die zweite Plattenleitung (45) mit der Bitleitung (26) verbunden wird, wobei die dritte Plattenleitung (44) auf einer Erdungsspannung gehalten wird, wobei, wenn eine Speicherzelle, die mit der komplementären Bitleitung (28) verbunden ist, ausgewählt wurde, Daten in die ausgewählte Speicherzelle geschrieben oder erneut geschrieben werden, indem das zweite Schaltmittel (52) angeschaltet wird und eine Spannung der Bitleitung (26) auf die zweite Plattenleitung (45) übertragen wird.
Ferroelektrischer Speicher nach Anspruch 1 mit einer Mehrzahl von Dummy-Zellen (36, 46), die in Zeilen und Spalten mit den Speicherzellen (20a–e) angeordnet sind, wobei jede der Dummy-Zellen einen Kondensator (40) und einen Transistor (38) aufweist, wobei der Kondensator eine erste Elektrode und eine dieser gegenüber liegende zweite Elektrode sowie einen ferroelektrischen Film aufweist, der zwischen den beiden Elektroden angeordnet ist, und Binärinformationen mittels eines Polarisationszustands des ferroelektrischen Films speichert und festhält, und wobei entweder die Source-Elektrode oder die Drain-Elektrode des Transistors mit der ersten Elektrode des Kondensators verbunden ist, wobei der ferroelektrische Speicher außerdem aufweist: Dummy-Wortleitungen (42), die mit den Gate-Elektroden der Transistoren (38) der Dummy-Zellen (46, 36) verbunden sind; wobei die Bitleitung (26) außerdem mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (38) einer Dummy-Zelle verbunden ist; wobei die komplementäre Bitleitung (28) mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (34, 38) einer jeden Speicherzelle (20d, 20e) und einer Dummy-Zelle (36) verbunden ist; wobei die erste Plattenleitung (35) außerdem mit einer Dummy-Zelle (46) verbunden ist, die mit der Bitleitung (26) verbunden ist; eine zweite Plattenleitung (45), die mit den Speicherzellen (20d, 20e) und der Dummy-Zelle (36) verbunden ist, die mit der komplementären Bitleitung (28) verbunden sind; ein zweites Schaltmittel (52), durch das die zweite Plattenleitung (45) mit der Bitleitung (26) verbunden wird, wobei Daten in eine Speicherzelle geschrieben oder erneut geschrieben werden, indem das erste und zweite Schaltmittel (54, 52) angeschaltet wird und eine Spannung der komplementären Bitleitung (28) auf die erste Plattenleitung (35) übertragen wird, während eine Spannung der Bitleitung (26) auf die zweite Plattenleitung (45) übertragen wird.
Ferroelektrischer Speicher nach Anspruch 1 mit einer Mehrzahl von Dummy-Zellen (36, 46), die in Zeilen und Spalten mit den Speicherzellen (20a–e) angeordnet sind, wobei jede der Dummy-Zellen einen Kondensator (40) und einen Transistor (38) aufweist, wobei der Kondensator eine erste Elektrode und eine dieser gegenüberliegende zweite Elektrode sowie einen ferroelektrischen Film aufweist, der zwischen den beiden Elektroden angeordnet ist, und Binärinformationen mittels eines Polarisationszustands des ferroelektrischen Films speichert und festhält, und wobei entweder die Source-Elektrode oder die Drain-Elektrode des Transistors mit der ersten Elektrode des Kondensators verbunden ist, wobei der ferroelektrische Speicher außerdem aufweist: Dummy-Wortleitungen (42), die mit den Gate-Elektroden der Transistoren (24) der Dummy-Speicherzellen (46, 36) verbunden sind; wobei die Bitleitung (26) außerdem mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (24, 38) einer Dummy-Zelle (46) verbunden ist; eine komplementäre Bitleitung (28), die mit der anderen aus der Source-Elektrode und der Drain-Elektrode des Transistors (24, 38) einer jeden Speicherzelle (20d, 20e) und einer Dummy-Zelle verbunden ist; eine zweite Plattenleitung (45), die mit Speicherzellen (20d, 20e) verbunden ist, die mit der komplementären Bitleitung (28) verbunden sind; eine dritte Plattenleitung (44), die mit den Dummy-Zellen (36, 46) verbunden ist, die mit der Bitleitung (26) bzw, der komplementären Bitleitung verbunden sind; ein zweites Schaltmittel (52), durch das die zweite Plattenleitung (45) mit der Bitleitung (26) verbunden ist, wobei die dritte Plattenleitung (44) auf einer Erdungsspannung gehalten wird, und wobei Daten in eine Speicherzelle geschrieben oder erneut geschrieben werden, indem das erste und zweite Schaltmittel (54, 52) angeschaltet wird und eine Spannung der komplementären Bitleitung (28) auf die erste Plattenleitung (35) übertragen wird, während eine Spannung der Bitleitung (26) auf die zweite Plattenleitung (45) übertragen wird.
Ferroelektrischer Speicher nach einem der Ansprüche 6 bis 9, wobei eine gleiche Anzahl von Speicherzellen mit der ersten Plattenleitung (35) und der zweiten Plattenleitung (45) verbunden ist.
Ferroelektrischer Speicher nach einem der Ansprüche 6 bis 9, wobei die erste und zweite Plattenleitung (35, 45) auf einem vorbestimmten Potential gehalten werden, wenn ein Bereitschaftszustand oder ein Lesezustand vorliegt.
Ferroelektrischer Speicher nach einem der Ansprüche 6 bis 9, wobei die Bitleitung (26) und die komplementäre Bitleitung (28) auf einer konstanten Spannung gehalten werden, wenn ein Zustand vorliegt, bei dem keine Speicherzelle ausgewählt ist.
Ferroelektrischer Speicher nach einem der Ansprüche 6 bis 9, wobei die erste und die zweite Plattenleitung (35, 45) auf einer Erdungsspannung gehalten werden, wenn ein Bereitschaftszustand vorliegt.
Ferroelektrischer Speicher nach einem der Ansprüche 6 bis 9, wobei die Bitleitung (26), die komplementäre Bitleitung (28) und die erste und zweite Plattenleitung (35, 45) nach Durchführen des Schreibens oder des erneuten Schreibens auf ein Erdungspotential voraufgeladen werden, während die relevante Wortleitung (32) und die Dummy-Wortleitung (42) aktiv gehalten werden.