DE2634089A1

DE2634089A1 - Schaltungsanordnung zum erfassen schwacher signale

Info

Publication number: DE2634089A1
Application number: DE19762634089
Authority: DE
Inventors: Nobuaki Dipl Ing Ieda; Takao Dipl Ing Yano
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1975-08-11
Filing date: 1976-07-29
Publication date: 1977-02-24
Also published as: CA1050117A; FR2321173B1; US4070590A; DE2634089B2; DE2634089C3; NL7608932A; NL177362C; FR2321173A1; NL177362B

Description

263Λ089

elm MvM

6 Frankfurt <&
ParkB&oßo 13

8520

NIPPON TELEGRAPH AND TELEPHONE PUBLIC CORPORATION, Tokio,

Japan

Schaltungsanordnung zum Erfassen schwacher Signale

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erfassen schwacher Signale enthaltend eine erste und eine zweite Bitleitung, eine mit den Bitleitungen in Verbindung stehende Flipflopschaltung aus MIS-Transistören GL und Qp, deren Quellen miteinander und deren Senken und Gatts über Kreuz miteinander verbunden sind, einen mit seiner Senke an die Quellen der MIS-Transistören Q^ und Qp der Flipflopschaltung angeschlossenen MIS-Transistor Q^, dessen Quelle mit Masse verbunden ist, einen mit seiner Quelle an die erste Bitleitung angeschlossenen MIS-Transistor Qg, einen mit seiner Quelle an die zweite Bitleitung angeschlossenen MIS-Transistor Q₇ sowie eine an die miteinander verbundenen Senken der MIS-Transistoren Qg und Qy angeschlossene Energiequelle.

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Eine derartige Schaltungsanordnung wird unter der Modellnummer i-2107B von der Intel Corporation, VStA, hergestellt und vertrieben. Diese als Ausgangspunkt der Erfindung betrachtete Schaltungsanordnung ist in der Fig. 1 der nachfolgenden Beschreibung dargestellt.

Gegenüber diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, zum Erfassen von schwachen Signalen eine Schaltungsanordnung zu schaffen, deren Energieverbrauch beträchtlich geringer ist und die eine erhöhte Empfindlichkeit aufweist.

Zur Lösung dieser Aufgabe ist die eingangs beschriebene Schaltungsanordnung nach der Erfindung dadurch gekennzeichnet, daß ein MIS-Transistor Gk zwischen die Senke des MIS-Transistors GL und die erste Bitleitung geschaltet ist, wobei die Senke und die Quelle des MIS-Transistors Q^ einen Strompfad vorsehen, daß ein MIS-Transistor Qp- zwischen die Senke des MIS-Transistors Q₂ und die zweite Bitleitung geschaltet ist, wobei die Senke und die Quelle des MIS-Transistors Q,- einen Strompfad vorsehen, daß den miteinander verbundenen Gatts der MIS-Transistören Q^ und Q^ ein erstes Taktsignal zuführbar ist, daß den miteinander verbundenen Gatts der MIS-Transistoren Qg und Qy ein zweites Taktsignal zuführbar ist, daß an die erste und an die zweite Bitleitung jeweils eine Bezugspegelerzeugungsschaltung und eine Vorladeschaltung angeschlossen sind, daß dem Gatt des MIS-Transistors Q-x ein drittes Taktsignal zuführbar ist und daß die MIS-Transistören Q^ und Qj- während der Signalerfassung gesperrt sind.

Die nach der Erfindung ausgebildete Schaltungsanordnung ist insbesondere zur Verwendung in einem Halbleiterspeicher großer Kapazität geeignet. Darüberhinaus ist die nach der Erfindung ausgebildete Schaltungsanordnung in der Lage, das schwache Signal unter Beibehaltung

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einer stabilen Arbeitsweise mit einer hohen Geschwindigkeit zu erfassen.

Nach der Erfindung wird somit eine Schaltungsanordnung zum Erfassen schwacher Signale geschaffen, bei der zwischen die Bitleitungen einerseits und eine als Flipflop-Schaltung ausgebildete Fühlschaltung andererseits MIS-Transistören geschaltet sind, um die störenden Kapazitäten der Bitleitungen von der Fühlschaltung während deren Betrieb zu trennen. Ferner sind im Hinblick auf die zur Trennung dienenden MIS-Transistören mit den Bitleitungen Transistoren zur Hauptenergie zufuhr verbunden. Auf diese Weise wird die Ausbildung eines Gleichstrompfades zwischen der Energiequelle und Masse unterbunden. Gleichzeitig wird die Verbindung der Belastungstransistoren niedrigen Widerstands mit der Fühlschaltung verhindert. An die Bitleitungen sind jeweils eine Vielzahl von Eintransistortyp-Speicherzellen angeschlossen. Wenn die Energiezufuhrtransistoren leitend sind, sind die Trenntransistoren gesperrt, so daß eine Signalerfassung mit sehr kleinem Energieverbrauch vorgenommen werden kann. Da die Bitleitungen von der Fühlschaltung getrennt sind, wird unabhängig von der Anzahl der vorhandenen Speicherzellen die Signalerfassung durch die Fühlschaltung mit einer sehr hohen Geschwindigkeit und außerordentlich hohen Empfindlichkeit vorgenommen. Gleichzeitig wird dadurch ein stabiler Betrieb sichergestellt. Mit der nach der Erfindung ausgebildeten Schaltungsanordnung kann man somit schwache Signale von einer Speicherzelle eines Halbleiterspeichers hochempfindlich, äußerst schnell und stabil erfassen.

Die Erfindung wird im einzelnen an Hand einer Zeichnung erläutert. Es zeigt:

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Fig. 1 eine herkömmliche Schaltungsanordnung zum Erfassen schwacher Signale,

Fig. 2 ein Ausführungsbeispiel einer nach der Erfindung ausgebildeten Schaltungsanordnung zum Erfassen schwacher Signale,

Fig. 3 Signalverläufe zur Erläuterung der in der Fig. 2 gezeigten Schaltung,

Fig. 4 bis 6 weeitere Ausführungsbeispiele von erfindungsgemäßen Schaltungsanordnungen zum Erfassen schwacher Signale und

Fig. 7 Signalverläufe zur Erläuterung der Arbeitsweise der Schaltung nach der Fig. 6.

In der Fig. 1 ist eine herkömmliche Schaltungsanordnung zum Erfassen schwacher Signale dargestellt. Bei dieser Schaltungsanordnung handelt es sich um eine typische integrierte Eintransistortyp-Speicherschaltung, die von MIS-Transistoren Gebrauch macht. Jede Speicherzelle enthält somit einen MIS-Transistor und einen Kondensator.

Die Fig.' 1 zeigt insbesondere einen Teil einer Schaltung eines handelsüblichen Halbleiterspeichers mit den Verbindungen zwischen einer Flipflop-Fühlschaltung aus MIS-Transistoren GL, und Q₂ und Speicherzellen von

2m Bits. Ferner sind Wortleitungen W^, W₂, und Wp_m

vorgesehen. Jede Speicherzelle M enthält einen MIS-Transistor, der jeweils mit einer Wortleitung verbunden ist, und einen Kondensator Cg, der an den MIS-Transistor angeschlossen ist. Ein Lesevorgang läuft in der beschriebenen Schaltungsanordnung folgendermaßen ab: Zunächst werden Bitleitungen B₁ und B₂ auf einen hohen Pegel voraufgeladen, und einer vorbestimmten Wortleitung wird ein

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Signal zugeführt, \im von der dieser Wortleitung zugeordneten Speicherzelle Information zu der mit der Speicherzelle verbundenen Bitleitung zu übertragen. Ein Taktsignal 0-pj wird dann dem Steueranschluß eines Transistors Q-2 zugeführt, um die Flipflop-Fühlschaltung zu betätigen und ein schwaches Signal von der Speicherzelle zu verstärken. Damit ist der Lesevorgang beendet. Um einen stabilen Betrieb sicherzustellen, ist im allgemeinen als zusätzliche Schaltung eine Blind- oder Leerspeicherzelle an jede Bitleitung angeschlossen, um für die in den Speicherzellen gespeicherte Speicherzelleninformation einen Bezugspegel vorzusehen. Bei der in der Fig. 1 dargestellten herkömmlichen Schaltungsanordnung werden die Bitleitungen B₁ und B₂ durch separate Vorladeschaltungen aufgeladen, und zwar auf einen Anfangswert, bei dem es sich um einen Pegel mitten zwischen der Speisespannung und Masse handelt, und ein Signal von einer ausgewählten der Speicherzellen wird der zugehörigen Bitleitung zugeführt. Danach wird ein Taktsignal gL Transistoren Qg und Qy zugeführt, um diese Transistoren einzuschalten und das Signal von der Speicherzelle zu verstärken. Da die Bitleitungen B^ und B₂ im allgemeinen mit großen Störkapazitäten Cg₁ und Cg₂ behaftet sind, müssen die Transistoren Qg und Qy ein großes gm haben, um das von der ausgewählten Speicherzelle an die Bitleitung gelegte Signal rapide zu verstärken. Wenn die Transistoren Qg und Qy eingeschaltet sind, wird zwischen der Speisespannungsquelle und Masse durch einen der Transistoren Qg und Qy, durch einen der Transistoren Q^ und Q₂ und durch den Transistor Q^ ein Strompfad gebildet, durch den ein äußerst hoher Strom fließt, der einem in integrierter Schaltungstechnik ausgebildeten Speicher nicht zuträglich ist. Bei der bekannten Schaltungsanordnung kommt es daher zu einer unerwünschten hohen Wärmeerzeugung und zu einem hohen Energieverbrauch.

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Bei einer Überprüfung der herkömmlichen Schaltungsanordnung nach der Fig. 1 hat es sich gezeigt, daß die Erfassungsempfindlichkeit für den Fall, daß die Belastungstransistoren Qg und GU, weggelassen sind, von den Verstärkungskonstanten der Transistoren Q^ und Qp sowie der Belastungskapazität der Fühlschaltung abhängt, wobei die folgende Beziehung gilt:

Empfindlichkeit/ν- -^

^ACB1 - ^ACB2

ßo¹ Po " ^co

(D

Dabei ist Cq ein konstruierter Mittelwert der Störkapazitäten C₅₁ und Cgp, β Q ein konstruierter Mittelwert der Verstärkungskonstanten β (d.h. β ^ und ßp) der Transistoren GLj und Qp, ^^ώ-ι ^unc* ^B2 ^^e Abweichungen ^von Cq und ß^ und Δβ_ die Abweichungen vonß₀· In der Gleichung (1) ist die Empfindlichkeit als "erfaßbarer Minimumsignalpegel" definiert. Wenn dieser Wert klein ist, ist folglich die Empfindlichkeit hoch. Da bei der in der Fig. 1 dargestellten Schaltungsanordnung die Belastungskapazität während des Detektions- oder Erfassungsvorganges alle Kapazitäten an den Bitleitungen umfaßt, wird in der Gleichung (1) C_Q groß, und es ist daher schwierig, eine hohe Empfindlichkeit zu erreichen·

Die obige Erläuterung wurde unter der Annahme gemacht, daß die Belastungstransistoren Qg und GU nicht vorhanden sind. Wenn man jedoch die Transistoren Qg und Qy vorsieht und während des ErfassungsVorganges berücksichtigt, nimmt die durch die Gleichung (1) dargestellte Empfindlichkeit um so mehr ab, je niedriger die Widerstände dieser Transistoren sind. Mit anderen Worten, dies bedeutet die oben erwähnte hohe Empfindlichkeit.

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- · Aus der US-PS 3 879 621 ist es bekannt, die Bitleitungen und die Fühlschaltung voneinander durch zwischengeschaltete MIS-Transistoren zu trennen. Die Anordnung nach dieser US-Patentschrift unterscheidet sich jedoch in einem hohen Maße von der erfindungsgemäßen Schaltungsanordnung, und zwar insbesondere darin, daß die Transistoren für die Energieversorgung auf der Innenseite für die oben erwähnten Transistoren für die Trennung angeordnet sind, daß die bekannte Schaltungsanordnung nach der US-Patentschrift von der Art ist, bei der ein Wiedereinschreiben in die ausgewählte Speicherzelle durch die Fühlschaltung nicht erforderlich ist, und daß die Belastungstransi stören (QP^ und QP₂ in dieser US-PS) von niedrigem Widerstand eingeschaltet werden, um die Erfassungsempfindlichkeit zu Beginn des Vorganges stark herabzusetzen. Aus der folgenden Beschreibung von Ausführungsbeispielen der Erfindung treten diese Unterschiede deutlich zutage.

In der Fig. 2 ist eine Schaltungsanordnung dargestellt, die die wesentlichsten Teile zur Erläuterung der Erfindung enthält. In den Pig» 1 und 2 sind einander entsprechende Teile mit denselben Bezugszahlen versehene Dies trifft auch für die weiteren Ausführungsbeispiele der Erfindung zu.

Eine in der Schaltungsanordnung nach der Fig. 2 enthaltene Signalfühlschaltung mit Transistoren GL, Q₂ und Q, ist in ähnlicher Weise aufgebaut wie die Fühlschaltung in der Fig. 1. Allerdings sind Transistoren Q. und Qj- in Reihe zwischen die Abfühlschaltung und die Bitleitungen B^ und B₂ geschaltet, um die erforderliche Trennung zwischen diesen Teilen vorzusehen, und den Steueranschlüssen der Transistoren Q» und Qj- wird ein gemeinsames Taktsignal 0C zugeführt. Zwischen die Speisespannungsquelle und die Bitleitungen B^ sowie B₂ sind die

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Leistungstransistoren Qg und Q^ in Reihe geschaltet. ¥enn man den Steueranschlüssen der Transistoren CL· und Q₇ ein Taktsignal 0L zuführt, werden diese Transistoren eingeschaltet und führen den Bitleitungen B^ und Bp Spannungen zu, die gleich der Speisespannung "V™ abzüglich der Schleusenspannung der Transistoren Qg bzw. Q~ sind. Eine erforderliche Anzahl von Eintransistortyp-Speicherzellen, eine Vorladeschaltung PC und eine Bezugspegelerzeugungsschaltung RG sind an jede der Bitleitungen B^ und Bp angeschlossen. Jede Speicherzelle enthält einen Transistor und einen Kondensator. Ferner sind Knotenpunkte a, b, c und d eingezeichnet, und eine Eingabe/Ausgabe-Schaltung ist mit »I/O» identifiziert.

An Hand der Fig. 3 wird die Arbeitsweise der in der Fig. 2 dargestellten Schaltung erläutert.

Dazu wird angenommen, daß die Speisespannung V_DD 12 V beträgt, daß der Vorladepegel 4 V ausmacht und daß der Vorladepegel und ein Bezugspegel einander gleich sind. Ferner wird unterstellt, daß vor der Auswahl der Speicherzellen, d.h. vor einem in der Fig. 3 mit I bezeichneten Zeitpunkt, das Taktsignal 0C 12V beträgt, die Taktsignale 0L und 0DOV betragen und die Potentiale an den Bitleitungen B^ und Bp sowie an den Knotenpunkten a und b der Fühlschaltung von den Vorladeschaltungen PC auf 4 V eingestellt sind.

Weiter wird angenommen, daß zum Zeitpunkt I die Speicherzelle M^, in der eine Information "0" (0 V) gespeichert ist, durch das Anlegen von 12 V an die Wortleitung W^ ausgewählt worden ist, um die in der Speicherzelle M^ gespeicherte Information an die Bitleitung B^ abzugeben. Wenn das Verhältnis der Kapazität C₅₁ der Bitleitung B^ zu der Kapazität der Speicherzelle IYL beispielsweise 40 beträgt, liegen die Potentiale der Knoten a und c auf 3,9 V und damit um 0,1 V niedriger als die Potentiale an den Knoten b und d.

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Wenn das Taktsignal 0C zu einem Zeitpunkt II ein Potential von O V annimmt, werden die Transistoren Q^ und Qt- abgeschaltet, so daß die Abfühl schal tung von den Bitleitungen B^ und Bo getrennt wird und die Information der Speicherzelle M₁ auf die Fühlschaltung beschränkt ist.

Wenn dann zu einer Zeit zwischen Zeitpunkten III und IV das Taktsignal 0D ein Potential von 12 V annimmt, wird der Transistor GU eingeschaltet, um das Signal in Übereinstimmung mit der Information an den Knoten a und b zu verstärken, wodurch die Potentiale an den Knoten a und b O bzw. 4 V annehmen* Wenn das Taktsignal 0D eine schnelle Anstiegszeit aufweist, wird das Potential am Knoten b geringfügig kleiner als sein normaler Wert.

Wenn danach zu einer Zeit zwischen Zeitpunkten IV und V das Taktsignal 0L ein Potential von 12 V annimmt, werden die Transistoren GL- und Qy eingeschaltet, um die Bitleitungen B^ und B₂ auf ein hinreichend hohes Potential zu bringen, beispielsweise auf etwa 10 V.

Wenn nach dem Zeitpunkt IV das Taktsignal 0C wieder 12 V annimmt, nachdem das Taktsignal 0L zur Abschaltung der Transistoren Qg und Q₇ auf 0 V herabgesetzt worden ist, werden die Transistoren Q^ und Qj- eingeschaltet, und die Potentiale an den Knoten c und d werden in Übereinstimmung mit dem bereits von der Fühlschaltung verstärkten Signal herabgesetzt. D.h., Ladungen an der Bitleitung B^ werden durch die Transistoren Q^, Q^ und Q, entladen, um das Potential am Knoten c auf 0 V zu vermindern. Andererseits, werden die Ladungen an der Bitleitung Bp in Übereinstimmung mit den Kapazitäten am Knoten b und an der Bitleitung B₂ erneut verteilt. Wenn beispielsweise das Verhältnis der Kapazität des Knotenpunkts b zur Kapazität der Bitleitung B₂ 1:10 beträgt, nimmt das Potential am Knoten d einen Wert von 9,5 V an. In diesem Augenblick wird

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an der Bitleitung B^ der gleiche Zustand wie derjenige der von der Wortleitung W^ ausgewählten Speicherzelle M₁ hergestellt, und die Information wird durch den im. eingeschalteten Zustand bleibenden Transistor Q^ in die Speicherzelle wieder eingeschrieben.

Wenn zum Zeitpunkt VI das Potential an der Wortleitung W-j auf Null herabgesetzt wird, wird der Transistor Q_g1 abgeschaltet, und die Folge von Vorgängen wird beendet.

Die obige Beschreibung gilt für die Annahme, daß die Information "0" in der Speicherzelle gespeichert ist. Für den Fall, daß die Information "1" (beispielsweise 8 V) in der Speicherzelle gespeichert ist, treten grundsätzlich die gleichen Vorgänge wie bei der gespeicherten Information "0" auf, allerdings mit dem Unterschied, daß die Potentiale an den Knoten a und c einen Wert von 4,1 V annehmen und daß die Knoten a und c bzw. die Knoten b und d auf 9,5 V bzw. 0 V nach Beendigung der Vorgänge eingestellt werden. Im Zusammenhang mit der Speicherung der Information "1" oder "0" in der Speicherzelle M sei bemerkt, daß bei der Übermittlung der Information zur Fühlschaltung von der Speicherzelle M die Stromrichtungen der durch die Transistoren Q^ und Q₁- fließenden Information "1" und "0" einander entgegengesetzt sind, so daß die Transistoren Q^ und Q^ die Eigenschaft haben müssen, Signale in beiden Richtungen zu leiten. Das Taktsignal 0C muß einen hohen Pegel haben, der mehr als etwa das 1,5fache der Schleusenspannungen der Transistoren Q^ und Qf- beträgt, und zwar im Vergleich zu dem Vorladepegel.

Wenn das Ausführungsbeispiel nach der Fig. 2 so ausgebildet ist, daß die Taktsignale 0C und 0L nicht gleichzeitig 12 V annehmen, wird zwischen der Speisespannungsquelle und Masse kein störender Gleichstrompfad ausgebildet, der bei der bekannten Schaltungsanordnung

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vorhanden ist und ein Problem darstellt. Bei der erfindungsgemäßen Schaltungsanordnung liegt somit auch der Energieverbrauch wesentlich niedriger. Wahrend des Detektions- oder Erfassungsvorganges sind die Belastungstransistoren niedrigen Widerstands von den Belastungskapazitäten der Bitleitungen getrennt, so daß beispielsweise die Empfindlichkeit des beschriebenen Ausführungsbeispiels der Erfindung im Vergleich zur Empfindlichkeit der bekannten Schaltungsanordnung mindestens um das Dreifache oder· noch mehr erhöht.wird. Bei der in der Fig. 2 gezeigten Schaltungsanordnung nimmt das Potential am Knoten d in manchen Fällen geringfügig ab, d.h. beispielsweise um 0,5 V, wie es in der Fig. 3 durch A V dargestellt ist. Diese Potentialabnahme ist aber nicht störend, sofern die Kapazitäten an den Bitleitungen hinreichend größer als die Kapazität an der Fühlschaltung sind. Die angegebenen Werte für die Potentiale und Spannungen sollen lediglich zum besseren Verständnis der Erfindung beitragen und keine Einschränkung darstellen.

In der Fig. 4 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt. Bei diesem Ausführungsbeispiel sind die in der Fig. 2 gezeigten Vorladeschaltungen PC aus MIS-Transistören Q_Q und GU gebildet, die mit Hilfe von Taktsignalen 0PC die Bitleitungen B^ und Bp voraufladen. Wenn die Transistoren Qg und Qg in den Triodenbereich gesteuert sind und eine Speisespannungsquelle Vr, den Vorladepegel aufweist, werden die Transistoren durch die bei der Transistorherstellung bedingte Streuung, beispielsweise in der Schleusenspannung, der elektrostatischen Kapazität usw., nicht beeinträchtigt. Dies ist nicht erforderlich, jedoch bei der praktischen Verwendung von Vorteil. Wenn bei der Darstellung nach der Fig. 3 der Spannungspegel der Speisespannungsquelle V_R, die mit den Senken der Transistoren Qq und Qq verbunden ist, auf den mittleren Wert des Signalpegels der Speicherzelle voreingestellt wird,

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ist damit der Vorteil verbunden, daß die Bezugspegelerzeugungsschaltungen RG weggelassen werden können, und daß, wenn der Pegel der Speisespannungsquelle V_R von außen verändert wird, der Arbeitsbereich der Fühlschaltung in einer integrierten Schaltung gemessen werden kann. Wenn allerdings durch das Wortleitungsauswahlsignal ein vom Bezugspegel abweichendes Rauschsignal hervorgerufen wird, kann man gegenüber der ausgewählten Speicherzelle eine Blind- oder Leerzelle mit der Bitleitung verbinden, so daß ein dem genannten Rauschsignal gleiches Rauschsignal der Bitleitung zugeführt wird.

In der Fig. 5 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, das von Blind- oder Leerzellen Gebrauch macht und das zur Verwendung als eine Schaltung geeignet ist, bei der die Speisespannung Vq gleich dem Bezugspegel ist. Die Leerzellen enthalten eine Kombination aus einem Transistor GLj q und einem Kondensator C,^ bzw. eine Kombination aus einem Transistor Q^₂ und einem Kondensator C^₂· Schaltungen zur Zufuhr von Signalen zu den Leerzellen werden von Transistoren Q^₁ bzw. GL^ gebildet. Vor der Betätigung der Fühlschaltung werden Taktsignale 0PC den Steueranschlüssen der Transistoren GL.. und GL-zugeführt, um die Kondensatoren C,>. und C-,ρ durch die Speisespannung VV, aufzuladen, und zwar auf ein mit den Bitleitungen B₁ und Bp gleiches Potential. Wenn dann eine gewünschte Wortleitung ausgewählt ist, wird von der mit der ausgewählten Wortleitung verbundenen Speicherzelle ein Informationssignal an die zugehörige Bitleitung abgegeben und gleichzeitig wird aufgrund der kapazitiven Kopplung der Wortleitung mit der Bitleitung ein Rauschsignal an die Bitleitung gelegt. Um dies zu vermeiden, wird in bezug auf die Fühlschaltung die Leerzelle auf der entgegengesetzten Seite der ausgewählten Wortleitung ausgewählt, so daß der Bitleitung in Phase mit dem erwähnten Rauschsignal ein Rauschsignal zugeführt wird, um beim Betrieb der

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Fühlschaltung für eine bessere Stabilität zu sorgen.

In der Fig. 6 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt. Bei diesem Ausführungsbeispiel ist es möglich, eine Herabsetzung des Potentials am Knoten höheren Potentials um Δν zu verhindern. Diese Potentialherabsetzung um Δ V wurde in Verbindung mit dem Ausführungsbeispiel nach der Fig. 2 erwähnt.

Die in der Fig. 6 gezeigte Schaltungsanordnung unterscheidet sich von dem Ausführungsbeispiel nach der Fig. 2 beispielsweise dadurch, daß MIS-Transistoren GL r und CL c- hohen Widerstands zwischen die Speisespannungsquelle und den Knoten a sowie zwischen die Speisespannungsquelle und den Knoten b geschaltet sind, so daß das Taktsignal 0L den Steueranschlüssen der Transistoren GL r und GL₁ c zugeführt werden kann.

In der Fig. 7 sind Signalverlaufe dargestellt, die zur Erläuterung des Ausführungsbeispiels nach der Fig. dienen. Die Signalverlaufe nach der Fig. 7 sind den Signalverläufen nach der Fig. 3 ähnlich, allerdings mit der Ausnahme, daß die Pegeländerungen an den Knoten a, b, c und d verschieden sind.

Wenn bei der Schaltungsanordnung nach der Fig. 2 das Taktsignal 0C einen niedrigen Pegel hat, wenn sich also die Transistoren Q^ und Qj- in ihrem gesperrten Zustand befinden, werden die Bitleitungen B,, und B₂ aufgeladen. Da bei dem Ausführungsbeispiel nach der Fig. 6 die Transistoren GL^ und GLj,- gleichzeitig mit der Aufladung der Bitleitungen B^ und Bp in den leitenden Zustand gebracht werden, findet in der Fühlschaltung wieder eine Signalverstärkung statt, und die Spannung am Knoten mit dem höheren Potential in der Fühlschaltung wird auf einen Pegel aufgeladen, der etwa gleich dem Aufladepegel der Bitleitungen ist. Wenn dann das Taktsignal 0C auf einen hohen

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Pegel angehoben wird, ist es möglich, die Herabsetzung des Pegels am Knoten mit dem höheren Potential zu verhindern. Diese Herabsetzung wird sonst durch eine Neuverteilung der Ladungen hervorgerufen. Damit ist es möglich, mit einem hinreichend hohen Potentialpegel das Wiedereinschreiben vorzunehmen.

Die Halbleiterspeicher nach den Schaltungsanordnungen der Fig. 2 und 6 wurden experimentell entwickelt. Vor der experimentellen Entwicklung dieser Schaltungen wurden auf einem elektronischen Rechner eine herkömmliche Schaltungsanordnung für einen 4K-Bit-M0S-Speicher mit wahlfreiem Zugriff und die Schaltungen nach den Fig. 2 und 6 simuliert. Die Ergebnisse dieser Simulation sind in der folgenden Tabelle zusammengestellt;

Tabelle

Herkömmliche Schaltung Schaltung nach Fig. 2 Schaltung nach Fig. 6

Energieverbrauch Empfindlichkeit

6 bis 7 mW 200 bis 300 mV

0,13 mW unter 50 mV

0,21 mW unter 50 mV

Aus dieser Tabelle geht hervor, daß bei einer Auslegung der Schaltungsanordnung nach der Erfindung eine Energieeinsparung um den Faktor 30 und eine Erhöhung der Empfindlichkeit um den Faktor 4 im Vergleich zu der üblichen untersuchten Schaltung erzielt wird. Diese auf dem elektronischen Rechner gewonnenen Ergebnisse wurden später durch Experimente bestätigt.

Nach der Erfindung sind die aus einer Flipflop-Schaltung gebildete Signalerfassungsschaltung und die jeweils mit einer Vielzahl von Speicherzellen in Verbindung stehenden Bitleitungen durch zur Trennung dienende Transistoren miteinander verbunden, und Energiespeisetransistoren

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sind· mindestens zwischen die Energiespeisequellen und die Bitleitungen eingeschaltet. Während der Signalerfassung sind die zur Trennung dienenden Transistoren abgeschaltet, so daß der Energieverbrauch der Schaltung gering ist und unabhängig von einer Zunahme der Anzahl der Speicherzellen ein äußerst schneller und hochempfindlicher Detektions- oder Erfassungsvorgang ausgeführt werden kann. Wenn man daher eine nach der Erfindung ausgebildete Schaltungsanordnung auf einen Speicher großer Kapazität in integrierter Schaltungstechnik anwendet, ist es möglich, eine wirtschaftliche integrierte Speicherschaltung hoher Dichte mit Miniaturspeicherzellen zu erhalten, und zwar dadurch, daß der niedrige Energieverbrauch und die hohe Empfindlichkeit der erfindungsgemäßen Schaltung mit Vorteil ausgenutzt wird.

Die Erfindung ist auf die beschriebenen Ausführungsbeispiele nicht beschränkt. Innerhalb der erfindungsgemäßen Lehre sind zahlreiche Modifikationen denkbar. Da beispielsweise der MIS-Transistor Q, in den Schaltungen nach den Fig. 2 und 4 bis 6 für den Fall eines als integrierte Schaltung ausgebildeten Fühlverstärkers nicht mit jeder Flipflopschaltung verbunden zu sein braucht, ist es möglich, die Schaltung derart auszugestalten, daß eine Vielzahl von Flipflopschaltungen, die jeweils Transistoren GLj und Q₂ enthalten, über einen einzigen Transistor GU zur Masse geführt sind. Auf diese Weise können zahlreiche Modifikationen und Abwandlungen vorgenommen werden.

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Claims

Patentansprüche

1.) Schaltungsanordnung zum Erfassen schwacher Signale enthaltend eine erste und eine zweite Bitleitung, eine mit den Bitleitungen in Verbindung stehende Flipflop-Schaltung aus MIS-Transistoren Q₁ und Q₂, deren Quellen miteinander und deren Senken und Gatts über Kreuz miteinander verbunden sind, einen mit seiner Senke an die miteinander verbundenen Quellen der MIS-Transistoren Q₁ und Qp der Flipflop-Schaltung angeschlossenen MIS-Transistor Q,, dessen Quelle mit Masse verbunden ist, einen mit seiner Quelle an die erste Bitleitung angeschlossenen MIS-Transistor Qg, einen mit seiner Quelle an die zweite Bitleitung angeschlossenen MIS-Transistor Qy und eine mit den Senken der MIS-Transistoren Qg und Qy verbundene Energiequelle,

dadur ch gekennzeichnet, daß ein MIS-Transistor Q^ zwischen die Senke des MIS-Transistors Q₁ und die erste Bitleitung (B₁) geschaltet ist, wobei die Senke und die Quelle des MIS-Transistors Q^ einen Strompfad vorsehen, daß ein MIS-Transistor Qc zwischen die Senke des MIS-Transistors Q₂ und die zweite Bitleitung (B₂) geschaltet ist, wobei die Senke und die Quelle des MIS-Transistors Q₁- einen Strompfad vorsehen, daß den miteinander verbundenen Gatts der MIS-Transistoren Q^ und Q,- ein ein erstes Taktsignal {0C) zuführbar ist, daß den miteinander verbundenen Gatts der MIS-Transistoren Qg und Q₇ ein zweites Taktsignal (0L) zuführbar ist, das an die erste Bitleitung und an die zweite Bitleitung jeweils eine Bezugspegelerzeugungsschaltung (RG) und eine Vorladeschaltung (PC) angeschlossen sind, daß dem Gatt des MIS-Transistors Q, ein drittes Taktsignal (0D) zuführbar ist und daß die MIS-Transistoren Q^ und Q,- während der Signalerfassung gesperrt sind.

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2, Schaltungsanordnung, nach. Anspruch 1 „ dadurch gekennzeichnet,, daß die eine Vorladeschaltung einen MIS-Transistor Qg enthält, dessen Quelle an die erste Bitleitung (B^) angeschlossen ist, daß die andere Vorladeschaltung einen MIS-Transistor Qq enthält, dessen Quelle an die zweite Bitleitung (Bo) angeschlossen ist, daß die. Senken der MIS-Transistoren Qg und Qq miteinander verbunden und an eine zweite Energiequelle (Vv>) angeschlossen sind und daß den miteinander verbundenen Gatts der MIS-Transistören Qg und ein viertes Taktsignal (0FC) zuführbar ist.

3. Schaltungsanordnung nach Anspruch 1" oder 2,, dadurch g e k e η η ζ e i c h η e t , daß die BezugspegelerZeugungsschaltungen. Jeweils eine Leerzelle (D ,, ^_W2^ ^au^^we:i-^sei1·

4. Schaltungsanordnung nach Anspruch 2, dadurch g e k e η η ζ e i c h η e t , daß die Spannung der zweiten Energiequelle (Vr,) auf einen Pegel eingestellt ist, der etwa gleich einem Bezugsspannungspegel der Schaltungsanordnung istr, um die Funktion der Bezugspegelerzeugungsschaltung zu übernehmen.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß an die erste Bitleitung (B^) und an die zweite Bitleitung (B₂) Jeweils eine Leerzelle (D^₁, ⁰^) ³³¹Soschlos sen ist, die durch das vierte Taktsignal (0PC) auf einen Pegel einstellbar ist, der gleich einem Vorladepegel der Bitleitung ist.

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6. Schaltungsanordnung nach einem der vorstehenden Ansprüche,,

dadurch gekennzeichnet, daß eine Schaltung zum Auslesen eines erfaßten Signals und eine Schaltung zum zwangsläufigen Einschreiben von außen mit irgendeiner oder mit beiden Bitleitungen verbunden

7. Schaltungsanordnung nach einem der vorstehenden Ansprüche,;

dadurch gekennzeichnet, daß ein MIS-Transistor GLj^ mit seiner Quelle an die Senke des MIS-Transistors GLj- angeschlossen ist,, daß ein MIS-Transistor GL₅ mit seiner Quelle an die Senke des MIS-Transistors QU angeschlossen ist_r daß die Senken der MIS-Transistoren Q^r und Q..,- miteinander verbunden und an die erste Energiequelle (VU«) angeschlossen sind und daß den miteinander verbundenen. Gatts der MIS-Transistoren und CLj,- das zweite Taktsignal (0L) zuführhar ist.

Li/Gu.

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