DE2724646A1

DE2724646A1 - Halbleiterspeicheranordnung

Info

Publication number: DE2724646A1
Application number: DE19772724646
Authority: DE
Inventors: Norihisa Kitagawa; Hugh P Mcadams; Donald J Redwine; Jun Lionel Stewart White
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1976-06-01
Filing date: 1977-06-01
Publication date: 1977-12-15
Also published as: JPS5810799B2; DE2724646C2; JPS5316537A

Description

Halbleiterspeicheranordnung
Die Erfindung bezieht sich auf eine Halbleiterspeicheranordnung und insbesondere auf schnelle Schaltungsanordnungen für einen N-Kanal-MOS-Speicher mit Speicherzellen, die mit einem Transistor arbeiten.
Bei der Herstellung digitaler Anordnungen, insbesondere Kleinrechner, werden in großem Umfang MOS-Direktzugriffspeicher (RAM) verwendet. Die Fähigkeiten und die Kostenvorteilesolcher Speicheranordnungen haben in den letzten Jahren ständig zugenommen. Die Kosten pro Speicherbit nehmen bei MOS-Direktzugriffspeichern in der gleichen Weise ab, wie die Anzahl der Bits oder Speicherzellen pro Baueinheit zunimmt. In der Industrie sind immer größere Direktzugriffspeicher Standardbaueinheiten geworden, beispielsweise 256-Bit-Speicher, 512-Bit-Speicher, 1024-Bit-Speicher und schließlich 4096-Bit-Speicher. Ein Direktzugriffspeicher mit 4096 Bit ist beispielsweise in der US-PS 3 940 747 beschrieben. Derzeit beginnen die Hersteller von Halbleiterbauelementen mit der Produktion von Direktzugriffspeichern mit 16 384 Bits, also sogenannten 16 K-RAM ; dazu sei auf die Zeitschrift "Electronics" vom 19.Februar 1976,Seiten 116 bis 121 und vom 13.Mai 1976, Seiten 81 bis 86 verwiesen.
Wenn die Anzahl der Bits in einem Halbleiterchip zunimmt, nimmt die Zellengröße ab, und zwangsläufig wird auch die Größe des Speicherkondensators in jeder Zelle kleiner.
Auch die Anzahl der Zellen an einer Stellenleitung in der Zellenmatrix nimmt zu, so daß die Kapazität dieser Leitung ansteigt. Diese Faktoren setzen die Größe des an einer Stellenleitung vorhandenen Datensignals herab. Ein voller digitaler Pegel, d.h. der Unterschied zwischen dem Signalwert ~1" und dem Signalwert "O" kann in einer dieser Baueinheiten beispielsweise 10 oder 12 Volt betragen. Die Spannungsdifferenz zwischen einem Signalwert "1" und einem Signalwert "O" für die an eine Stellenleitung in der Speichermatrix aus der ausgewählten Zelle mit einem Transistor gekoppelten Daten kann jedoch nur ein oder zwei Zehntel eines Volts betragen. Zum Lesen dieser Signale mit niedrigem Pegel sind verschiedene Schaltungen vorgeschlagen worden.
Beispiele für Leseverstärker zeigen die US-PS 3 940 747, die oben erwähnten Aufsätze in der Zeitschrift "Electronics", die US-PS 3 838 404, die Zeitschrift "Electronics" vom 13.September 1973, Band 46, Nr.19, Seiten 116 bis 121 und die Zeitschrift "IEEE Journal of Solid State Circuits" vom Oktober 1972, Seite 336.
Bei der Anwendung auf Speichervorrichtungen, die eine hohe Packungsdichte, eine hohe Betriebsgeschwindigkeit und eine niedrige Verlustleistung erfordern, wie es bei dem 16 K-Direktzugriffspeicher erforderlich ist, sind die oben vorgeschlagenen Leseverstärker mit Nachteilen verbunden.
Manche haben eine hohe Verlustleistung und übermässig lange Ladezeiten für die Stellenleitungen. Andere erfordern einen hohen Momentanstrom und eine kritische Taktsteuerung.
Bei einem Ausführungsbeispiel der Erfindung wird eine Schaltung angegeben, bei der viele unerwünschte Eigenschaften bisher bekannter Leseverstärker vermieden werden; bei dieser Schaltung werden die Lasttransistoren in einem bistabilen Leseverstärker über Nachführkondensatoren (Bootstrap - Kondensatoren ) und Paralleltransistoren gesteuert. Bei dieser Schaltung wird eine eigene Taktsignalquelle mit einem Zwischenspannungswert zur Steuerung der Gate-Elektroden der Paralleltransistoren benötigt; diese eigene Taktsignalquelle wird bei einer weiteren Ausführungsform der Erfindung nicht mehr benötigt.
In bekannten dynamischen Direktzugriffsspeichern werden die Ausgangsdaten gewöhnlich von einer Seite einer Spaltenleitung abgenommen,und die Dateneingabe erfolgt auf der gleichen Seite, auch wenn die adressierte Zelle auf der anderen Seite liegt. Bei Baueinheiten mit großer Packungsdichte wie bei einem 16 K-RAM ist die Kapazität der Spaltenleitungen oder der Leseleitungen hoch, was zu einer Verzögerung auf Grund der Zeitperiode führt, die die Leitungen für die Aufladung oder die Entladung auf die vollen logischen Pegel benötigen. Es ist daher vorzuziehen, die logischen Pegel auf den Spaltenleitungen auf jeder Seite der Leseverstärker zu lesen und mit Hilfe von Zwischenausgangspuffern Ausgangssignale mit hohem Pegel zu erzeugen.
Unter der Arbeitsgeschwindigkeit eines Speichers wird allgemein seine Lesezeit und seine Schreibzeit verstanden.
Die Lesezeit ist das Zeitintervall, das für einen Zugriff auf Daten aus dem Speicher erforderlich ist, und die Schreibzeit ist das Zeitintervall, das zum Schreiben von Daten in den Speicher benötigt wird. Die Geschwindigkeit, mit der diese Vorgänge durchgeführt werden können, ist kritisch, da der Trend bei digitalen Anordnungen, in denen diese Speicher benutzt werden, in den letzten 10 Jahren dahin gehen, daß ständig höhere Betriebsgeschwindigkeiten erforderlich wurden. In der Halbleiterindustrie sind daher große Anstrengungen unternommen worden, Speicher mit höheren Arbeitsgeschwindigkeiten zu entwickeln.
Die Lesezeit eines Halbleiter-Chips wird von mehreren Faktoren beeinflußt. Ein Faktor war die Zeitverzögerung zwischen der Stabilisierung der Leseverstärker innerhalb des Speicher-Chips und der Durchschaltung des Ausgangssignals des Leseverstärkers zur Datenausgangsleitung des Chips. Diese Zeitverzögerung wurde absichtlich eingeführt, damit gewährleistet wurde, daß sich die Leseverstärker stabilisiert hatten, ehe ihr Ausgangssignal durchgeschaltet wurde. Die kapazitive Last an den Leseverstärkern wird während eines Lesevorgangs sorgfältig ausgeglichen, und dieser Ausgleich würde gestört und zu Lesef-Whlern führen, wenn die Leseverstärker vor ihrer Stabilisierung durchgeschaltet würden.
Diese Zeitverzögerung wurde typischerweise in einem RC-Lesetaktgenerator verwirklicht, in dem zwei Transistoren A und B-und ein Kondensator für ein Arbeiten als RC-Zeitsteuerglied benutzt wurden. Der Transistor A war mit seiner Source-Elektrode an eine Spannungsquelle Vdd und mit seiner Drain-Elektrode an einen Schaltungspunkt N angeschlossen.
Der Transistor B war mit seiner Source-Elektrode an den Schaltungspunkt N und mit seiner Drain-Elektrode an Masse angeschlossen. Der Kondenstor war ebenfalls zwischen den Schaltungspunkt N und Masse eingefügt.
Vor einem Lesevorgang wurde der Transistor A durchgeschaltet, und der Kondensator wurde auf diese Weise geladen. Während eines Lesevorgangs wurde der transistor B durchgeschaltet, so daß der Kondensator entladen wurde. Die Entladezeit war so ausgelegt, daß sie länger als die für die Stabilisierung der Leseverstärker. erforderliche Zeitdauer war; das Durchschalten der Leseverstärker erfolgte dann, wenn die Entladung beendet war.
Eine Schwierigkeit bei diesem RC-Lesetaktverstärker bestand darin, daß die RC-Zeitkonstante stets beträchtlich größer als die Stabilisierungszeit der Leseverstärker gemacht werden mußte, und nicht gleich dieser Lesezeit gemacht werden konnte. Dies war deshalb der Fall, weil die Zeitsteuerparameter des RC-Glieds und die Leseverstärker auf Grund des unterschiedlichen Aufbaus der beiden Schaltungen unmöglich exakt aneinander angepaßt werden konnten. Leseverstärker sind grutdsätzlich eine Differenzspannungs-Abtastvorrichtung und kein einfaches RC-Entladeglied.
Dieser Unterschied im Schaltungsaufbau hatte auch zur Folge, daß sich die Zeitsteuerparameter der zwei Schaltungen unterschiedlich in Bezug auf Temperaturänderungen verhielten.
Das Ergebnis war, daß die Lesezeit des Speicher-Chips unerwünscht lang war.
Typischerweise empfängt ein Halbleiter-Direktzugriffspeicher eine aus mehreren Bits bestehende Adresse von einer externen Schaltung, wobei diese Adresse die Auswahl einer oder mehrerer bestimmter Zellen innerhalb des Direktzugriffspeichers zum Schreiben oder zum Lesen von Daten bewirkt. Die Adresse wird von anderen Teilen des Systems getrennt vom Direktzugriffspeicher erzeugt. Ein Erfordernis der Schaltung des Direktzugriffspeichers besteht also darin, daß die Zeitsteuerung und die Spannungswerte (oder die Digitalwerte) der Adressensignale, auf die der Speicher reagieren muß, mit dem Rest des Systems kompatibel sein müssen.
Häufig sind die Spannungswerte der Eingangsadresse eines Speichers niedrige Spannungswerte bipolarer Schaltungen, beispielsweise Spannungswerte von TTL-Schaltungen, und keine hohen Spannungswerte wie in MOS-Schaltungen; die Eingangadressensignale mit niedriges Spannungswert ergeben Schwierigkeiten beim Aufbau des Adresseneingabepuffers. Dies ist deshalb der Fall, weil solche Signale Verknüpfungsschaltungen mit MOS-Bauelementen nicht vollständig durchschalten; diese Signale sind also schwierig zu lesen. Das Lesen solcher Signale muß jedoch genau und schnell durchgeführt werden, damit das Speichersystem zuverlässig und schnell sein kann.
Es sind Adresseneingabepuffer entwickelt worden, die mit Adressensignalenmit niedrigen Spannungswerten arbeiten.
Ein Beispiel eines Adressenpuffers ist in der Patentanmeldung P 26 47 892.2 dargestellt; diese Pufferschaltung ergibt zwar Geschwindigkeitsverbesserungen und niedrige Verlustleistungs- und Rauschwerte, doch besteht weiterhin ein Bedarf nach einer Verbesserung dieser Faktoren mit der Zunahme der Packungsdichte von Speicherschaltungen.
In Halbleiterspeichersystemen werden Grundtaktspannungen an Speicherbauelemente wie Direktzugriffspeicher angelegt, und die Bauelemente erzeugen dann intern verschiedene zusätzliche Taktsignale und weitere Steuerspannungen in Abhängigkeit von dem Grundtakt. Der Direktzugriffspeicher muß schnell auf den Grundtakt reagieren, damit die Geschwindigkeit oder Zugriffszeit des Speichersystemsschnell ist. Bei derzeit eingesetzten 4 K-oder 16 K-Bit-Direktzugriffsspeichern,w#e sie in Electronics vom 19.Februar 1976, Seiten 116 bis 121 und vom 13.Mai 1976, Seiten 81 bis 86 beschrieben sind, ist das Grundtaktsignal ein Zeilenadressen-Abtastsignal (RAS-Signal). Das ItÃ§-Signal bewirkt die Eingabe der Zeilenadresse in multiplexierter Form, und es wirkt auch als Grundtaktsignal für das System. Die Geshwindigkeit, mit der der Speicher-Chip di#e Vorderflanke (den Übergang von einem positiven Wert auf Masse) des t-Signals feststellen kann, bildet eine Grenze der Geschwindigkeit oder der Zugriffszeit des Speichers. Der für die Zeitsteuerung des Bauelements kritische Abschnitt des RAS-Signals ist die Vorderflanke oder die zu negativen Werten übergehende Seite, und es steuert üblicherweise einen Eingangstransistor an, der als Negator wirkt; der Ausgang dieses Negators muß sich schnell auf einen vollen logischen Pegel aufladen, damit eine Anzahl weiterer Schaltungen in der Vorrichtung ausgelöst werden. Die Kapazität des Eingangstransistors verzögert jedoch das Aufladen dieses Ausgangsschaltungspunkts.
Ein Halbleiter-Direktzugriffspeicher empfängt eine aus mehreren Bits bestehende Adresse von externen Schaltungen, und diese Adresse bewirkt die Auswahl einer oder mehrerer bestimmter Zellen in dem Direktzugriffspeicher zum Schreiben oder zuntesen von Daten. Die Adresse wird von anderen Teilen des Systems getrennt vom Direktzugriffspeicher erzeugt.
Eine an die Schaltung des Direktzugriffspeichers gestellte Anforderung besteht darin, daß sie abhängig von Zeitsteuersignalwerten und Spannungswerten oder digitalen Signalwerten in den Adreseensignalen arbeiten können muß, die mit dem Rest des Systems kompatibel sind. Die digitalen Signalwerte im System werden oft von den Betriebsspannungen bipolarer Bauelemente (TTL-Betriebsspannungen ) und nicht von den Betriebsspannungen von MOS-Bauelementen bestimmt.
Die Adresseneingaben in den Direktzugriffspeicher sollten die externen Schaltungen nur einer minimalen Strombelastung unterziehen, und die zur Feststellung der Adressensignale angewendete Schaltung sollte nur ein Minimum an Rausch-oder Störspannungsänderungen erzeugen. Die Adressenpufferschaltung sollte nur während eines sehr schmalen Zeitfensters im Verlauf des Betriebszyklus der digitalen Anordnung auf die Adressensignale reagieren, so daß sich die Adressensignale zur Einstellung des nächsten Zugriffzyklus ändern können, ehe der gerade vorliegende Zyklus beendet ist.
Adressenpufferschaltungen, die in dieser Hinsicht zweckentsprechend arbeiten, sind in den oben erwähnten Aufsätzen in der Zeitschrift "Electronics" beschrieben. Trotzdem ist eine fortlaufende Verbesserung dieser Faktoren, insbesondere der Geschwindigkeit, erforderlich, wenn die Zykluszeit von Computeranordnungen immer höhere Anforderungen stellt.
Mit Hilfe der Erfindung sollen demnach schnell arbeitende Schaltungsanordnungen für einen MOS-Direktzugriffspeicher geschaffen werden; insbesondere soll: mittels einer Ausfuhrungsform der Erfindung ein Leseverstärker geschaffen werden, der eine geringe Verlustleistung und eine hohe Arbeitsgeschwindigkeit sowie ei ne hohe Empfindlichkeit aufweist.Ferner soll mit Hilfe der Erfindung eine Halbleiterspeicheranordnung geschaffen werden, die mit höherer Geschwindigkeit und kürzerer Zugriffszeit oder Lesezeit arbeitet. Ferner soll ein . Zwischenausgabepuffer geschaffen werden, der die Übertragung von Daten aus einer Zellenmatrix zur Ausgangsklemme einer Speicheranordnung beschleunigt. Gemäß einer Ausführungsform der Erfindung sollen ein Speicher mit verbesserter Lesezeit und ein Speicher-Lesetaktgenerator geschaffen werden; dieser Lesetaktgenerator soll als Differenzspannungs-Leseschaltung aufgebaut sein. Bei dieser Ausführungsform der Erfindung soll der Lesetaktgenerator so ausgebildet sein, daß er ein Ausgangssignal innerhalb weniger Nanosekunden erzeugt, wenn sich die Leseverstärker stabilisiert haben. Bei dieser Ausführungsform der Erfindung soll der Lesetaktgenerator ferner so ausgestaltet #ein, daß sich seine Zeitsteuerparameter in Abhängigkeit von der Temperatur ebenso wie die Zeitsteuerparameter der Leseverstärker ändern.
Gemäß einer weiteren Ausführungsform der Erfindung sollen eine Schaltung zur Feststellung von Speicheradressensignalen und ein Adresseneingabepuffer mit relativ schneller Arbeitsweise geschaffen werden, wobei der Adresseneingabepuffer so ausgestaltet sein soll, daß er Eingangssignale mit niedrigem Spannungswert exakt feststellt.
Es soll nach einer Ausführungsform der Erfindung auch ein MOS-Direktzugriffspeicher mit einer schnellen Eingabeschaltung für Logik- oder Zeitsteuersignale geschaffen werden, und es soll eine Schaltung geschaffen werden, die die Kapazität ihres Eingangs von ihrem Ausgangsschaltungspunkt isoliert, so daß sich der Ausgangsschaltungspunkt schnell aufladen kann; auch eine Taktsignaleingabe für ein MOS/LSI-Bauelement soll geschaffen werden, die mit hoher Geschwindigkeit arbeiten kann.
Nach einer weiteren Ausführungsform der Erfindung soll eine verbesserte Schaltung zur Feststellung von Adressensignalen oder von anderen Logiksignalen in einem MOS-Direktzugriffspeicher oder dergleichen und insbesondere eine schnell arbeitende Schaltung geschaffen werden, die hinsichtlich der Ansprechzeit steuerung, der Spannungswerte und der Belastung mit dem Rest des Systems kompatibel ist, in dem das Bauelement benutzt werden kann.
Gemäß einer ersten Ausführungsform der Erfindung wird in einem MOS-Direktzugriffspeicher mit einem Transistor enthaltenden Zellen ein Leseverstärker benutzt, der zwei kreuzweise gekoppelte und als bistabile Schaltung verbundene Treibertransistoren in der Mitte jeder Spaltenleitung in der Speichermatrix enthält. Lasttransistoren für die Treibertransistorpaare werden nur während eines Teils des Betriebszyklus mit Hilfe einer Steueranordnung vom Takt eingeschaltet. Die lreibertransistoren sind über zwei verschiedene Wege mit Masse verbunden, die von zwei Transistoren gebildet sind, die an unterschiedlichen Zeitpunkten vom Takt eingeschaltet werden. Während einer anfänglichen Leseperiode wird der Strom durch die Treibertransistoren auf einem niedrigen Wert gehalten, und er kann dann während einer späteren Zeitperiode einen höheren Wert annehmen, so daß ein Ausgangssignal mit einem vollen logischen Pegel erzeugt wird. Die Lasttransistoren werden nach der anfänglichen Leseperiode, d.h. während der späteren Zeitperiode mit Hilfe von Bootstrap-Kondensatoren vom Takt eingeschaltet. Die Gate-Elektroden der Lasttransistoren sind über Nebenschlußtransistoren direkt an die Stellenleitungen angeschlossen, deren Gate-Elektroden jeweils direkt an die Stellenleitung auf der jeweils entgegengesetzten Seite der Leseverstärker angeschlossen sind.
Die Nebenschlußtransistoren bewirken das Sperren des Lasttransistors auf der nach Null gehenden Seite des Leseverstärkers, so daß sie auf diese Weise Energie sparen und einen schnelleren Betrieb ermöglichen.
Gemäß einer zweiten Ausführungsform der Erfindung wird in einem MOS-Direktzugriffspeicher mit Zellen mit einem Transistor ein Leseverstärker mit zwei kreuzweise gekoppelten und als bistabile Schaltung verbundenen Treibertransistoren in der Mitte jeder Spaltenleitung in der Speichermatrix benutzt. Lasttransistoren für die Treibertransistorpaare werden vom Takt nur während eines Teils des Betriebszyklus eingeschaltet; vor diesem Zeitpunkt sind die Zellen adressiert worden. Die Treibertransistoren sind über zwei verschiedene Wege mit Masse verbunden, die von zwei Transistoren gebildet sind, die an verschiedenen Zeitpunkten vom Takt eingeschaltet werden. Während einer anfänglichen Leseperiode wird der Strom durch die Treibertransistoren auf einem niedrigen Wert gehalten, und er kann dann während einer späteren Zeitperiode auf einen höheren Wert ansteigen, so daß ein Ausgangssignal mit vollem logischen Pegel erzeugt wird. Die Lasttransistoren werden vom Takt nach der anfänglichen Leseperiode, d.h. während der späteren Zeitperiode mit Hilfe von Bootstrap-Kondensatoren eingeschaltet. Die Gate-Elektroden der Lasttransistoren sind mit Hilfe von Nebenschlußtransistoren an die Stellenleitungen angeschlossen, an deren Gate-Elektroden ein ausgewählter Spannungswert anliegt; diese Transistoren bewirken das Sperren des Lasttransistors auf der nach Null gehenden Seite des Leseverstärkers.
Gemäß einer dritten Ausführungsform der Erfindung wird in einem M0S-Direktzugriffspeicher mit Zellen mit einem Transistor ein bistabiler Leseverstärker in der Mitte jeder Spaltenleitung benutzt. Ein Zwischenausgabepuffer weist Eingänge auf, die über den Spaltendecodierer mit jeder Seite der Leseverstärker verbunden sind. Der Zwischenausgabepuffer enthält zwei kreuzweise gekoppelte und als bistabile Schaltung verbundene Treibertransistoren wie bei der zweiten Ausführungsform der Erfindung. Vorlade/ Lasttransistoren für Leseschaltungspunkte an den Drain-Elektroden der Treibertransistorpaare werden nur während eines Teils des Betriebszyklus mit Hilfe einer Steueranordnung eingeschaltet. Die Treibertransistoren können mit Hilfe eines Bauelements einfach an Masse gelegt sein, oder sie können über zwei verschiedene Wege mit Masse verbunden sein, die von zwei Transistoren gebildet sind, die an unterschiedlichen Zeitpunkten entsprechend der Patentanmeldung P 27 19 726.8 eingeschaltet werden. Diese Leseschaltungspunkte werden zu Beginn einer anfänglichen Leseperiode an die Spaltenleitungen angekoppelt; das Signal an einer Seite der Spaltenleitung wird niedrig, während das Signal an der anderen Seite hoch bleibt. Während dieser anfänglichen Leseperiode wird der Strom durch die Treibertransistoren niedrig gehalten, und er kann während einer späteren Zeitperiode höher werden, so daß ein Ausgangssignal mit vollem logischen Pegel erzeugt wird. Die Vorlade-Lasttransistoren werden während der anfänglichen Leseperiode, d.h. während der späteren Zeitperiode, von Bootstrapkondensatoren eingeschaltet. Die Gate-Elektroden der Vorlade-Lasttransistoren sind an die Source-Elektroden der Treibertransistoren über Nebenschlußtransistoren angeschlossen, deren Gate-Elektroden jeweils direkt an den Leseschaltungspunkt auf der jeweils anderen Seite der bistabilen Schaltung angeschlossen sind. Die Nebenschluß -transistoren bewirken das Sperren des Vorlade/Lasttransistors auf der nach Null gehenden Seite der bistabilen Schaltung, so daß Energie gespart und ein schnellerer Betrieb ermöglicht werden.
Gemäß einer vierten Ausführungsform der Erfindung ist ein bistabiler Verstärker an einen Differenzspannungsabtasttransistor angeschlossen. Der bistabile Verstärker entspricht in seinem Schaltungsaufbau den Speicherleseverstärkern der zweiten und der dritten Ausführungsform der Erfindung. Somit haben die zwei Schaltungen gleiche Zeitsteuereigenschaften. Der bistabile Verstärker wird von einem Taktsignal im gleichen Zeitpunkt aktiviert, in dem auch die Speicherleseverstärker aktiviert werden. Beide Schaltungen stabilisieren sich daher nahezu im gleichen Zeitpunkt. Der Differenzspannungsabtasttransistor stellt fest, wann sich die bistabile Schaltung stabilisierthat, und er erzeugt zur Anzeige der eingetretenen Stabilisierung ein Ausgangssignal, In einer fünften Ausführungsform der Erfindung werden zwei kreuzweise gekoppelte Transistoren mit Setz- und Rücksetzschaltungspunkten benutzt, die anfänglich auf einen vorbestimmten Wert aufgeladen sind. Die Setz- und Rücksetzschaltungspunkte bewirken eine Kopplung an zwei Lasttransistoren; jeder Lasttransistor weist einen Steuerschaltungspunkt auf, der anfänglich auf einen anderen Wert aufgeladen ist.
Ein Eingangsadressensignal wird durch weiteres Laden ( oder Entladen) der Vorladespannung an den Setz- und Rücksetzschaltungspunkten mit zwei unterschiedlichen Geschwindigkeiten festgestellt. Diese Geschwindigkeiten drücken den Zustand des Eingangsadressensignals aus.
Eine Stromableitschaltung stellt die unterschiedlichen Lade-(oder Entlade) Geschwindigkeiten fest. Als Reaktion darauf leitet die Stromableitschaltung in selektiver Weise die Vorladung vom Setz- oder Rücksetzschaltungspunkt und vom Steuerschaltungspunkt des entsprechenden Lasttransistors ab. Der Zustand des Eingangsadressensignals wird dadurch an den Lasttransistor-Steuerschaltungspunkten festgehalten.
Gemäß einer sechsten Ausführungsform der Erfindung wird in einer Takteingabeschaltung für eine MOS/LSI-Schaltungsvorrichtung von einem Eingangstransistor Gebrauch gemacht, an dessen Gate-Elektrode die vom Wert +V auf Masse übergehende Vorderflanke des Takteingangssignals anliegt. Der Eingangstransistor liegt in Serie mit einem zweiten Transistor, dessen Drain-Elektrode mit dem Ausgangsschaltungspunkt verbunden ist.
Ein Zwischenschaltungspunkt an der Drain-Elektrode des Eingangstransistors ist mit der Gate-Elektrode eines Steuertransistors verbunden, dessen Drain-Elektrode mit der Gate-Elektrode des zweiten Transistors verbunden ist. Diese Schaltungsanordnung bewirkt das Sperren des zweiten Transistors, wenn der Zwischenschaltungspunkt eine zum Einschalten des Steuertransistors ausreichende Spannung erreicht. Wern der zweite Transistor gesperrt wird, lädt sich der Ausgangsschaltungspunkt schneller auf, da er von der Eingangskapazität isoliert ist.
Der Ausgangsschaltungspunkt ist über einen Bootstrap-Lasttransistor mit der Versorgungsspannung verbunden.
Die Gate-Elektrode des zweiten Transistors wird an einem vor der Vorderflanke des Eingangssignals liegenden Zeitpunkt vorgeladen.
In einer siebten Ausführungsform der Erfindung wird ein Adressenpuffer für einen Halbleiterspeicher von zwei kreuzweise gekoppelten MOS-Treibertransis toren gebildet, die als Differenzdetektor wirken; einer dieser Transistoren ist größer als der andere, so daß eine Unsymmetrie entsteht. Das Adresseneingangssignal wird von einem Transistorbauelement an eine Seite des Differenzpaars angelegt. Die Schaltungspunkte an den Ausgängen des Differenzpaars werden vor der Adresseneingabe auf einen hohen Wert vorgeladen; kurz nach der Adresseneingabe werden an diese Ausgangsschaltungspunkte gieiche Ladungen von zwei Kondensatoren angelegt, so daß eine Entladung des Schaltungspunkts verhindert wird, der auf dem Wert "1" bleiben soll. Der Zustand der Ausgangsschaltungspunifte des kreuzweise gekoppelten Transistorpaars wird festgestellt, und es werden Adressensignale erzeugt und festgehalten, unmittelbar nachdem die gleichen Ladungen angelegt sind; anschließend können sich die Adresseneingangssignale ändern, ohne daß die internen Adressensignale beeinflußt werden. Die kreuzweise gekoppelten Treibertransistoren können zwei nach Masse führende Transistoren aufweisen, die an unterschiedlichen Zeitpunkten eingeschaltet werden.
Die Merkmale der Erfindung werden nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen: Fig.1 ein Blockschaltbild einer Halbleiter-Speicheranordnung, in der von den verschiedenen Ausführungsbeispielen der Erfindung Gebrauch gemacht werden kann, Fig.2 eine perspektivische Ansicht der Speicheranordnung von Fig.1 in einem Gehäuse, Fig.3 ein elektrisches Schaltbild einer Matrix aus Speicher-Zellen für die Anordnung von Fig.1 mit Leseverstärkern gemäß der ersten Ausführungsform der Erfindung, Fig.4a bis 4k Zeitdiagramme von Spannungen, die an verschiedenen Punkten der Anordnung nach den Fig.1 und 3 auftreten.
Fig.5 ein genaues Diagramm der Spannung an den Stellenleitungen der Schaltung von Fig.3 in Abhängigkeit von der Zeit, Fig.6 ein elektrisches Schaltbild einer Matrix aus Speicherzellen für die Anordnung von r-'#.i mit Leseverstärkel nach der zweiten Ausführungsform der Erfindung, Fig.7 ein elektrisches Schaltbild einer#Matrix aus Speicherzellen für die Anordnung von Fig.1 mit Zwischenausgangspuffern gemäß der dritten Ausführungsform der Erfindung, Fig.8a bis 8i Zeitdiagramme von Spannungen, die an verschiedenen Punkten der Anordnung nach dieser Ausführungsform der Erfindung auftreten, Fig.9 ein genaues Diagramm der Spannung an bestimmten Schaltungspunkten des Zwischenausgangspuffers von Fig.7 in Abhängigkeit von der Zeit, Fig.10 und Fig.11 ein elektrisches Schaltbild eines Zwischenausgangspuffers bzw. Zeitdiagramme von Spannungen in die sem Puffer gemäß einer Variante der dritten Ausführungsform, Fig.12 ein Blockschaltbild der Anschlüsse an den Differenz-Lesetaktverstärker gemäß einer vierten Ausführungsform, wie er vom MOS-Direktzugriffspeicher nach Fig.1 angewendet wird, Fig.13 ein Schaltbild einer speziellen Ausführungsform des Differenz-Lesetaktverstärkers von Fig.12, Fig.14 ein Zeitdiagramm zur Veranschaulichung der an verschiedenen Schaltungspunkten in der Schaltung von Fig.13 auftretenden Spannungen, Fig.15 ein Schaltbild der fünften Ausführungsform der Erfindung, Log.16 ein Zeitdiagramm von Spannungen an ausgewählten Schaltungspunkten der Schaltung von Fig.15, Fig.17 ein Schaltbild einer Variante der fünften Ausführungsform der Erfindung, Fig.18 ein Zeitdiagramm von Spannungen an ausgewählten Schaltungspunkten in der Schaltung von Fig.17, Fig.19 ein elektrisches Schaltbild einer Schaltung gemäß der sechsten Ausführungsform der Erfindung, Fig.20 ein Zeitdiagramm von Spannungen in der Schaltung von Fig.19, Fig.21 ein elektrisches Schaltbild der Schaltung der siebten Ausfuhrungsform der Erfindung, Fig.22a bis 22e Zeitdiagramme von Spannungen an verschiedenen Punkten der Schaltung von Fig.21 und Fig.23a bis 23e Zeitdiagramme von Spannungen an verschiedenen Punkten der Speicheranordnung nach Fig.1, in der die Schaltung vonFig.21 angewendet wird.
Beschreibung der Ausfilhrunesbeispiele In Fig.1 ist eine MOS-Speicheranordnung dargestellt, in der die verschiedenen Ausführungsbeispiele der Erfindung angewendet werden können. Die Speicheranordnung kann zwar in unterschiedlichen Größen ausgeführt sein, doch ist die Erfindung für die Anwendung bei einem Speicher mit sehr hoher Packungsdichte mit 16 384 Speicherzellen auf einem Silizium-Chip mit einer Fläche von 0,32 cm2 (1/20 inch)be'stimmt, der mittels des N-Kanal-Silizium-Gate-MOS-Verfahrens mit Selbstjustierung hergestellt ist. Die Speicheranordnung besteht aus einer Matrix 10 aus 16 384 Speicherzellen, die allgemein in 128 Zeilen und 128 Spalten aufgeteilt sind; jede Zelle ist eine sogenannte Eintransistorzelle, wie sie in der Zeitschrift Electronics vom 13.Mai 1976, Seiten 81 bis 86 beschrieben ist. Ein Zeilendecodierer 11 wählt eine der 128 Zeilenleitungen aus, die von einer Zeilen- oder X-Adresse bestimmt wird, die in einem 7-Bit-Zeilenadressenpuffer 12 enthalten ist; ein Spaltendecodierer 13 wählt eine von 128 Spaltenleitungen aus, die von einer Spalten-oder Y-Adresse in einem 7-Bit-Spaltenadressenpuffer 14 gebildet ist . Diese Adressen werden über sieben Adressenleitungen 15 an den Halbleiter-Chip im Zeitteilverfahren angelegt. Ein Zeilenadressenabtasteingangssignal (RAS in Fig.4g ) am Eingang 16 gibt beim Wert OV den Zeilenadressenpuffer 12 so frei, daß er eine Zeilenadresse annimmt, die Adressenbits AO bis A6 enthält. In der gleichen Weise gibt: ein Spaltenadressenabtasteingangssignal (= in Fig.4h ) am Eingang 17 beim Wert OV den Spaltenadressenpuffer so frei, daß er eine Spaltenadresse (Bits A7 bis A13)von den Leitungen 15 annimmt.
Die Zeilen- und Spaltenadressen müssen während der in Fig.4f angegebenen Zeitperioden gültig sein.Zur eindeutigen Definition eines Bits aus 16 384 Zellen (214 = 16 384) sind vierzehn Adressenbits erforderlich. Eine Eingabe/ Ausgabe-Steuerschaltung 18 ist über den Spaltendecodierer 13 an die Matrix 10 angeschlossen; sie arbeitet so, daß von einem Dateneingabestift 20 Daten an die Spaltenleitungen angelegt werden, oder daß Daten an den Spaltenleitungen festg#estellt und an einen Datenausgabestift 21 unter der Steuerung durch einen Lese/Schreib-Eingang 22 (RW) und unter der Steuerung durch verschiedene intern erzeugte Takt- und Logikspannungen angelegt werden. Die Baueinheit benötigt an Stiften 23 mehrere verschiedene Versorgungsspannungen; diese umfassen Versorgungsspannungen Vbb, Vcc und Vdd sowie Masse Vss. Manche Schaltungen sind natürlich auch so ausgelegt, daß sie mit einer oder mit zwei Versorgungsspannungen anstelle der drei genannten Versorgungsspannungen arbeiten.
Typische Spannungswerte sind: Vdd = 12V, Vbb = -5V und Vcc = +5V.Wie in Fig.2 zu erkennen ist, hat die Baueinheit von Fig.1 die Form eines Silizium-Chips 24, der in einem Gehäuse 25 mit sechzehn Anschlußstiften 26 entsprechend den oben erwähnten sechzehn Eingangs- und Ausgangsleitungen untergebracht ist. Dünne Golddrähte verbinden Kontaktflächen auf dem Silizium-Chip 24 mit Innenanschlüssen der Stifte 26. Ein nicht dargestellter Deckel dichtet die Baueinheit ab. Das Gehäuse 25 ist 18 mm (3/4 inch)lang und 8mm(0,30 inch)breit, so daß eine große Anzahl dieser Gehäuse auf einer gedruckten Schaltungsplatte mit Standardgröße untergebracht werden kann. Beispielsweise kann ein Kleinrechner auf einer kleinen ijcaltungsplatte einen ganzen 32 K-oder 64 K-Wortspeicher (sechzehn Bits pro Wort) enthalten.
Der herkömmlich aufgebaute Decodierer 11 bewirkt die Auswahl einer der 64 Zeilenleitungen 29-1 auf der linken Seite oder einer der 64 Zeilenleitungen 29-2 auf der rechten Seite. Eine Zeilenleitung ist eine Metalleitung, die sich fast über die gesamte Breite des Chips erstreckt u-d die Gate-Elektroden smn 128 MOS-Transistoren in den dieser Zeile zugeordneten 128 Speicherzellen ansteuert. Die sieben Adressenbits AO bis A6 im Zeilendecodierer 11 wählen eine Zeilenleitung 29 aus 128 Zeilenleitungen aus, so daß das Signal an dieser Leitung einen hohen Wert annimmt, während die Signale an den übrigen 127 Leitungen einen niedrigen Wert beibehalten.
Die Zeilenadresse (die in Fig.4b und Fig.5 mit X bezeichnet ist,) liegt an der ausgewählten Leitung 29 während der Dauer des =-Signals an, wie in Fig.4g zu erkennen ist. Das Adressenbit A6 bewirkt die Auswahl der linken oder der rechten Seite, was bedeutet, daß es die Aktivierung der Leitungen 29-1 oder der Leitungen 29-2 ermöglicht. Die sechs Adressenbits AO bis A7 wählen dann eine der 64 Leitungen in der ausgewählten Hälfte aus. Das Adressenbit A6 bestimmt auch die Aktivierung von Blindzellen in der nicht ausgewählten Seite über Blindzellen-Adressenleitungen 27 während der Dauer des Signals RAS, ,was herhömmlich ist.
Genaue Beschreibunz des ersten Ausführungsbeis#iels(Fig.3 und 5) Nach der Erfindung enthält die Speicheranordnung von Fig.1 in der Mitte jeder Spaltenleitung Leseverstärker 30. Die Leseverstärker haben den Zweck, den an der ausgewählten Spaltenleitung erzeugten niedrigen Signalwert festzustellen, wenn eine Zelle adressiert wird, und diesen niedrigen Signalwert in einen vollen logischen Pegel umzusetzen.
In Fig.3 ist ein Leseverstärker 30 gemäß dieser Ausführungsform der Erfindung in einem Teil der Matrix dargestellt.
Der Leseverstärker 30 enthält grundsätzlich eine bistabile Flipflop-Schaltung mit zwei kreuzweise gekoppelten Treibertransistoren 31 und 32 zusammen mit zugehörigen Lasttransistoren 33 und 34. Zwei Schaltungspunkte 35 und 36 sind an die jeweiligen Hälften 37 und 38 der Spaltenleitung angeschlossen. Diese Schaltungspunkte 35 und 36 sind mit den Gate-Elektroden der entgegengesetzten Transistoren 31 und 32 verbunden, so daß die kreuzweise gekoppelte Schaltung entsteht. Mit der eine Hälfte einer Spaltenleitung bildenden Leitung 37 sind 64 Zellen 40 verbunden; das gleiche gilt für die Leitung 38. Jede Zelle besteht aus einem Transistor 41 und aus einem Kondensator 42; die Gate-Elektrode jedes Transistors 41 wird von einer Zeilenleitung 29-1 oder 29-2 gesteuert (die Zeilenleitung wird auch als Wortleitung und X-Leitung bezeichnet), und jede Zeilenleitung ist mit 128 Gate-Elektroden ebensolcher Transistoren 41 verbunden. In der matrix 10 dieser Ausführungsform sind auf jeder Seite der Leseverstärker 30 insgesamt 64 Zeilenleitungen vorhanden, und es sind natürlich auch 128 Leseverstärker vorhanden, so daß in Fig3 also nur ein sehr kleiner Teil der Matrix 10 zu erkennen ist. Jeder Leseverstärker weist auf 3eder Seite jeweils eine Blindzelle 44 auf, die an die jeweiligen Spaltenleitungen 37 und 38 angeschlossen ist.
Die Blindzellen sind ebenso aufgebaut wie die Speicherzellen 40; sie enthalten jeweils einen Transistor 45 und einen Kondensator 46. Die Leitungen 27 bewirken das Einschalten des Transistors 45 in der Blindzellenzeile auf der Seite des Leseverstärkers, die der entsprecherader Bestimmung durch das Bit A6 der Zeilenadresse ausgewählten Zelle 40 gegenüberliegt, was gleichzeitig mit der Adressierung der ausgewählten Speicherzelle 40 erfolgt. Jede Spaltenleitung 37 oder 38 ist über einen Transistor 49 an eine Bezugsspannungsleitung 48 angeschlossen, wobei die Gate-Elektroden dieser Transistoren vom Taktsignal 7 angesteuert sind; dies bewirkt das gleiche Aufladen der Leitungen 37 und 38 von einem Bezugsspannungswert, der als Spannungswert Vdd oder als ein geringfügig unterhalb dieses Spannungswerts Vdd liegender Wert ausgewählt ist;wenn beispielsweise Vdd den Wert +12V hat und der Wert von Vt etwa bei 1V liegt, dann kann die Spannung Vref etwa 10 oder 11 Volt betragen. Zur Vereinfachung des Schaltungs- Layouts kann jedoch die Spannung Vdd benutzt werden. Die Lasttransistoren 33 und 34 sind an die Spannung Vdd gelegt, und sie werden von der zu beechreibenden Schaltungsanordnung gesteuert. Die Flipflop-Schaltung,die die Transistoren 31 und 32 enthält beginnt zu arbeiten, ehe die Transistoren 33 und 34 leitend gemacht sind, wenn ein an die Drain-Elektroden der Transistoren angeschlossener Schaltungspunkt 50 an Masse gelegt ist.
Der Schaltungspunkt 50 wird über zwei getrennte Wege an Masse gelegt, die in diesem Fall zwei Transistoren 51 und 52 enthalten, die von Taktsignalen #1 und #2 gesteuert werden. Die Transistoren 51 und 52 haben verschiedene Abmessungen, so daß die Größe des von ihnen vom Schaltungspunkt 50 nach Masse Vss gezogenen Stroms unterschiedlich ist. Die Spannung am Schaltungspunkt 50 ändert sich also in Abhängigkeit davon, welcher der Transistoren 51 und 52 eingeschaltet ist. Der Transistor 51 ist der kleinere Transistor, und der Transistor 52 ist etwa zweimal so grot gemeseen am Bauelementverhältnis, also dem Verhältnis von Breite zu Länge des Kanals. Alle 128 Leseverstärker 30 in der Matrix 10 benutzen das gleiche Transistorpaar 51, 52; eine Leitung 53 verbindet die Schaltungspunkte 50 aller Leseverstärker miteinander.
Wenn ein Taktsignal #1 (Fig.4c) positiv wird, wird ein Lesevorgang ausgelöst, und die Flipflop-Schaltung geht in einen stabilen Zustand über, in dem entweder der Transistor 31 leitet und der Transistor 32 gesperrt ist, oder umgekehrt. Die Umschaltrichtung hängt von der Spannungsdiffe#renz an den Leitungen 37 und 38 ab, die ihrerseits davon abhängt, ob in der ausgewählten Zelle 40 der Signalwert 1 oder der Signalwert "O" gespeichert war. Da an einer der Leitungen 37 oder 38 eine geringfügig höhere Spannung als an der jeweils anderen Leitung anliegt, liegt auch an der Gate-Elektrode eines der Transistoren 31 oder 32 eine geringfügig höhere Spannung als am anderen Transistor, so daß ein Transistor beim Übergang des Taktsignals #1 auf einen positiven Wert geringfügig mehr Strom leitet als der andere Transistor.
Für ein kleineres Bauelementverhältnis des Transistors 51 ist die Spannung am Schaltungspunkt 50 höher, und es kann gezeigt werden, daß die Empfindlichkeit des Leseverstärkers 30 während der Anfangsperiode 58 mit der Spannung am Schaltungspunkt 50 für eine gegebene Schwellenspannung und Stellenleitungsspannung direkt in Beziehung steht. Die bis hierher beschriebene Schaltung von Fig.3 ergibt eine hohe Arbeitsgeschwindigkeit, da die Vorladespannung an den Spaltenleitungen 37 oder 38 (die den Wert "1 n beibehalten soll) die Neigung zeigt, während dieser anfänglichen Leseperiode höher zu bleiben, d.h.
während der Periode, in der das#Taktsignal #1 eingeschaltet ist, jedoch vor dem Ubergang des Taktsignal #2 auf einen hohen Wert. Das bedeutet, daß der Leseverstärker von Fig.3 eine minimale Ladezeit für die Spaltenleitungen 37 oder 38 zur Auffrischung des Signalwerts "1 n ergibt, da sich der Schaltungspunkt des Leseversta#kers, der den Wert "19 beibehalten soll, während des anfänglichen Lesevorgangs nicht auf eine niedrige Spannung entlädt.
In Fig.5 ist der zeitabhängige Verlauf der Spannung an den Spaltenleitungen 37 und 38 im Zeitpunkt des Einschaltens des Taktsignals #1 vergrößert dargestellt.
Vor der Adressierung einer der Zeilenleitungen 11-1 oder 11-2 durch ein Adressensignal und vor dem Ubergang des Taktsignals ~1 auf einen hohen Wert ist während der Zeitperiode 53 die Spannung an den Spaltenleitungen 37 und 38 auf den Spannungswert Vref oder etwa Vdd ausgeglichen, wie durch die Aufladung über die Leitung 48 festgelegt wird. Im Zeitpunkt 54 wird das Signal an eins der Leitungen 29-1 oder 29-2 hoch, und die Spannungen an den Leitungen 37 und 38 trennen sich geringfügig um beispielsweise 50 bis 100 Millivolt auf Grund der Tatsache, daß einer der Speicherkondensatoren 42 mit einer Seite verbunden ist, während ein Blindzellenkondensator 46 (der kleiner als der Kondensator 42 ist) mit der anderen Seite verbunden ist. Im Zeitpunkt 55 wird das Taktsignal ~f hoch und eine der Leitungen 37 oder 38 beginnt sich während der Zeitperiode 58 gegen den Wert "O" zu entladen, während sich die andere nur wenig, nicht über etwa 0,3 Volt entlädt, wie die Linien 56 und 57 zeigen. Während der Zeitperiode 58 und vor dem Zeitpunkt 59, an dem das Taktsignal #2 eingeschaltet wird, leitet der Transistor 31 oder der Transistor 32 auf der anderen Seite der ausgewählten Zelle stärker als der der Blindzelle gegenüberliegende Transistor, wenn der Signalwert ")" gespeichert war. Wenn der Signalwert "O" gespeichert war, gilt das Umgekehrte.
Entsprechend dem Hauptmerkmal dieser Ausführungsform der Erfindung enthält der Leseverstärker 30 von Fig.3 eine spezielle Anordnung zur Steuerung des Leitwerts der Lasttransistoren 33 und 34. Die Schaltungspunkte 61 und 62 an den Gate-Elektroden der Lasttransistoren 33 und 34 sind an die Quelle des Taktsignals #2 über geschaltete Kondensatoren 63 und 64 und auch an die Spaltenleitungen 37 und 38 über Transistoren 65 und 66 angeschlossen. Im Gegensatz zu der Schaltung nach der zuvor erwähnten Patentanmeldung sind die Gate-Elektroden der Transistoren 65 und 66 über Leitungen 67 und 68 an jeweils entgegengesetzte Spaltenleitungen 37 und 38 angeschlossen. In der Schaltung nach dieser Patentanmeldung war ein eigenes Taktsignal erforderlich, das sich zwischen Vdd und einer unter Vref liegenden Zwischenspannung von etwa 8 Volt änderte; dies ist bei der hier beschriebenen Schaltung nicht erforderlich. Das in Fig.4d und auch in Fig.5 angegebene Taktsignal #2 schaltet den Transistor 52 ein.
Die Kondensatoren 63 und 64 wirken als Nachführ- oder Bootstrap-Kondensatoren, und sie erzeugen eine hohe Ansteuerspannung an die Gate-Elektroden der Lasttransistoren 33 und 34. Dies ermöglicht eine schnelle Aufladung der Spaltenleitung, an der der Wert "1n erneuert werden soll, wie die Linie 56 von Fig.5 zeigt; dies beschleunigt natürlich die Wiederherstellung der Spannung des Werts nln in der ausgewählten Speicherzelle 40. Die Transistoren 65 und 66 sorgen für die Entladung der Ansteuerspannung an einem der Schaltungspunkte 61 oder 62 an der Gate-Elektrode des Lasttransistors auf der nach Null gehenden Seite des Leseverstärkers. Dies reduziert den Energieverbrauch des Leseverstärkers, und die Arbeitsgeschwindigkeit wird verbessert.
Während der Dauer des Taktsignals 7, das in den Figuren 4a und 5 dargestellt ist, werden die Leitungen 37 und 38 Schaltungspunkte 35 und 36) auf einen Pegel 70 vorgeladen, während das Adressensignal X und die Taktsignale ~1 und p2 den Wert "O" haben; die Schaltungspunkte 61 und 62 werden über die Transistoren 65 und 66 während dieser Zeitperiode auf den Pegel 72 aufgeladen. Der Pegel 72 unterscheidet sich vom Pegel 70 um den Spannungsabfall an den Transistoren 65 oder 66. Die Schaltungspunkte 61 und 62 werden während des Taktsignals X2i durch einen zwischen diese Schaltungspunkte eingefügten Transistor 73 ausgeglichen; das Taktsignal gl liegt an der Gate-Elektrode dieses Transistors. Wenn das Taktsignal ~ im Zeitpunkt 71 den Wert " 0" annimmt, dann werden die Spaltenleitungen 37 und 38 von der Spannung Vref abgetrennt, und gleichzeitig werden die Schaltungspunkte 61 und 62 voneinander isoliert, da der Transistor 73 gesperrt wird. Die Transistoren 65 und 66, die von entgegengesetzten Spaltenleitungen angesteuert werden, bilden nun Entladewege, so daß (a) die Ladung am Schaltungspunkt 61 oder 62 und am Bootstrap-Kondensator 63 oder 64, der an die nach "1" gehende Seite des Leseverstärkers angeschlossen ist, während des Lesens nicht entladen wird und (b) daß die Ladung am anderen Schaltungspunkt und am Bootstrap-Kondensator, der mit der nach "O" gehenden Seite verbunden ist, entladen wird, wenn die Spannung an der Spaltenleitung während des Lesens sinkt. Da die Spannungsdifferenz zwischen den Spaltenleitungen 37 und 38 durch Ladungsteilung des Blindzellenkondensators 46 und des Speicherzellenkondensators 42 entsteht und da das Signal an der ausgewählten X-Leitung 29-1 oder 29-2 und an der Blindzellenauswahlleitung 27 hoch wird, liegt die gleiche Arbeitsweise vor, wie oben im Zusammenhang mit der Zeitperiode 58 von Fig. 5 erwähnt wurde. Da das Taktsignal #1 im Zeitpunkt 55 einen hohen -Wert annimmt, beginnt die Verstärkung der Spannungsdifferenz. Der anfängliche Pegel 72 der Spannung an dem auf den Wert "1" übergehenden Schaltungspunkt der Schaltungspunkte 61 und 62 wird bis zum Zeitpunkt 59 von Fig. 5 aufrechterhalten, während der andere beginnen kann, auf den Wert ~0" abzusinken, wie die Linie 75 zeigt, weil sich die Spannung an den Schaltungspunkten 35 und 36 während des Zeitintervalls 58 ändert, wie die Linien 56 und 57 erkennen lassen. Solange die Trennung kleiner als Vt ist, können die Transistoren 65 und 66 nicht durchschalten, doch wird einer eingeschaltet, wenn die Trennung im Zeitpunkt 77 den Wert Vt erreicht. Im Zeitpunkt 59 wird das Taktsignal #2 dann hoch, was veranlaßt, die Spannung (Leitung 72) an den Gate-Elektroden der Lasttransistoren 33 und 34 über die Kondensatoren 63 und 64 nachzuführen, so daß auch der Transistor 52 durchgeschaltet wird, während die Entladung der auf den Wert"O" übergehenden Seite beschleunigt wird, wie die Linie 57 in Fig.5 erkennen läßt. Wenn im Zeitpunkt 77 die Spannung an der Spaltenleitung auf der auf den Wert" 0" übergehenden Seite um den Wert einer Schwellenspannung Vt unter den Momentanwert an der auf den Wert ~1" übergehenden Seite abfällt, ist der Lesevorgang beendet, und einer der Transistoren 65 oder 66 wird durchgeschaltet und beginnt die Spannung am Bootstrap-Kondensator 63 oder 64 dieser Seite zu entladen, so daß auf diese Weise der entsprechende Lasttransistor 33 oder 34 gesperrt wird. An diesem Zeitpunkt können sich die Spannungswerte an den Schaltungspunkten 61 und 62 trennen, die die Linien 75 und 75 in Fig.5 angeben. Wenn beispielsweise angenommen wird, daß der Schaltungspunkt 35 die auf den Wert tioi übergehende Seite darstellt, (was bedeutet, daß eine ausgewählte Zelle an der Spaltenleitung 37 den Wert "O" oder eine ausgewählte Zelle an der Spaltenleitung 38 den Wert nln speichert), wenn das Signal X während des Zeitintervalls 54 hoch wird, dann nimmt die Spannung am Schaltungspunkt 35 einen Wert an, der geringfügig kleiner als der Spannungswert am Schaltungspunkt 36 ist, was bedeutet, daß der Schaltungspunkt 36 der Linie 56 von Fig.5 entspricht, während der Schaltungspunkt 35 der Linie 57 entspricht.
Beginnend mit dem Zeitpunkt 55 beim Übergang des Taktsignals ~1 auf einen hohen Wert wird die Spannungsdifferenz zwischen den Schaltungspunkten 35 und 36 während des Anfangsabschnitts der Zeitperiode 58 verstärkt, doch ist die Spannung am Schaltungspunkt 35 bis zum Zeitpunkt 77 noch nicht um eine Schwellenspannung Vt unter die Spannung am Schaltungspunkt 36 abgesunken.
Wenn das Taktsignal #2 im Zeitpunkt 59 einen hohen Wert annimmt, dann nimmt die Verstärkung der Spannungsdifferenz zwischen 56 und 57 zu, und der Schaltungspunkt 36 beginnt, sich über den Transistor 34 schnell gegen den Spannungswert Vdd zu entladen, während sich der Schaltungspunkt 35 Uber die Transistoren 31, 51 und 52 langsamer gegen Vss entlädt. Im Zeitpunkt 77 ist die Spannung am Schaltungspunkt 35 um eine Schwellenspannung Vt unter die Spannung am Schaltungspunkt 36 gesunken, und der Transistor 65 schaltet durch, während sich der Schaltungspunkt 61 schnell gegen Vss entlädt, wie die Linie 75 angibt. Durch diese Anordnung wird die Empfindlichkeit der Schaltung nicht herabgesetzt, da die Spannungen an den Schaltungspunkten 61 und62 auf dem Pegel 72 festgehalten bleiben, bis dasLesen beim Auftreten einer Trennung der Spannungen an den Spaltenleitungen um eine Schwellenspannung Vt erfolgt ist. Es sei bemerkt, daß eine äußerst kurze statische Betriebsperiode vorliegen könnte, d.h.
wenn der Lasttransistor 33 auf der auf den Wert ~0" übergehenden Seite und die Massezuleitungstransistoren 51, 52 gleichzeitig leitend sind, wenn der Zeitpunkt 77 nach dem Zeitpunkt 59 auftreten wurde. Diese Zeitperiode zwischen dem Zeitpunkt 59 und dem Zeitpunkt 57 wäre unbedeutend.
Bei der Auswahl der Zeitsteuerung der an die Transistoren 52 und an die Bootstrap-Kondensatoren 63 und 64 angelegten Taktsignale existiert eine Geschwindigkeit#/Leistungs beeinträchtigung. Wenn das Taktsignal #2 beim Anlegen an die Bootstrap-Kondensatoren 63 und 64 im Vergleich zum Anlegen an den Transistor 52 geringfügig verzögert wird, so daß die auf den Wert "O" übergehende Spaltenleitungsspannung 57 um mehr als eine Schwellenspannung Vt unter dem Spannungswert 56 liegt, dann wird der Lasttransistor fUr diese Spaltenleitung nie eingeschaltet, und nur die Entladung der gespeicherten Energie der Spaltenleitungskapazität ergibt einen Energieverbrauch. Die Verzögerung der Anlegung des Taktsignals #2 an die Kondensatoren 63 und 64 kann jedoch eine Erhöhung der Zugriffszeit der Speicheranordnung bewirken. Das verzögerungsfreie Anlegen des Taktsignals p2 ergibt die schnellste Zugriffszeit, doch könnte der Energieverbrauch um einen vernachlässigbaren Wert erhöht werden, da der Lasttransistor der den Wert AO" annehmenden Seite für eine kurze Zeitperiode eingeschaltet werden könnte, wie oben erläutert wurde.
Die Anwendung eines kleinen Bauelementverhältnisses für den Transistor 51 hat zur Folge, daß die Verstärkung für die den Wert "O" annehmende Seite unzureichend ist.
Aus diesem Grund ist der Transistor 52 vorgesehen, damit eine weitere Verstärkung erzeugt wird, damit die Spaltenleitung 37 oder 38, deren Signal einen niedrigen Wert annehmen soll, einen guten0 Pegel erhält. Da im Verlauf von Lese- oder Schreibvorgängen Störsignale von anderen Schaltungen erscheinen, müssen gute digitale Signalwerte an den Leitungen 37 und 38 erzeugt werden, damit ein zuverlässiger Betrieb gewährleistet wird. Für die ausgewählte Y-Leitung 38 wird ein Übertragungsglied 80 leitend gemacht, so daß diese Leitung mit einer Sammelleitung 81 verbunden wird, die zu einem Ausgabepuffer oder einem Eingabepuffer im Eingabe/Ausgabe-Steuerwerk 18 führt. Diese weisen eine zusätzliche Kapazität und zusätzliches Rauschen auf. Aus diesen Gründen sind die hohen digitalen Signalpegel erforderlich, die der größere Transistor 52 ergibt.
Beschreibung des zweiten Ausfühmulasbe ispiels (Fig.6) Si der zweiten Ausführungsform der Erfindung enthält der Leseverstärker 30 von Fig.6 gemäß einem Hauptmerkmal eine spezielle Anordnung zur Steuerung des Leitwerts der Lasttransistoren 33 und 34, wenn das Taktsignal p2 einen hohen Wert annimmt. Die Schaltung vonFig.6 gleicht der Schaltung von Fig.3 mit Ausnahme der nun zu beschreibenden Unterschiede.Die Schaltungspunkte 61 und 62 an den Gate-Elektroden der Lasttransistoren 33 und 34 sind mit der Quelle des Taktsignals #2 über geschaltete Kondensatoren 63 und 64 verbunden; ferner sind sie über Transistoren 65 und 66, die vom Taktsignal #3 (siehe Fig.4k) getaktet werden, mit den Spaltenleitungen 37 und 38 verbunden. Das Taktsignal #3 schaltet nicht vom Spannungswert Vdd zum Massewert Vss um, sondern es ändert sich zwischen dem Spannungswert (Vdd-Vt) und einer Zwischenspannung, kleiner als Vref von etwa 8 Volt (bei einer Spannung Vdd von +12 Volt). Das in Fig.4d und in Fig.7 dargestellte Taktsignal #2 schaltet auch den Transistor 52 ein. Die Kondensatoren 63 und 64 wirken als Bootstrap-Kondensatoren, und sie erzeugen eine hohe Ansteuerspannung an den Gate-Elektroden der Lasttransistoren 33 und 34.
Dies ermöglicht eine schnelle Ladung der Spaltenleitung, die wieder auf den Wert 1" gebracht werden soll, wie die Linie 56 in Fig.5 angibt; dies beschleunigt natürlich die Wiederherstellung der Spannung mit dem Signalwert 1 in der ausgewählten Speicherzelle 40. Die Transistoren 65 und 66 sorgen im Zusammenhang mit dem Zwischenwert 67 des Taktsignals #3 für die Entladung der Ansteuerspannung an einem der Schaltungspunkte 61 oder 62 an der Gate-Elektrode des Lasttransistors auf der den Wert "O" annehmenden Seite des Leseverstärkers. Dies bewirkt eine starke Reduzierung des Energieverbrauchs des Leseverstärkers.
Während der Dauer des Taktsignals 7 (siehe Fig.4a) werden die Leitungen 37 und 38 vorgeladen, während die Taktsignale 81 und #2 den Wert ~0" haben, während das Taktsignal #3 hoch ist; in diesem Zeitpunkt werden die Scnaltungspunkte 61 und 62 auf etwa (Vdd-2Vt) oder den Maximalwert 68 der um Vt verminderten Spannung des Taktsignal #3 vorgeladen, und die Schaltungspunkte 35 und 36 werden auf die Spannung Vref geladen. Wenn das Taktsignal 7 den Wert "O" annimmt, dann werden die Spaltenleitungen 37 und 38 von der Spannung Vref abgetrennt, und gleichzeitig geht das Taktsignal #3 auf den Zwischenspannungswert 67 über. Dieser Zwischenspannungswert 67 ist so gewählt, daß (a) die Ladung am Bootstrap-Kondensator 63 oder 64, der an die den Wert "1" annehmende Seite des Leseverstärkers angeschlossen ist,während des Lesens nicht entladen wird, und daß(b) die Ladung am anderen Bootstrap-Kondensator, der an die den Wert "On annehmende Seite angeschlossen ist, entladen wird, wenn die Spannung an der Spaltenleitung während des Lesens absinkt. Wenn sich eine Spannungsdifferenz zwischen den Spaltenleitungen 37 und 38 durch Ladungsteilung des Blindzellenkondensators 46 und des Speicherzellenkondensators 42 eingestellt hat, wenn das Signal an der ausgewählten X-Leitung 29-1 oder 29-2 hoch wird und das Signal an der Blindzellenauswahlleitung 27 ebenfalls hoch wird, dann liegt die gleiche Arbeitsweise vor, die oben im Zusammenhang mit der Zeitperiode 58 von Fig.5 erläutert wurde. Wenn das Taktsignal p1 im Zeitpunkt 55 einen hohen Wert annimmt, beginnt die Verstärkung der Spannungsdifferenz.Später wird dann das Taktsignal #2 im Zeitpunkt 59 hoch , so daß die Spannung an den Gate-Elektroden der Lasttransistoren 33 und 34 nachgeführt wird, und auch der Transistor 52 schaltet durch und beschleunigt die Entladung der den Wert"On annehmenden Seite, wie die Linie 57 in Fig.5 angibt. Wenn die Spaltenleitungsspannung auf der auf den Wert "O" übergehenden Seite um den Wert einer Schwellenspannung Vt unter den Pegel 67 des Taktsignals #3 absinkt, dann wird der Transistor 65 oder der Transistor 66 eingeschaltet, so daß er beginnt, die Spannung am Bootstrap-Kondensator 63 oder 64 dieser Seite zu entladen und somit den Lasttransistor 33 oder 34 zu sperren.
Für das Ausführungsbeispiel vonFig.6 sei beispielsweise angenommen, daß der Schaltungspunkt 35, die auf den Wert "O" übergehende Seite ist (wobei eine ausgewählte Zelle an der Spaltenleitung 37 den Wert "O" speichert, wenn eine ausgewählte Zelle an der Spaltenleitung 38 den Wert "1" speichert), wenn das Adressensignal X hoch wird, dann ist die Spannung am Schaltungspunkt 35 geringfügig niedriger als die Spannung am Schaltungspunkt 36; in Eg.5 entspricht dabei die Linie 56 dem Schaltungspunkt 36 und die Linie 57 dem Schaltungspunkt 35. Wenn das Taktsignal #1 im Zeitpunkt 55 hoch wird, wird die Differenz der Spannungen an den Schaltungspunkten 35 und 36 während der Zeitperiode 58 verstärkt. Wenn die Spannung am Schaltungspunkt 35 um den Wert einer Schwellenspannung Vt unter den Spannungspegel 67 an der Gate-Elektrode des Transistors 65 absinkt, dann beginnt die Entladung der Spannung am Schaltungspunkt 61.
Wenn das Taktsignal ~2 im Zeitpunkt 59 hoch wird, dann wird die Verstärkung der Spannungsdifferenz zwischen 56 und 57 erhöht, und der Schaltungspunkt 36 beginnt, sich schnell auf den Spannungswert Vdd zu entladen. Wenn der Spannungswert am Schaltungspunkt 35 ausreichend weit unter den Spannungspegel 67 des Taktsignals #3 vor dem Einschalten des Taktsignals #2 abgesunken ist, dann wird der Schaltungspunkt 61 nie nachgeführt, und der Transistor 33 schaltet nicht durch.
Wenn die Spannung am Schaltungspunkt 35 beim Übergang des Taktsignals ~2 auf einen hohen Wert nicht weit genug abgesunken ist, dann wird die Spannung am Schaltungspunkt 61 vom Taktsignal p2 nachgeführt, bis die Spannung am Schaltungspunkt 35 weit genug zur Entladung des Schaltungspunkts 61 absinkt. Dies geschieht in einer sehr kurzen statischen Betriebsperiode, was bedeutet, daß der Lasttransistor 33 und die Masseanschlußtransistoren 51, 52 gleichzeitig leiten.
Bei der Auswahl der Zeitsteuerung der Taktsignale #1 und #2 existiert eine Geschwindigkeits/Energie-Beeint.ächtigung.
Wenn das Taktsignal #2 beim Anlegen an die Bootstrap-Kondensatoren 63 und 64 bezüglich des Anlegens an den Transistor 52 geringfügig verzögert wird, so daß die den Wert "O" annehmende Spaltenleitungsspannung ausreichend weiter als um einen Schwellenspannungswert Vt unterhalb des Spannungspegels 67 des Taktsignals #3 liegt, dann wird der Lasttransistor dieser Spaltenleitung nie durchgeschaltet, und nur die Entladung der gespeicherten Energie der Spaltenleitungskapazität führt zu einem Energieverbrauch.
Das verzögerte Anlegen des Taktsignals #2 an die Kondensatoren 63 und 64 kann jedoch eine Erhöhung der Zugriffszeit der Anordnung zur Folge haben. Das verzögerungsfreie Anlegen des Taktsignals #2 ergibt die schnellste Zugriff 5-zeit, jedoch ist der Energieverbrauch geringfügig erhöht, da der Lasttransistor der auf den Wert "O" übergehenden Seite für eine kurze Zeitperiode eingeschaltet wird.
Wie oben erwähnt wurde, ist das Taktsignal #3 von Fig.4k ein Signal mit zwei Werten, nämlich einem hohen Wert 68 und einem niedrigen Wert 67, der unter der Spannung Vdd, jedoch weit über dem Massewert Vss liegt. Der hohe Pegel 68 bewirkt eine Beschleunigung des Ausgleichs der Spannungen an den Schaltungepunkten61 und 62. Auf Kosten einer Verlang samung des Ausgleichs kann das Taktsignal #3 durch einen konstanten Spannungswert mit dem Pegel 67 ersetzt werden.
Beschreibung des dritten Ausführungsbeispiels (Fig.7 bis 11) Die dritte Ausführungsform ist eine Pufferschaltung, bei der die Prinzipien der vorhergehenden Ausführungsbeispiele angewendet werden. Die Schaltung von Fig.7 ist an die Schaltungspunkte 35 und 36 von Fig3 über Leitungen 91 und 92 angeschlossen.
Fig.7 zeigt einen Zwischenausgabepuffer 19 gemäß der dritten Ausführungsform der Erfindung. Dieser Ausgabepuffer enthält zwei Treibertransistoren 81 und 82, die in Serie zu zwei Vorlade- und Lasttransistoren 83 und 84 geschaltet sind. Abtastschaltungspunkte 85 und 86 zwischen den Ansteuer- und Vorlade/Lasttransistoren sind an die Spaltenleitungshälften 37 und 38 von Fig.3 für die ausgewählte Spalte über Eingangstransistoren 87 und 88, Y-Auswahltransistoren 89 und 9P und Leitungen 91 und 92 angeschlossen. Die Eingangstransistoren 87 und 88 liegen über Transistoren 93 und 94 an Masse, die vom Taktsignal #1 eingeschaltet werden. Die Gate-Elektroden der Vorlade-Lasttransistoren 83 und 84 sind an Schaltungspunkte 95 und 96 angeschlossen, die über Transistoren 97 und 98 aus der Quelle der Spannung +Vdd aufgeladen und von einem Transistor 99 ausgeglichen werden; alle diese Transistoren werden mit dem Taktsignal 7 eingeschaltet. Die Schaltungspunkte 95 und 96 werden während des Betriebs der Schaltung mit Hilfe von zwei geschalteten Kondensatoren 103 und 104 auf einen höheren Wert angehoben, wobei diese Kondensatoren den Kondensatoren 63 und 64 des Leseverstärkers 30 entsprechen. Der untere Teil dieser Kondensatoren ist an das Taktsignal 02Y angelegt.Die Schaltungspunkte 95 und 96 sind mit Hilfe. von Nebenschlußtransistoren 105 und 106 (entsprechend den Transistoren 65 und 66 im Leseverstärker) an einen Schaltungspunkt 100 in einer Massezuführungsanordnung angelegt. Der Schaltungspunkt 100 verbindet die Source-Elektroden der Treibertransistoren 81 und 82 über zwei Transistoren 101 und 102 mit Masse, die unterschiedliche Größen haben und ebenso wirken wie die oben im Zusammenhang mit dem Leseverstärker erörterten Transistoren 51 und 52.
Somit sind die Schaltungspunkte 95 und 96 über die Transistoren 105 und 106 unter Verwendung des Schaltungspunkts 100 an Masse gelegt; in der gleichen Weise werden die Treibertransistoren an Masse gelegt. Ein Transistor 107 verbindet die Gate-Elektroden der Transistoren 81 und 82 und somit die Schaltungspunkte 85 und 86 beim Auftreten des Taktsignals 7.
Beim Betrieb des Zwischenausgabepuffers 19 von Fig.7 wird der Anfangszustand hergestellt, wenn das Signal EA-§ und das Taktsignal ja hoch sind; dadurch werden die Transistoren 97, 98, 99 und 107 eingeschaltet, und die Schaltungspunkte 95 und 96 werden auf die Spannung (Vdd-Vt) aufgeladen, und ausgeglichen. Die Vorlade/Lasttransistoren 83 und 84 werden von der Vorladung an den Gate-Elektroden eingeschaltet, so daß die Schaltungspunkte 85 und 86 auf die Spannung (Vdd-2Vt) aufgeladen werden und vom Transistor 107 ausgeglichen werden. In Fig.9 gibt die Linie 115 die Spannung an den Schaltungspunkten 95 und 96 an, während die Linie 116 die Spannung an den Schaltungspunkten 85 und 86 angibt. Im Zeitpunkt 71 werden beim Übergang des Taktsignals 7 auf einen niedrigen Wert die Schaltungspunkte 85, 86, 95 und 96 isoliert, da alle Vorlade- und Ausgleichstransistoren gesperrt werden.Der Schaltungspunkt 100 ist von Masse abgetrennt, da die Transistoren 101 und 102 gesperrt sind, so daß die Transistoren 105 und 106 die Schaltungspunkte 95 und 96 nicht entladen, obwohl ihre Gate-Elektroden von den Schaltungspunkten 85 und 86 auf einem hohen Wert gehalten werden.
Wenn das Taktsignal 01Y im Zeitpunkt 117 von Fig.9 beginnt, einen hohen Wert anzunehmen,beginnt das Anlegen des #chaltungspunkts 100 über den kleinen Transistor 101 an Masse, und die Transistoren 93 und 94 werden eingeschaltet, so daß die an die Eingangstransistoren 87 und 88 angelegten Spaltendaten wirksam werden. Für die adressierte Spaltenleitung sind die Transistoren 87 und 90 vom Signal Y aus dem Spaltendecodierer 13 eingeschaltet worden, so daß die Spannungen 56 und 57 an den Leitungen 37 und 38 an die Gate-Elektroden der Transistoren 87 und 88 angelegt werden. Dies kann vor dem Zeitpunkt 77 von Fig.5 geschehen. Eine der Spannungen 56 ader 57 ist höher als die andere, so daß einer derSchaltungspunkte 85 oder 86 dazu tendiert, sich über die Transistoren 87 und 93 oder 88 und 94 schneller zu entladen. In Fig.9 sind die Spannungen an den Schaltungspunkten 85 und 86 durch die Linien 118 und 119 angegeben; die Spannungen an den Schaltungspunkten 95 und 96 aind durch die Linien 120 und 121 angegeben. Im Zeitpunkt 122 haben die Spannungen an den Schaltungspunkten 95, 96, 85, 86 und 100 solche Werte, daß einer der Transistoren 105 oder 106 einschaltet und den Schaltungspunkt 95 oder 96 auf der den Wert "0" annehmenden Seite entlädt. Beginnend mit dem Zeitpunkt 122 und vor dem Zeitpunkt 123, bei dem das Taktsignal 02Y hoch wird, entfernen sich die Linien 120 und 121 und die Linien 118 und 119 wesentlich schneller voneinander, da sich der Schaltungspunkt 85 oder 86 auf der ~1 ~Seite durch die Spannung Vdd über den Transistor 83 oder 84 auflädt und da sich der Schaltungspunkt auf der ~0"Seite über den Treibertransistor 81 oder 82 entlädt.
Im Zeitpunkt 123 von Fig.9 wird das Taktsignal 02Y hoch, und der große Transistor 102 beginnt zu leiten, so daß sich der Transistor 81 oder der Transistor 82 auf der 0"-Seite schnell gegen Masse Vss entlädt, wie die Linie 124 erkennen läßt. Auch hinsichtlich der ~0"Seite entlädt sich der Transistor 105 oder der Transistor 106 schnell gegen Masse Vss, wie die Linie 125 zeigt; die Gate-Elektrode des Transistors 105 oder des Transistors 106 auf der ~0" Seite wird durch die kreuzweise Kopplung mit dem entgegengesetzten Schaltungspunkt 85 oder 86 auf einem hohen Wert gehalten, während die Spannung an der Gate-Elektrode des Transistors 105 oder des Transistors 106 auf der "1"-Seite innerhalb eines Bereichs einer Schwellenspannung Vt bezüglich der Spannung am Schaltungspunkt 100 gehalten wird, da sie mit dem Schaltungspunkt 85 oder 86 verbunden ist und da der Transistor 81 oder der Transistor 82 der ~0"Seite an diesem Zeitpunkt stark leitend ist. Das Taktsignal #2Y bewirkt auch eine Nachführung des Pegels des "1"-Schaltungspunkts95 oder 96 auf Grund der Kopplung über die Kondensatoren 103 und 104. Auf die "0"Seite wird ebenfalls eine Ladung gekoppelt, doch wird diese Ladung über den Transistor 105 oder den Transistor 106 nach Masse abgeleitet, der nun über den Transistor 102 stark leitend ist.
Das Ausgangssignal der Zwischenpufferschaltung 19 wird in der Ausführungsform von Fig.4 von den Schaltungspunkten 95 und 96 abgenommen. Die Leitungen 110 und 111 verbinden diese Schaltungspunkte mit vom Taktsignal 02Y eingeschalteten Treibertransistoren 108 und mit Masseenschlußtransistoren 109, damit an Leitungen 112 und 113 Ausgangsdaten in direkter bzw. in negierter Form erzeugt werden. Der Ausgangsanschlußstift 21 kann zur Erzielung eines Ausgangssignals mit drei Zuständen von zwei Transistoren 114und 115 angesteuert werden.
Die Eingabe in die Matrix über den Anschlußstift 20 erfolgt über zwei Transistoren 116, die von einem vom Lese/Schreib-Befehl R/W am Anschluß stift 22 abgeleiteten Schreibsignal eingesahaltet werden.
In Fig.10 ist eine Variante der dritten Ausführungsform der Erfindung dargestellt. In diesem Fall sind die Schaltungspunkte 85 und 86 direkt an die Spaltenleitungshälften 37 und 38 von Fig. 3 über Leitungen 91 und 92 und über Transistoren 89 und 90 und nicht über die Eingangstransistoren 87 und 88 angeschlossen. Somit beginnt einer der Schaltungspunkte 85 und 86, sich zu der den Wert "0" annehmenden Seite der Bpaltenleitung zu entladen, sobald das Signal Yn eingeschaltet wird, wie die Linie 117 in Fig.11 zeigt. In der Schaltung von Fig.10 wird auch der Masseanschlußtransistor 102 nicht verwendet; der vom Taktsignal 01Y im Zeitpunkt 118 eingeschaltete Transistor 101 ist dafür groß genug, um ein Ausgangssignal mit vollem logischen Pegel zu erzeugen. Die geschalteten Kondensatoren 103 und 104 legen im Zeitpunkt 118 das Taktsignal 01Y an die Schaltungspunkte 95 und 96 an, so daß kein dem Taktsignal 02Y entsprechendes Taktsignal benötigt wird. Eine weitere Abwandlung der Schaltung besteht darin, Transistoren 83' und 84' vorzusehen, die die Transistoren 83 und 84 während der Dauer des Taktsignals 7 überbrücken, damit die Schaltungspunkte 85 und 86 vorgeladen werden. Dies hat zur Folge, daß die Schaltungspunkte 85 und 86 auf einen Pegel 119 vorgeladen werden, der dem Wert (Vdd-Vt) entspricht, also dem Wert, auf den die Schaltungspunkte 95 und 96 aufgeladen sind.
Beschreibung des vierten Ausfühnulssbeispiels (Fig.12 bis 14) Fig.12 ist ein genaues Blockschaltbild, das die Wege der Daten- und Taktsignale in der Speicheranordnung von Fig.1 zeigt, die bei einem Speicherlesevorgang gemäß der vierten Ausführungsform benutzt werden. Ein Lesevorgang wird von außen mit Hilfe einer bestimmten Signalfolge an den RAS, CAS und R/W-Leitungen ausgelöst. Diese Signalfolge aktiviert den Taktgenerator 18, der bewirkt, daß die Taktsignale #4 und #14 einen Zustand annehmen, der einen Lesevorgang kennzeichnet. Die Taktsignale #4 und #14 werden von Leseverstärkern 16 und vom Differenz-Lesetaktgenerator 19 empfangen. Die Leseverstärker 16 reagieren auf die Taktsignale #4 und #14 derart, daß sie die in den Zellen der adressierten Zeile gespeicherte Information lesen und diese Information auf die Spaltenleitungen YO bis Y127 legen.
Die Schaltung der Leseverstärker kann so ausgeführt sein, wie in Fig.3 als Beispiel angegeben ist. Der Taktgenerator 19 löst abhängig von den Taktsignalen #4 und #14 einen Takterzeugungsvorgang aus. Der Taktgenerator 19 weist eine Ausgangsleitung 65 auf, die mit dem Spaltendecodierer 15 verbunden ist. Der Spaltendecodierer 15 tastet die Ausgangsspannung V65 an der Leitung 65 ab, und reagiert darauf in der Weise, daß er die Speicherzelleninformationen an der ausgewählten Spaltenleitung zur Signalleitung 26 durchschaltet. Das Signal an der Leitung 26 wird dann vom Eingabe/Ausgabe-Puffer 17 festgehalten und extern über die Leitung 27 gelesen.
Bei dem oben beschriebenen Lesevorgang ist die zeitliche Beziehung zwischen der Stabilisierung der Leseverstärker 16 und der Durchschaltung der ausgewählten Spaltenleitung auf die Signalleitung 16 kritisch. Wenn die ausgewählte Spaltenleitung zur Signalleitung 26 durchgeschaltet wird, ehe sich die Leseverstärker 16 stabilisiert haben, treten Fehler auf. Dies ist deshalb der Fall, weil die Leitung 65 auf Grund ihrer Verbindung zu jedem Spaltenleitungs-Durchschalttransistor eine große Eigenkapazität hat, die zu einer Unsymmetrie der Leseverstärker führt und dadurch eine ungeeignete Stabilisierung verursacht.
Wenn andrerseits die ausgewählte Spaltenleitung zur Informationsleitung 26 erst durchgeschaltet wird, nachdem sich die Leseverstärker 15 schon lange stabilisiert haben, wird die Zugriffszeit der Speicheranordnung 10 unnötig erhöht. Es ist daher anzustreben, an der Leitung 65 ein Signal zu liefern, das den Stabilisierungszeitpunkt der Leseverstärker 16 anzeigt, und dieses Signal unmittelbar zum Durchschalten der ausgewählten Spaltenleitung zur Signalleitung 26 zu benutzen. Die Aufgabe des Generators 19 ist es, ein solches Signal zu liefern. In Fig.13 ist das Schaltbild einer speziellen Ausführungsform des Differenz-Lesetaktgenerators 19 dargestellt. Der Generator 19 besteht grundsätzlich aus einem bistabilen Verstärker 50 und einem Differenzspannungsfühler 60. Der Zweck des bistabilen Verstärkers 50 besteht darin, eine Schaltung mit zeitlichen Eigenschaften zu schaffen, die den zeitlichen Eigenschaften der Leseverstärker 16 sehr ähnlich sind, und der Zweck des Differenzspannungsfühlers 60 ist es, ein Ausgangssignal V65 zu erzeugen, das anzeigt, wann der Verstärker 50 einen stabilen Zustand erreicht hat.
Der Verstärker 50 besteht primär aus einem Setztransistor 51, einem Rücksetztransistor 52, zwei Lasttransistoren 53 und 54, zwei Vorladetransistoren 55 und 56 und einem Entladetransistor 57. Der Setztransistor 51 und der Rücksetztransistor 52 sind kreuzweise gekoppelt, so daß ein Setzschaltungspunkt 58 und ein Rücksetzschaltungspunkt 59 entstehen.Die Schaltungspunkte 58 und 59 sind durch Auswahl der Bauelementverhältnisse (Kanallänge - zu Kanalbreite) absichtlich unsymmetrisch; als Alternative kann der Setzschaltungspunkt 58 auch so ausgebildet sein, daß seine Kapazität geringfügig kleiner als die Kapazität des Rücksetzschaltungspunkts59 ist. Es ist auch möglich, beide Möglichkeiten der Erzielung der Unsymmetrie anzuwenden.
Der Setzschaltungspunkt 58 ist mit dem Lasttransistor 53 und dem Vorladetransistor 55 verbunden. In gleicher Weise ist auch der Rücksetzschaltungspunkt 59 mit dem Lasttransistor 54 und dem Vorladetransistor 56 verbunden.
Dieser Schaltungsaufbau ist dem Aufbau der Leseverstärker 16 ziemlich ähnlich; diese Ahnlichkeit macht es möglich, daß die zwei Schaltungen auch sehr ähnliche Eigenschaften in ihrem zeitlichen Verhalten aufweisen.
Der Differenzspannungsfühler 60 besteht primär aus einem Differenzspannungsfühlertransistor 61 und einem Vorladetransistor 62. Die Drain-Elektrode 63 des Transistors 61 ist. mit dem Setzschaltungspunkt 58 verbunden, und seine Gate-Elektrode 64 ist mit dem Rücksetzschaltungspunkt 59 verbunden. Die Ausgangsleitung 65 ist mit der Source-Elektrode 66 des Transistors 61 und mit der Drain-Elektrode 67 des Vorladetransistors 62 verbunden.
Die Arbeitsweise des Taktgenerators 19 wird von den Taktsignalen #4 und ~14 gesteuert. Das Taktsignal #4 ist an die Gate-Elektroden der Vorladetransistoren 55, 56 und 62 angelegt; seine Aufgabe ist es, einen Vorladevorgang freizugeben oder zu verhindern. Das Taktsignal #14 ist an die Gate-Elektroden der Transistoren 53, 54 und 57 angelegt; seine Aufgabe ist es, den Taktgenerator 19 zu aktivieren und dadurch das Ausgangstaktsignal V65 zu erzeugen.
Die Art und Weise, wie die Taktsignale #4 und p14 sowie die resultierenden Spannungen innerhalb des Taktgenerators 19 ablaufen, ist in Fig.14 genau dargestellt. Während eines anfänglichen Zeitintervalls 70 hat das Taktsignal #4 den Signalwert i, und das Taktsignal #14 hat den Signalwert ~0". Der Signalwert ~1" des Taktsignals #14 schaltet den Transistor 56 ein, so daß die Spannung V59 am Schaltungspunkt 59 auf ein Potential ansteigt, das um eine Schwellenspannung (Vt) unter der Spannung des Taktsignals #4 liegt. In gleicher Weise werden die Spannung V58 am Schaltungspunkt 58 und die Spannung V65 an der Leitung 65 ebenfalls um eine Schwellenspannung unter den Spannungspegel des Taktsignals #4 angehoben.
Während eines zweiten Zeitintervalls 71 haben beide Taktsignale #4 und #14 den Signalwert nO, Die Transistoren 53, 54, 55 , 56, 57, 61 und62 werden daher gesperrt; die Vorladespannungen V58, V59 und V65 bleiben auf dem Wert, den sie während des Zeitintervalls 70 angenommen haben.
Während eines dritten Zeitintervalls 72 geht das Taktsignal p14 auf den Signalwert ~1" über, während das Taktsignal #4 den Signalwert ~Of' beibehält. Dadurch wird in den Leseverstärkern 16 ein Speicherzellenlesevorgang ausgelöst, da das Taktsignal #4 an die Lasttransistoren der Leseverstärker 16 gelangt; gleichzeitig löst das Taktsignal #4 im Taktgenerator 19 die Taktsignalerzeugung aus.
Bei dieser Taktsignalerzeugung spielen sich folgende Vorgänge ab: Der Signalwert "1"des Taktsignals p4 bewirkt das Einschalten des Transistors 57, so daß für den Setzschaltungspunkt 58 und den Rücksetzschaltungspunkt 59 Entladewege geschaffen werden. Der Setzschaltungspunkt 58 entlädt sich über die Transistoren 57 und 51, während sich der Rücksetzschaltungspunkt 59 gleichzeitig über die Transistoren 57 und 52 entlädt. Wie zuvor erläutert wurde, hat der Schaltungspunkt 58 jedoch eine kleinere Kapazität als der Schaltungspunkt 59. Daher entlädt sich der Schaltungspunkt 58 schneller als der Schaltungspunkt 59. Wenn die Spannung am Schaltungspunkt 58 auf einen Pegel abgesunken ist, der um den Wert einer Schwellenspannung über dem Massepotential liegt, dann wird der Transistor 52 gesperrt, so daß der Entladevorgang des Schaltungspunkts 59 aufhört.
Während des Zeitintervalls 73 lädt sich der Schaltungspunkt 59 über den Lasttransistor 54 auf, und der Schaltungspunkt 58 entlädt sich weiter über die Transistoren 57 und 51.
Die Differenz zwischen den Spannungen an den Schaltungspunkten 58 und 59 nimmt somit zu und erreicht bald die Größe einer Schwellenspannung.
Während des Zeitintervalls 74 ist die Spannungsdifferenz zwischen den Schaltungspunkten 58 und 59 größer als eine Schwellenspannung, so daß der Differenzspannungs-Fühlertransistor 61 einschaltet. Die an der Leitung 65 vorhandene Vorladung entlädt sich daher über die Transistoren 61, 51 und 57, und die Spannung V65 fällt nahezu auf das Massepotential ab.
Der negative Übergang der Spannung V65 geschieht innerhalb weniger Nanosekunden derzeit, wenn die Leseverstärker 16 schalten. Diese enge Zeitkorrelation ist vorhanden, weil (1) das Taktsignal #14 gleichzeitig den Taktgenerator 19 und die Leseverstärker 16 auslöst, (2) beide Schaltungen von einem bistabilen Verstärker mit ähnlichem Schaltungsaufbau und daher mit ähnlichen Zeitparametern Gebrauch machen, (3) der bistabile Verstärker 50 schaltet, wenn die Spannung V59 um eine Schwellenspannung Vt größer als die Spannung V58 ist, und (4) der Differenzspannungs-Fühlertransistor 61 schaltet, wenn der bistabile Verstärker 50 durchgeschaltet hat.
An der Leitung 65 bleibt ein niedriger Spannungswert bestehen, bis das Taktsignal #4 den Signalwert "1" annimmt und das Taktsignal #14 den Signalwert "0" annimmt. Wenn dies eintritt beginnt einZeitintervall 75, in dessen Verlauf die Vorladespannungen des Zeitintervalls 70 wieder hergestellt werden.
Beschreibung des fünften Ausfiihnuigsbeispiels (fix.15 bis Fig.18) Die fünfte Ausführungsform ist eine Adressenpuffer- oder Speicherschaltung, wie die Zeilen- oder Spaltenadressen Speicher 12 oder 14 von Fig.1, wobei sieben Zeilenadressenpuffer und sieben Spaltenadressenpuffer benutzt würden.
In Fig.15 ist ein Schaltbild eines Adressenpuffers nach der fünften Ausführungsform der Erfindung dargestellt.
Die Hauptelemente dieser Ausführungsform sind ein Setztransistor 40, ein Rücksetztransistor 45, ein erster getakteter Lasttransistor 50, ein zweiter getakteter Lasttransistor 55, ein Adresseneingabetransistor 60, ein Ausgleichstransistor 70, eine Vorladeschaltung 80, zwei Bootstrap-Kondensatoren 90 und 91, eine Stroableitschaltung 100 und eine Ausgabeschaltung 130.
Der Setztransistor 40 und der Rücksetztransistor 45 sind zur Bildung eines Setzschaltungspunkts 41 und eines Rücksetzschaltungspunkts 46 kreuzweise gekoppelt. Dieses kreuzweise gekoppelte Transistorpaar ist dadurch unsymmetrisch, daß entweder die Transistoren 40 und 45 unterschiedlich groß gemacht werden, die Kapazität des Rücksetzschaltungspunkts 46 geringfügig kleiner als die Kapazität des Setzschaltungspunkts 41 gemacht wird oder daß beide Möglichkeiten angewendet werden.
Der erste getaktete Lasttransistor 50 lädt den Setzschaltungspunkt 41 über eine an ein Taktsignal #12 gelegte Source-Elektrode 51 und eine an den Setzschaltungspunkt angeschlossene Drain-Elektrode 52 auf.
In gleicher Weise lädt der zweite getaktete Lasttransistor 55 den Rücksetzschaltungspunkt 46 über eine an das Taktsignal ~12 gelegte Source-Elektrode 56 und eine an den Rücksetzschaltungspunkt 46 angeschlossene Drain-Elektrode 57 auf.
Die Leitfähigkeit des Lasttransistors 50 wird durch Ändern der Spannung V53 an einem Setzsteuerschaltungspunkt 53 verändert. Der Schaltungspunkt 53 ist mit der Gate-Elektrode des Transistors 50 verbunden. Die Spannung V53 wird mit Hilfe einer Vorladeschaltung 80, eines Bootstrap-Kondensators 90 und der Stromableitschaltung 100 verändert, wobei alle diese Teile mit dem Schaltungspunkt 53 verbunden sind.
In gleicher Weise wird die Leitfähigkeit des Lasttransistors 55 durch Ändern der Spannung V58 am Rücksetzsteuerschaltungspunkt 58 verändert. Der Schaltungspunkt 58 ist an die Gate-Elektrode des Transistors 55 angeschlossen. Die Spannung V 58 wird mit Hilfe der Vorladeschaltung 80, eines Bootstrap-Kondensators 91, der Stromableitschaltung 100 und eines Adresseneingabetransistors 60 verändert.
Die Spannungen V53 und V58 bestimmen den Zustand der Ausgabeschaltung 130.Die Ausgabeschaltung 130 enthält einen Ausgangslasttransistor 131, dessen Gate-Elektrode mit dem Schaltungspunkt 53 verbunden ist, sowie einen Ausgangstreibertransistor 132, dessen Gate-Elektrode mit dem Schaltungspunkt 58 verbunden ist. An der Leitung 135, die die Drain-Elektrode des Transistors 131 mit der Source-Elektrode des Transistors 132 verbindet, wird ein Ausgangssignal Q erzeugt.
In gleicher Weise enthält die Ausgabeschaltung 130 einen Ausgangslasttransistor 133, dessen Gate-Elektrode mit dem Schaltungspunkt 58 verbunden ist, sowie einen Ausgangstreibertransistor 134, dessen Gate-Elektrode mit dem schaltungspunkt 53 verbunden ist. An der Leitung 136, die die Drain-Elektrode des Transistors 133 mit der Source-Elektrode des Transistors 134 verbindet, wird ein Ausgangssignal tr gebildet.
Wie die oben erwähnten Bauelemente zusammenwirken, läßt sich am besten unter Bezugnahme auf das Zeitdiagramm von Fig.16 im Zusammenhang mit dem Schaltbild von Fig.15 verstehen. Während eines ersten Zeitintervalls 110 wird die Schaltung in einen vorbestimmten Anfangszustand eingestellt, von dem ein Adreseensignal IAD mit niedrigem Wert (typischerweise T2L) festgestellt, in MOS-Spannungspegel umgesetzt und dann gespeichert wird. Der Eintritt in ins Zitintervall 110 erfolgt durch Anheben eines Taktsignals #2 auf einen hohen MOS-Spannungspegel (typischerweise etwa + 12 Volt) und durch Absenken der Taktsignale #12 und #22 auf einen nahe bei Masse liegenden Spannungswert.
Ias Taktsignal #2 ist an die Source-Elektrode der Lasttransitoren 50 und 55 angelegt. Die Lasttransistoren 50 und 55 liefern daher keine Ladung an den Setzschaltungspunkt 41 und den Rücksetzschaltungspunkt 46, wenn das Taktsignal ~12 einen niedrigen Spannungswert hat.
Das Taktsignal #22 ist an eine Seite der beiden Bootstrap-Kondensatoren 90 und 91 angelegt. Wenn das Taktsignal #22 einen niedrigen Spannungswert hat, wird daher die Spannung am Setzsteuerschaltungspunkt 53 und am Rücksetzsteuerschaltungspunkt 58 auf Masse bezogen.
Das Taktsignal #2 ist an die Gate-Elektrode 73 des Ausgleichstransistors 70 angelegt. Die Source-Elektrode 71 des Ausgleichstransistors 70 ist mit dem Setzschaltungspunkt 41 verbunden, und seine Drain-Elektrode 72 ist mit dem Rücksetzschaltungspunkt 46 verbunden. Ein hoher MOS-Spannungspegel des Taktsignals p2 schaltat daher den Transistor 70 ein, so daß die Spannungen an den Schaltungspunkten 41 und 46 ausgeglichen werden.
Auf Grund des Betriebs der Stromableitschaltung 100 liegt der Wert dieser ausgeglichenen Spannung nahezu bei Masse. Dies ist deshalb der Fall, weil der Setzschaltungspunkt 41 mit der Gate-Elektrode 106 eines Ableittransistors 101 verbunden ist; die Transistoren 101 und 45 werden daher eingeschaltet und leiten Strom vom Rücksetzschaltungspunkt 46 ab, wenn die Spannung am Setzschaltungspunkt 41 größer als eine Schwellenspannung ist.
Ebenso ist der Rücksetzschaltungspunkt 46 mit der Gate-Elektrode 107 eines Ableittransistors 102 verbunden; die Transistoren 102 und 40 werden daher eingeschaltet und leiten Strom vom Setzschaltungspunkt 41 ab, wenn die Spannung am Rücksetzschaltungspunkt 46 größer als eine Schwellenspannung ist.
Die Taktsignale p2 sind auch an die Gate-Elektroden von drei Transistoren 81 in der Vorladeschaltung 80 angelegt. Abhängig von einem hohen Spannungswert des Taktsignals #2 werden diese drei Transistoren eingeschaltet. Dieser Vorgang bewirkt das Aufladen des Setzsteuerschaltungspunkts 53 und des Rücksetzsteuerschaltungspunkts 58 auf eine Spannung, die etwa um eine Schwellenspannung unter dem Spannungswert des Taktsignals #2 liegt. Dieser Vorladungswert macht beide Lasttransistoren geringfügig leitend. Die Ladung wird von den Ableittransistoren 103 und 104 nicht abgeleitet, da ihre Gate-Elektroden mit dem Setzschaltungspunkt 41 bzw. dem Rücksetzschaltungspunkt 46 verbunden sind; wie oben angegeben wurde, liegt die Spannung an diesen Schaltungspunkten fast auf Masse. Die Schaltung stabilisiert sich daher in einem Zustand, indem an den Schaltungspunkten 53 und 58 ein Vorladepotential und an den Schaltungspunkten 41 und 46 nahezu Massepotential anliegt. Das Vorladepotential an den Schaltungspunkten 53 und 58 bestimmt, daß die Ausgangssignale Q und 5 einen niedrigen Spannungswert haben.
Die Spannung V53 schaltet den Transistor 134 ein, so daß die Leitung 136 mit Masse verbunden wird. In der gleichen Weise schaltet die Spannung V58 den Transistor 132 ein, so daß die Leitung 135 mit Masse verbunden wird.
Während eines zweiten Zeitintervalls 111 geht das Taktsignal #2 auf einen niedrigen nahe bei Masse liegenden Spannungswert über. Als Reaktion darauf wird der Ausgleichstransistor 70 gesperrt, und die Vorladetransistoren 81 werden ebenfalls gesperrt. Die Schaltung ist auf diese Weise darauf vorbereitet, mit dem Abtasten des einen niedrigen Pegel aufweisenden Adressensignals IAD zu beginnen. Das tatsächliche Abtasten beginnt, wenn das Taktsignal #12 auf einen hohen M05-Spannungswert übergeht. Typischerweise erfolgt der tatsächliche Abtastvorgang, sobald das Taktsignal #2 niedrig wird.
Wenn das Taktsignal #10 einen hohen Spannungswert annimmt, wird ein drittes Zeitintervall 112 begonnen. Während des Zeitintervalls 112 sind die beiden Lasttransi#toren 50 und 55 geringfügig leitend. Die tatsächliche Leitfähigkeit wird von der Vorladespannung am Setzsteuerschaltungspunkt 53 und am Rücksetzsteuerschaltungspunkt 57 bestimmt, wie zuvor erläutert wurde.
Der leitende Zustand der Lasttransistoren 50 und 55 bewirkt das Anheben der Spannung am Setzschaltungspunkt 41 und am Rücksetzschaltungspunkt 46. Die Spannung an einem Schaltungspunkt steigt jedoch schneller als die Spannung am anderen Schaltungspunkt. Wenn das Adressensignal IAD einen hohen TL-Spannungswert hat, dann leitet der Transistor 60 einen kleinen Anteil der Ladung vom Rücksetzschaltungspunkt 46 ab, so daß die Spannung am Setzschaltungspunkt 41 schneller ansteigt. Wenn andrerseits das Adressensignal IAD einen niedrigen Spannungswert hat, dann wird der Transistor 60 gesperrt, so daß die Spannung am Rücksetzschaltungspunkt 46 schneller ansteigt. Dies ist deshalb der Fall, weil der Schaltungspunkt 46 eine kleinere Kapazität als der Schaltungspunkt 41 hat, wie oben beschrieben wurde.
Während des Zeitintervals 112 steigen die Spannungen an den Schaltungspunkten 41 und 46 weiterhin mit verschiedenen Geschwindigkeiten an; schließlich erreicht die Spannung an einem dieser Schaltungspunkte einen Wert, der um eine Schwellenspannung über der Spannung am Schaltungspunkt 105 liegt. Wenn dies eintritt, endet das Zeitintervall 112, und das Zeitintervall 113 beginnt.
Typischerweise hat das Zeitintervall 112 eine Dauer von etwa 10 ns.
Im Verlauf eines fünften Zeitintervalls 114 kann das Signal IAD seinen Zustand ändern; die Spannungen an den Schaltungspunkten155 und 158 bleiben jedoch klflverändert.
Dies ist deshalb der Fall, weil der Schaltungspunkt 53 oder der Schaltungspunkt 58, nachdem er einmal entladen ist, entladen bleibt, bis das Vorladepotential wieder angelegt wird. Die Schaltungspunkte 53 und 58 drücken daher das festgehaltene Eingangsadressensignal IAD umgesetzt in MOS-Spannungspegel aus.
Während eines sechsten Zeitintervalls 115 nimmt das Taktsignal #2 einen hohen Wert an, und die Taktsignale #12 und #22 gehen auf einen niedrigen Wert über. Dies aktiviert die Vorladeschaltung 80 und den Ausgleichstransistor O.
Die zuvor festgehaltenen Spannungen an den Schaltungspunkten 53 und 54 verschwinden daher, und die Vorladespannungen des Zeitintervalls 110 treten wieder auf. Die Schaltung befindet sich dann wieder im ursprünglichen Zustand, und sie ist für die Durchführung eines weiteren Speichervorgangs bereit.
In Fig.17 ist eine zweite Variante der fünften Ausführungsform der Erfindung dargestellt. Der Aufbau dieser Variante ist dem Aufbau der Variante von Fig.15 sehr ähnlich; es liegen jedoch folgende Unterschiede vor: Die Source-Elektroden 82 der Vorladetransistoren 81 sind an das Taktsignal ~2 und nicht an die Quelle der konstanten Spannung Vdd angelegt. Die Gate-Elektrode 107 des Ableittransistors 102 ist an das Taktsignal #22 angelegt und nicht mit dem Schaltungspunkt 46 verbunden.
Die Gate-Elektrode 106 des Ableittransistors 101 ist an das Taktsignal #2 angelegt und nicht mit dem Setzschaltungspunkt 41 verbunden. In Serie zum Eingangstransistor 60 ist ein zweiter Adresseneingabetransistor 65 geschaltet. Ferner hat der Schaltungspunkt 41 eine geringfügig kleinere Kapazität als der Schaltungspunkt 46.
Die Wirkungsweise der Schaltung von Fig.17 wird an Hand des Zeitdiagramms von Fig.18 veranschaulicht. Während eines Zeitintervalls 120 wird die Vorladeschaltung 80 vom Takt signal #2 aktiviert. Dadurch werden die Schaltungspunkte 53 und 58 auf den Spannungswert des Taktsignals #2 vermindert um eine Schwellenspannung aufgeladen; ferner werden die Schaltungspunkte 41 und 46 auf den Spannungswert des Taktsignals ~2 vermindert um zwei Schwellenspannungen aufgeladen. Der Grund dafür, daß die Schaltungspunkte 41 und 46 vorgeladen und nicht wie in der ersten Variante nach Masse entladen werden, ist darin zu sehen, daß das Taktsignal #12 den Ableittransistor 106 und das Taktsignal #22 den Ableittransistor 102 sperrt, so daß die Entladewege geöffnet werden. Die Signale Q und h haben während des Zeitintervalls beide einen niedrigen Spannungswert auf Grund der Vorladespannung an den Schaltungspunkten 41 und 46.
Während eines Zeitintervalls 121 geht das Taktsignal #2 auf einen niedrigen Spannungswert über, so daß der Vorladevorgang beendet wird.
Während eines Zeitintervalls 122 nimmt das Taktsignal #12 einen hohen Spannungswert an, so daß ein Abtastvorgang eingeleitet wird. Das Abtasten wird dadurch ausgeführt, daß sich die Schaltungspunkte 41 und 46 mit unterschiedlichen Geschwindigkeiten entladen, was im Gegensatz zur unterschiedlich schnellen Aufladung der Schaltungspunkte 41 und 46 in der ersten Variante steht.
Wenn das Eingangsdressensignal IAD einen hohen T2L-Spannungswert hat, dann schaltet der Transistor 60 geringCiigig durch, so daß sich der Schaltungspunkt 46 schneller als der Schaltungspunkt 41 entlädt. Wennn das Eingangsdressensignal IAD einen niedrigen Spannungswert hat, dann wird der Transistor 60 gesperrt, so daß sich der Schaltungspunkt 41 auf Grund seiner kleineren Kapazität schneller als der Schaltungspunkt 46 entlädt. Wenn die Spannung zwischen dem sich schneller entladenden Schaltungspunkt und dem Schaltungspunkt 105 kleiner als eine Schwellenspannung wird, dann endet das Zeitintervall 122, und das Zeitintervall 123 beginnt.
Während des Zeitintervalls 123 laden sich die Schaltungspunkte 41 und 53auf und die Schaltungspunkte 46 und 48 entladen sich oder umgekehrt. Wenn der Schaltungspunkt 41 der sich schneller entladende Schaltungspunkt ist, dann werden die Transistoren 45 und 103 gesperrt, die Schaltungspunkte 46 und 58 werden aufgeladen, die Schaltungspunkte 41 und 53 werden entladen und das Signal Q nimmt einen hohen Wert an. Wenn der schaltungspunkt 46 der sich schneller entladende Schaltungspunkt ist, dann werden die Transistoren 40 und 104gesperrt, die Schaltungspunkte 41 und 53 werden geladen, die Schaltungspunkte 46 und 58 werden entladen und das Signal Q nimmt einen hohen Wert an.
Fig.l8zeigt den zuletzt erwähnten Fall. Das Aufladen erfolgt schnell, da der hohe Spannungswert des Taktsignals #22 die Leitfähigkeit der Transistoren 50 und 55 erhöht; das Entladen erfolgt ebenfalls schnell, da der hohe Spannungswert des Taktsignals #22 den Ableittransistor 102 einschaltet. Das Zeitintervall 123 endet, wenn die Spannungsdifferenz zwischen den Schaltungspuikten 41 und 46, 53 und 58 groß genug ist, um eine Z~tandsänderung des Eingangsadressensignals IAD ohne eine nachteilige Beeinflussung des Speichervorgangs zu ermöglichen.
Während des Zeitintervalls 124 kann das Eingangadressensignal IAD seinen Zustand ändern; die Spannungen an den Schaltungspunkten 53 und 58 sind jedoch festgehalten, so daß sich die Signale Q und # nicht ändern.
Während des Zeitintervalls 125 beginnt der Vorladevorgang, und die Schaltung kehrt in ihren Anfangszustand zurück.
Beschreibung des sechsten Ausführungsbeispiels (Fig.19 und 205 In Fig.19 ist eine Schaltung gemäß der sechsten Auführungsform der Erfindung dargestellt. Eine Eingangsklemme 10 ist mit der Gate-Elektrode eines Transistors 11 verbunden, dessen Source-Drain-Strecke zwischen einem Schaltungsptlmkt 12 und Masse (Vss) liegt. Die Klemme 10 kann der #-Signaleingang 16 einer Halbleiterspeicheranordnung mit einer multiplexierten Adresse sein, wie sie in Fig.1 dargestellt ist. Der Schaltungspunkt 12 ist über die Source-Drain-Strecke ehes Transistors 13 mit einem Ausgang 14 verbunden. Mit Hilfe dieser Schaltung soll der Übergang der Spannung an der Eingangsklemme 10 vom Wert "1" auf den Wert O, d.h. von einer positiven Spannung auf etwa Massepotential bei N-Kanal-Bauelementen festgestellt werden. Der Spannungswert an der Eingangsklemme 10 kann ein TTL-Pegel (etwa 2V) oder ein voller MOS-Pegel (etwa +10 oder 12V ) sein. Wenn die Spannung an der Klemme 10 von +V nach Masse geht, soll die Spannung am Ausgang 14 so schnell wie möglich von Masse auf einen MOS-Pegel von etwa +Vdd oder +10 bis 12 V ansteigen.
Zwischen dem Ausgang 14 und einer +Vdd-Leitung 15 liegt eine Bootstrap-Lastschaltung; diese Lastschaltung enthält einen Transistor 16, dessen Source-Drain-Strecke zwischen der Leitung 15 und dem Ausgang 14 liegt; zwischen einem Schaltungspunkt 18 und dem Ausgang 14 liegen ein geschalteter kondensator 17 und ein Transistor 19, dessen Gate-und Drain-Elektroden verbunden sind. Dies ist eine herkömmliche Bootstrap-Lastschaltung, die gewährleistet, daß die Spannung am Ausgang 14 beim Übergang zu positiven Werten vollständig bis zur Spannung +Vdd positiv wird, da auf Grund der Wirkung des geschalteten Kondensators 17 an der Gate-Elektrode des Transistors 16 eine Spannung liegt, die größer als Vdd ist.
Der Schaltungspunkt 12 ist mit der Gate-Elektrode eines Transistors 20 verbunden, dessen Source-Drain-Strecke zwischen einem Schaltungspunkt 21 und Masse Vss liegt.
Der Schaltungspunkt 21 ist mit der Gate-Elektrode des Transistors 13 verbunden, so daß der Transistor 13 gesperrt wird, wenn der Transistor 20 leitend ist und eingeschaltet wird, wenn der Transistor 20 soweit gesperrt ist, daß am Schaltungspunkt 21 eine Spannung liegt, die um eine Schwellenspannung Vt über der Spannung am Schaltungspunkt 12 liegt. Der Schaltungspunkt 21 wird von einem Transistor 22 vorgeladen, der an die Vdd-Leitung 15 angeschlossen ist. An die Gate-Elektrode des Transistors 22 ist eine Taktsignalquelle 23 für das Taktsignal ~p angeschlossen.
Im Betrieb der Schaltung von Fig.19 liegen die Schaltungspunkte 12 und 14 vor einem Zeitpunkt 25, an dem das #-Signal 26 am Eingang 10 nach Fig.20 von positiven Werten auf Masse übergeht, fast oder vollständig an Masse.
Das bedeutet, daß während eines Zeitintervalls 27 die Gate-Elektrode des Transistors 10 vom Signal 26 auf einem hohen Wert gehalten wird, so daß der Transistor 11 vollständig leitet. Auch der Transistor 13 wird im voll leitenden Zustand von einer an den Schaltungspunkt 21 angelegten Vorladespannung gehalten, was auf die #p-Spannung 28 (siehe Fig.20) an der Gate-Elektrode 23 des Transistors 22 zurückzuführen ist. Das Taktsignal pp hat imZeitpunkt 25 Massepotential, so daß der Transistor 22 beginnend mit diesem Zeitpunkt oder vorher nichtleitend ist. Wenn die Spannung 26 am Eingang 10 nahezu bis auf eine Schwellenspannung Vt sinkt, dann beginnt die Spannung 26 am Schaltungspunkt 12 anzusteigen, wie die Linie 29 in Fig.20 erkennen läßt. Im Zeitpunkt 30 erreicht die Spannung am Schaltungspunkt 12 den Wert der Schwellenspannung Vt, und der Transistor 20 beginnt einzuschalten, was die Spannung 31 am Schaltungspunkt 21 absenkt und dazu führt, daß der Transistor 13 gesperrt wird. Wenn die Spannung zwischen den Schaltungspunkten 21 und 12 den Wert einer Schwellenspannung Vt erreicht, wird der Transistor 13 gesperrt. An diesem Zeitpunkt beginnt der Schaltungspunkt 14 sich schneller auf die Spannung Vdd aufzuladen, wie die Linie 32 in Fig.20 angibt, da die dem Schaltungspunkt 12 zugeordnete Kapazität nicht mehr geladen werden muß. Ohne diese Beschleunigungsschaltung würde sich der Ausgangspunkt 14 gemäß einer Linie 33 aufladen, so daß er die Spannung Vdd wesentlich später erreichen würde.
Die Arbeitsweise der mit dem Lasttransistor 16 verbundenen Bootstrap-Schaltung ist herkömmlich. Der Schaltungspunkt 18 wird vom Transistor 19 auf einer Spannung von etwa (Vdd-Vt) gehalten, so daß der Transistor 16 leitet(wenn die Spannung am Ausgangspunkt 14 niedrig ist) und der geschaltete Kondensator 17 seinen invertierten oder hohenKapazitätszustand hat. Wenn die Transistoren 11 und 13 sperren und die Spannung am Ausgang 14 auf einen hohen Wert anzusteigen beginnt, dann wird vom geschalteten Kondensator 17 eine zu positiven Werten gehende Spannung an den Schaltungspunkt 18 angelegt, die die Spannung an diesem Schaltungspunkt auf einen Wert über der Spannung Vdd treibt, so daß sich der Ausgang 14 über den Transistor 16 auf die Spannung Vdd aufladen kann.
In den Leseverstärkern, den Adressendecodierern, den Adressenspeichern und im Eingabe/Ausgabe-Steuerwerk von Fig.1 werden mehrere Taktspannungen #,##, 7, #1 und #2 gemäß den Figuren 4a bis 4 angewendet. Diese Taktspannungen werden vom §:§-Signal ausgelöst und zeitlich gesteuert, so daß die Anordnung also schnell auf das § Signal ansprechen muß. Der Taktgenerator erzeugt die verschiedenen Taktsignale, und er empfängt zu diesem Zweck das WA3-Signal vom Anschlußstift 16 über eine kapazitive Trennschaltung, die gleich der Schaltung von Fig.19 gemäß der sechsten Ausführungsform der Erfindung ist.
Der Taktgenerator spricht natürlich in der herkömmlichen Weise auf die hintere oder positiv werdende Flanke des RAS -oder CAS-Signals an, da die zeitliche Lage hier nicht kritisch ist. Das bedeutet, daß diese Funktion von einem Transistor erzielt wird, dessen Drain-Source-Strecke zwischen dem Ausgangspunkt 14 von Fig.19 und Masse liegt und dessen Gate-Elektrode am Eingang 10 angeschlossen ist, jedoch während des Übergangs vom positiven Spannungswert auf Masse von der Schaltung abgetrennt ist.
Die Schaltung von Fig19 kann auch als Flankentriggerschaltung benutzt werden. Das bedeutet, daß die Schaltung ein Ausgangssignal abgibt', wenn das Eingangssignal von einer positiven Spannung auf Masse übergeht, während sie auf einen Übergang von Masse zu einem positiven Spannungswert nicht anspricht.
Wenn der Eingangstransistor 11 einschaltet, weil das Eingangssignal positiv wird, geht die Spannung am Ausgang 14 nicht auf Masse, wenn nicht derSchaltungspunkt zum Durchschalten des Transistors 13 vorgeladen worden ist.
Das Taktsignal ~p kann so gelegt werden, daß es auftritt, nachdem der Eingang positiv geworden ist, so daß eine Flankentriggerschaltung entsteht.
Beschreibung der siebten Ausführungsform (Fig.21 bis Fig.23) 1. Die Adressenabtastschaltung In Fig.21 ist eine Adreseenpufferschaltung nach der Erfindung dargestellt. Die Abtastschaltung 14 enthält ein Flipflop mit zwei Treibertransistoren 31 und 32, deren Drain-Elektroden über zwei Vorladetransistoren 33 und 34 mit der Vdd-Versorgungsleitung 35 mit einer Gleichspannung von typischerweise+11V verbunden sind. Die Source-Elektroden der Transistoren 31 und 32 sind an einem Schaltungspunkt 36 miteinander verbunden, der über zwei Transistoren 37 und 38 an Masse (Vss) gelegt ist, die an unterschiedlichen Zeitpunkten einschalten. Der Transistor 37 ist wesentlich kleiner als der Transistor 38 und schaltet mit dem Taktsignal ~ ein, während der Transistor 38 mit dem Taktsignal ~d einschaltet, die Gründe dafür sind oben unter Bezugnahme auf die Transistoren 51 und 52 von Fig.3 angegeben. Ein Transistor 39 verbindet die Source-Elektroden der zwei Vorladetransistoren miteinander im gleichen Zeitpunkt, in dem die Transistoren 33 und 34 während der Zeitperiode 40 von Fig.22a vom Taktsignal X eingeschaltet werden. Zwei Abtastschaltungspunkte 41 und 42 werden auf diese Weise während der Dauer eines Taktsignals ; auf einen hohen Wert vorgeladen; die Spannung des Taktsignals r ist wesentlich höher als die Spannung Vdd, so daß der Abfall an den Transistoren 33 und 34 sehr niedrig ist. Die Schaltungspunkte 41 und 42 laden sich daher während der Dauer des Taktsignals W oder der Periode 40 auf die Spannung Vdd auf. Kleine Bauelemente 43 und 44 , die im Verarmungsbetrieb arbeiten und etwa ein Zehntel der Größe der Vorladetransistoren haben, liegen parallel zu den Transistoren 33 und 34. Zur Gewährleistung des Arbeitens im ersten Zyklus laden sich die Schaltungspunkte sehr langsam über die Bauelemente 43 und 44 aus der Spannung Vdd auf, so daß die Schaltung beim ersten Impuls des Takts ~ arbeitet, ohne daß ein Taktsignal W vorausgeht. Die Schaltungspunkte 41 und 42 sind mit den Gate-Elektroden der Transistoren 32 bzw. 31 verbunden, so daß sich auf Grund der kreuzweisen Kopplung eine bistabile Arbeitsweise (Flipflop-Betrieb) ergibt. Der Schaltungspunkt 41 ist über zwei Eingangstransistoren 45 und 46 mit Masse verbunden,damit sich die Adressensignaleingabe ergibt.
Der Transistor 46 wird vom Taktsignal ~ eingeschaltet, so daß die Pufferschaltung nicht reagiert, bis das Taktsignal ~ positiv wird. Das Adressensignal von der Eingangsklemme 12 wird der Gate-Elektrode des Transistors 45 über einen Serientransistor 46 zugeführt, der dadurch eingeschaltet wird, daß seine Gate-Elektrode 47 während des Taktsignals ~ aufgeladen wird, und er wird dann gesperrt, nachdem ein Adressenpegel erzeugt ist, wie noch erläutert wird. Auf diese Weise wird ein Zeitfenster erzeugt, in dessen Verlauf die Schaltung eine Adresse empfangen kann. An die Schaltungspunkte 41 und 42 sind gleiche geschaltete Kondensatorbauelemente 51 und 52 angeschlossen, die an diese Schaltungspunkte Ladungen koppeln, wenn das verzögerte Taktsignal ~d auftritt.
Zum Auggleichen der vorübergehenden Störung vom Eingangssignal AO verbindet ein Kondensator 48 die Eingangsleitung mit dem Schaltungspunkt 42; dieser Kondensator hat etwa den gleichen Wert wie die Gate-Drain-Kapazität des Transistors 45.
2. Arbeitsweise der Adressenabtastschaltung Während der Zeitperiode 40 von Fig.22a hat das Taktsignal Bh einen hohen Wert, und die Taktsignale ~ und ~d haben einen niedrigen Wert. Die Transistoren 37 und 38 werden von den Taktsignalen ~ und ~d gesperrt, so daß die Treibertransistoren 31 und 32 nicht leiten können. Die Transistoren 33, 34 und 35 werden vom Taktsignal r voll leitend gehalten, dessen Pegel wesentlich höher als die Spannung Vdd liegt, so daß sich die Schaltungspunkte 41 und 42 auf die Spannung Vdd aufladen und auf einem durch eine Linie 54 angegebenen Pegel ausgeleichen. Der Transistor 46 ist gesperrt, so daß dieAbtastschaltung nicht auf eine Adresse ansprechen kann.
Die Gate-Elektroden der geschalteten Kondensatoren 51 und 52 liegen hoch, so daß das Silizium unter diesen Gate-Elektroden invertiert ist; die Kondensatoren haben einen hohen Wert. Im Zeitpunkt 55 , der den Beginn der Abtastperiode darstellt, beginnt das Taktsignal im; auf einen niedrigen Wert überzugehen, und das Taktsignal ~ beginnt, einen hohen Wert anzunehmen. Die Transistoren 33, 34 und 39 werden gesperrt, wenn die Spannung des Taktsignals 7 den Spannungswert Vdd erreicht. Die Transistoren 37 beginnen durchzuschalten, wenn das Taktsignal ~ den Schwellenspannungswert Vt erreicht; dieser Transistor ist klein, und er leitet einen kleinen Strom, der das Abtasten auslöst. Die Schaltungspunkte 41 und 42 beginnen sich über die Transistoren 31 und 32 , über den SchaXungspunkt 36 und den Transistor 37 nach Masse zu entladen.
Die beiden Transistoren 31 und 32 sind solange eingeschaltet, wie die Spannung an den Schaltungspunkten 41 und 42 hoch ist; einer der Transistoren leitet mehr als der andere, da er größer ist, so daß bei einem Adresseneingangssignal mit dem Wert "O" oder Vss das Flipflop stets in einer Richtung schaltet. In einer Ausführungsform hat der Transistor 31 ein Verhältnis von Kanalbreite zu Kanallänge, das um ein Viertel kleiner als das des Transistors 32 ist, so daß der zuletzt genannte Transistor bei einem Eingangssignal mit dem Wert "O" stärker leitet. In diesem Fall, also bei der Eingabe des Signalwerts "O", leitet der Transistor mehr Strom, so daß das Flipflop schließlich einen eingeschwungenen Zustand erreicht, bei dem der Transistor 32 leitet, der Transistor 31 gesperrt ist, die Spannung am Schaltungspunkt 31 hoch ist und die Spannung am Schaltungspunkt 42 niedrig ist. Wenn jedoch am Eingang 12 ein Signal mit dem Wert 1 anliegt, dann beginnen die beiden Transistoren 45 und 46 zu leiten, wenn das Taktsignal ~ den Schwellenspannungswert Vt erreicht, und der Schaltungspunkt 41 entlädt sich schneller als der Schaltungspunkt 42 auf Grund des nach Masse führenden Wegs über diese Bauelemente.
Bei einem Eingangssignal mit dem Wert ~1# haben also die Spannungen an den Schaltungspunkten 41 und 42 den in Fig.22b mit den Linien 56 und 57 angegebenen Verlauf.
Die Spannung am Schaltungspunkt 41 sinkt schneller als die Spannung am Schaltungspunkt 42, was dazu führt, die Gate-Spannung am Transistor 32 herabzusetzen und seine Leitfähigkeit zu reduzieren, so daß die Spannung am Schaltungspunkt 42 auf einem höheren Wert gehalten wird. Wenn das Taktsignal ~d über den Schwellenspannungswert Vt ansteigt, beginnt der Transistor 38 zu leiten, so daß ein niederohmiger Weg nach Masse entsteht und der Transistor 31 oder der Transistor 32 stärker leitet, was auf der auf den Wert "O" übergehenden Seite einen definierteren "O"-Wert erzeugt. Das Abtasten wird verbessert, indem nur der hochohmigere Transistor 37 im anfänglichen Abschnitt des Abtastvorgangsleitet. Wenn das Taktsignal ~d hoch wird, wird über die Kondensatoren 51 und 52 ein Ladungsimpuls gekoppelt; dies führt dazu, die 1 Seite auf einem hohen Wert zu halten, während der Transistor 31 oder die auf den Wert "O" übergehende Seite diese hinzugefügte Ladung lediglich nach Masse ableitet, da er in diesem Zeitpunkt ziemlich stark leitend ist.
Die Betätigung der Kondensatoren 51 und 52 und das verzögerte Taktsignal ~d haben die Wirkung, die Spannung auf der 1 Seite an einem sehr weiten Absinken an der Stelle 59 vor dem erneuten Aufladen zu hindern. Wie die gestrichelte Linie 59 zeigt, würde ohne dieses Merkmal diese Spannung an dieser Stelle zu niedrig werden, und es würde zur erneuten Aufladung Zeit erfordern, so daß die Kondensatoren 51 und 52 den Betrieb der Schaltung beschleunigen.Die Spannung am Schaltungspunkt 42 stabilisiert sich auf einem Wert, der geringfügig unter einem um eine Schwellenspannung Vt unter: der Spannung Vdd liegenden Wert liegt, und sie lädt sich auf Grund der Verarmungsbauelemente 44 langsam wieder auf Vdd auf.
Die Spannung am Schaltungspunkt 41 entlädt sich nach Masse; sie erreicht diesen Wert nach etwa 50 ns.
3. Die Adressenausgabeschaltung Die Schaltungspunkte 41 und 42, an denen die von den Linien 56 und 57 in Fig.22b angegebenen Spannungen anliegen, sind über Leitungen 15 an die Gate-Elektroden von zwei Ausgangstransistoren 61 und 62 in der Ausgangsschaltung 16 angeschlossen. Parallel zu jedem Ausgangstransistor liegt ein Transistor 63 oder 64, der vom Taktsignal W ein- und ausgeschaltet wird. Wenn das Taktsignal ja einen hohen Wert hat, haben die Adressenausgangssignale an den Ausgangsschaltungspunkten 65 und 66 den Massewert Vss. Wenn das Taktsignal W einen niedrigen Wert hat, sind die Transistoren 63 und 64 gesperrt, und der Zustand der Schaltungspunkte 65 oder 66 wird von den Schaltungspunkten 41 und 42 bestimmt, da die Gate-Elektroden der Transistoren 61 und62 mit den Schaltungspunkten 41 und 42 verbunden sind.
Die Leitungen 15 sind mit Hilfe von Transistoren 67 und 68 auch mit Schaltungspunkten 69 und 70 an den Gate-Elektroden der Lasttransistoren 71 und 72 verbunden. Der Zweck dieser, Anordnung besteht darin, die Spannung an einem der Schaltungspunkte 69 oder 70 auf eine Spannung anzuheben, die viel höher als die Spannung Vdd ist, so daß das Adressenausgangssignal, das den Wert 1 haben soll, einen hohen Pegel hat. An die Drain-Elektroden der Transistoren 71 und 72 ist ein Taktsignal PA gelegt, das nach dem Taktsignal ~d einen hohen Wert (gegen Vdd) annimmt, wie in Fig.22c zu erkennen ist. Die Schaltungspunkte 65 und 66 sind mit den Gate-Elektroden von zwei Transistoren 73 und 74 über Leitungen 75 und 76 verbunden; diese Schaltungspunkte bilden auch die Ausgangsleitungen 17, an denen die Signale XO und U erscheinen. Der Ausgang der Transistoren 73 und 74 ist der Schaltungspunkt 47, der gleichzeitig die Gate-Elektrode des Eingangsserientransistors 46 bildet. Dieser Schaltungspunkt 47 wird während der Dauer des Taktsignals 7 über einen Transistor 77 vorgeladen, Der an das Taktsignal ~ gelegte geschaltete Kondensator 78 gibt an den Schaltungspunkt 47 eine Ladung ab, wenn das Taktsignal ~ einen hohen Wert annimmt, was nur deshalb erfolgt, damit der Transistor 46 am Anfang der Abtastperiode voll durchgeschaltet ist.
4. Wirkungsweise der Adressenausgabeschaltung Während der Dauer des Taktsignals ja sind die Transistoren 63 und 64 durchgeschaltet, und die Adreseenausgangssignale XO und 5 haben den Wert Vss, die Schaltungspunkte 65 und 66 haben ebenfalls den Wert Vss und die Transistoren 73 und 74 sind daher gesperrt. Der Schaltungspunkt 47 wird über den Transistor 77 auf den Wert (Vdd-Vt) aufgeladen. Nach dem Übergang des Taktsignals ja auf einen niedrigen Wert und vor dem Übergang des Taktsignals ~A auf einen hohen Wert im Zeitintervall 79 von Fig.22c ändern sich die Schaltungspunkte 65 und 66 nicht, da die Versorgungsspannung der Transistoren 71 und 72 noch nicht vorhanden ist, was bedeutet, daß das Taktsignal ~A immer noch den Wert O hat. Auch wenn die Spannung an den Leitungen 15 hoch genug zum Einschalten der Transistoren 61 und 62 ist, fließt noch kein Strom. Die Spannung an den Schaltungspunkten 69 und 70 hat in diesem Zeitpunkt auf Grund der Aufladung aus den Schaltungspunkten 41 und 42 über die Leitungen 15 und die Transistoren 67 und 68 während des Taktsignals 7 etwa den Wert (Vdd-Vt). Die Gate-Elektroden der Transistoren 67 und 68 liegen auf dem Spannungswert Vdd, so daß sie als Trennvorrichtungen wirken. Zu der Zeit, an der das Taktsignal XA hoch wird, haben die Schaltungspunkte 41 und 42 den Abtastvorgang beendet und fast ihre abschliessende Trennung erreicht, wie die Linien 56 und 57 erkennen lassen. Für den auf den Wert O übergehenden Schaltungspunkt 41 oder 42 entlädt sich der entsprechende Schaltungspunkt 69 oder 70 über den Transistor 67 oder 68 auf den Spannungswert Vss, wie die Linie 81 von Fig.22b angibt. Für den auf den Wert "1" übergehenden Schaltungspunkt, beispielsweise den Sch#ungspunkt 42, entlädt sich der entsprechende Schaltungspunkt 69 über den Transistor 67 nicht, sondern wird von der Kapazität des Transistors 71 auf einen hohen Wert angehoben, wenn das Taktsignal ~A hoch wird, wie die Linie 82 von Fig.22b erkennen läßt. Die Transistoren 71 und 72 sind so ausgeführt, daß sie eine ziemlich hohe Kapazität haben, und in der Zeitperiode vor dem Taktsignal ~A liegen die Gate-Elektroden dieser Transistoren hoch, und die Source-und Drain-Elektroden liegen niedrig, so daß die Bauelemente als geschaltete Kondensatoren wirken. Für die ###Seite bleibt der Transistor 67 gesperrt, der Schaltungspunkt 69 bleibt hoch und der Kapazitätswert des Transistors 71 bleibt ebenfalls hoch. Für die auf den Wert "O" übergehende Seite leitet der Transistor 68, so daß er Ladung vom Schaltungspunkt 70*abführt und den Kapazitätswert zwischen der Source-Drain-Strecke und der Gate-Elektrode des Transistors 72 absenkt; somit wird vom Taktsignal ~A wenig Ladung zum Schaltungspunkt 70 transportiert. Die Zeitsteuerung der Taktsignale sollte so durchgeführt sein, daß der auf den Wert '0" übergehende Schaltungspunkt (beispielsweise der Schaltungspunkt 70) gemäß der Linie 81 bis auf den Schwellenspannungswert Vt entladen ist, ehe das Taktsignal ~A eingeschaltet wird, da sonst am Ausgangsschaltungspunkt 66 im Signal XA eine Störspitze erzeugt wird.
Auf Grund des Anhebens des 7-Schaltungspunkts 69 oder 70 hat eines der an den Schaltungspunkten 65 oder 66 erscheinenden Signale XO oder XO einen hohen Wert.
Wenn eines dieser Signale hoch ist, wird einer der Transistoren 73 oder 74 durchgeschaltet, und der Schaltungspunkt 47 entlädt sich, was den Transistor 46 sperrt, so daß die Abtastschaltung 14 bis zum nächsten Zyklus nicht mehr auf Adressen an den Leitungen 10 anspricht.
5. Systemzeitsteuerung Wie in Fig.23a zu erkennen ist, ist das Chipfreigabe-Taktsignal ~ ein wiederkehrendes Taktsignal mit einer Zykluszeit von etwa 150 ns. Die Adressensignale sollen während eines in Fig.23b angegebenen Fensters 84 gültig sein.fltte Adresseneingangssignale an den Anschlußstiften 12 und 13 sollen gültig sein, wenn das Taktsignal ~ einen hohen Wert annimmt, und sie sollen nur für eine kurze Zeitdauer nach diesem Zeitpunkt gültig bleiben. Zum Lesen sollen die Eingangsdaten am Anschlußstift 23 kurz nach dem Taktsignal ~ gültig sein, was auch für das Schreib/Lese-Eingangssignal w am Anschlußstift 25 gilt, wie in Fig.23c und 23d zu erkennen ist. Die Datenausgabe bei einem Lesevorgang ist nur während einer in Fig.23e erkennbaren Zeitperiode gültig.
6. Weitere Ausführungsformen Die beschriebene Schaltung könnte auch ohne die im Verarmungsbetrieb arbeitenden Bauelemente 43 und 44 benutzt werden, da Ausführungen von Speicheranordnungen häufig nicht von einem Erstzyklusbetrieb Gebrauch machen. Der Kondensator 78 ist unkritisch; er könnte weggelassen werden. Zwei Hauptmerkmale der Schaltung, d.h.die zeitlich gesteuerte Aufladung durch die Kondensatoren 51 und 52 und der Betrieb der Transistoren 71 und 72 mit dem Taktsignal ~A sowie dessen Einfluß auf die Schaltungspunkte 69 und 70 könnten unabhängig voneinander angewendet werden, was bedeutet, daß ein Merkmal auch ohne das andere von:Nutzen ist. Die Merkmale der Erfindung könnten in Leseverstärkern für Zellenmatrizen, in Zwischenausgabepuffern und auch in anderen Eingangsschaltungen als in Adresseneingangsschaltungen angewendet werden. Beispielsweise kann die Dateneingabe in schnell arbeitende Mikroprozessoren Schaltungen mit diesen Fähigkeiten erfordern.
Die verschiedensten Steuersignal- oder Logikeingaben in irgendwelche MOS/LSI-Chips können von der Erfindung Gebrauch machen.
Zusammenfassung: In der ersten Ausführungsform wird in einer integrierten Direktzugriffspeicheranordnung in MOS-Technologie eine Matrix aus Zeilen und Spalten mit Ein-Transistor-Speicherzellen mit bistabilen Leseverstärkerschaltungen in der Mitte jeder Spalte angewendet. An die Gate-Elektroden der Lasttransistoren in jeder bistabilen Leseverstärkerschaltung werden Taktspannungen nach einer anfänglichen Leseperiode angelegt, so daß das anfängliche Lesen erfolgt, ohne daß Lasten an der bistabilen Schaltung anliegen. Nach dieser Anfangsperiode werden die Lasttransistoren von Bootstrap-Kondensatoren eingeschaltet. Anschliessend bewirken Transistoren, die eine Ntenschlußverbindung zwischen den Gate-Elektroden der Lastbauelemente und den Spaltenleitungen herstellen, das Sperren des Lastbauelements auf der ~O"-Seite. Die Gate-Elektroden dieser Nebenschlußtransistoren werden jeweils von den Spannungen an der Spaltenleitung auf der anderen Seite des Leseverstärkers gesteuert.
In der zweiten Ausführungsform bewirken Transistoren, die anstelle einer gesteuerten Gate-Spannung an eine feste Vorspannung angelegt sind und eine Nebenschlußverbindung zwischen den Gate-Elektroden der Lastelemente und den Spaltenleitungen erzeugen, ein Sperren des Lastelements auf der On-Seite.
Bei der dritten Ausführungsform wird in einer integrierten Direktzugriffspeicheranordnung in MOS-Technologie eine Matrix aus Zeilen und Spalten mit Ein-Transistor-Speicherzellen mit Leseverstärkerschaltungen in der Mitte jeder Spalte und einem Zwischenausgabepuffer mit an beide Seiten der Spaltenleitungen angeschlossenen Eingängen angewendet. Der Zwischenausgabepuffer macht von Prinzipiender ersten und zweiten Ausführungsformen Gebrauch, und er ist eine bistabile Schaltung, in der Lasttransistoren vorgesehen sind, an deren Gate-Elektroden Taktspannungen nach einer anfänglichen Leseperiode angelegt werden, so daß das anfängliche Lesen der Daten an den Spaltenleitungen ohne Lastelemente erfolgt.
Nach dieser anfänglichen Leseperiode werden die Lasttransistoren von Bootstrap-Kondensatoren eingeschaltet. Anschliessend bewirken Transistoren, die eine Nebenschlußverbindung zwischen den Gate-Elektroden der Lastbauelemente und den Leseschaltungspunkten herstellen, das Sperren des Lastbauelements auf der Seite. Die Gate-Elektroden dieser Nebenschlußtransistoren werden jeweils von den Spannungen am Leseschaltungspunkt auf der anderen Seite der bistabilen Schaltung gesteuert.
Die vierte Ausführungsform ist ein Lesetaktgenerator für die Verwendung in einer Halbleiterspeicheranordnung. Der Lesetaktgenerator macht von den Prinzipien der'ersten,zweiten und dritten Ausführungsformen Gebrauch; er enthält einen bistabilen Verstärker und einen Differenzspannungsfühler.
Der bistabile Verstärker wird nur während eines Lese zyklus aktiviert, und er simuliert den Einschwingvorgang mehrerer Leseverstärker, die die in der Speicheranordnung gespeicherte Binärinformation lesen. Der Differenzspannungsfühler ist an den bistabilen Verstärker angeschlossen und er erzeugt ein Ausgangssignal , wenn sich der bistabile Verstärker stabilisiert hat.
Die fünfte Ausführungsform ist eine Adressenpufferschaltung für die Verwendung in Halbleiterspeichern. Die Adressenpufferschaltung macht von den Prinzipien der ersten, zweiten, dritten und vierten Ausführungsformen Gebrauch; er enthält zwei kreuzweise gekoppelte Transistoren mit Setz- und Rücksetzschaltungspunkten, die vor dem Abtasten der Eingangsadressensignale auf einen vorbestimmten Pegel vorgeladen werden. Die Setz- und Rücksetzschaltungspunkte sind an zwei Lasttransistoren angeschlossen, die vor dem Abtastvorgang ebenfalls vorgeladen werden. Das tatsächliche Abtasten erfolgt durch weiteres Aufladen oder durch Entladen der Setz- und Rücksetzschaltungspunkte mit Geschwindigkeiten, die den Zustand des Eingangsadressensignals ausdrücken. Eine Stromableitschaltung stellt die unterschiedliche Lade- oder Entladegeschwindigkeit fest, und sie leitet die Vorladung auf einem Lasttransistor in selektiver Weise ab, so daß der Zustand des Eingangsadressensignals festgehalten wird.
Bei der sechsten rusführungsform enthält eine Schaltung zum Isolieren eines Eingangsschaltungspunkts von einem Ausgangsschaltungspunkt zwei Eingangstransistoren, die in Serie zwischen Masse und dem Ausgangsschaltungspunkt liegen.
Die Gate-Elektrode eines ersten dieser Transistoren ist der Eingangsschaltungspunkt, und die Drain-Elektrode dieses Transistors ist an die Gate-Elektrode eines Steuertransistors angeschlossen, dessen Drain-Elektrode mit der Gate-Elektrode des zweiten Eingangstransistors verbunden ist; diese Gate-Elektrode wird vor dem Zeitpunkt, an dem das Eingangssignal vom Wert "1" auf den Wert "O" übergeht, vorgeladen. Wenn der erste Eingangstransistor gesperrt wird,weil das Eingangssignal einen niedrigen Wert annimmt, wird der Steuertransistor des zweiten Eingangstransistors gesperrt, so daß der Ausgangsschaltungspunkt isoliert wird und sich schnell aufladen kann.Die siebte Ausführungsform ist eine mit hoher Geschwindigkeit arbeitende Adressenpufferschaltung für die Verwendung in einem MOS-LSI-Halbleiter-Direktzugriffspeicher oder dergleichen. Zum Abtasten eines Adresseneingangssignals während eines kurzen Zeitfensters wird ein unsymmetrisches, dynamisches, kreuzweise gekoppeltes MOS-Treibertransistorpaar benutzt; aus dem Zustand der Abtastschaltung werden interne Adressensignale erzeugt. Abtastschaltungspunkte werden vorgeladen und vor diesem Zeitfenster ausgeglichen; der Schaltungspunkt, der den Wert "1" beibehalten soll, wird von Bootstrap-Kondensatoren auf einem hohen Wert gehalten, an die ein verzögertes Taktsignal angelegt wird.
Der Zustand der Abtastschaltung wird an einem Zeitpunkt nach dem verzögerten Taktsignal abgetastet, und es werden Adressensignale mit hohem Pegel erzeugt.
Die Erfindung ist hier zwar im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch stellt dies keineswegs eine Einschränkung der Erfindung dar. Für den Fachmann sind im Rahmen der Erfindung ohne weiteres zahlreiche Abwandlungen und Modifikationen der beschriebenen AusfUhrungsDeispiele erkennbar.
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Claims

Patentansprüche Halbleiterspeicheranordnung mit eXwrMatrix aus zeilen-und spalten weise angeordneten Speicherzellen und einem Leseverstärker in der Mitte jeder Spaltenleitung, dadurch gekennzeichnet, daß der Leseverstärker zwei kreuzweise gekoppelte Treibertransistoren und einen Lasttransistor für jeden Treibertransistor sowie eine Vorrichtung zum Vorladen der Spaltenleitungen vor einem ausgewählten Zeitpunkt in einem Betriebszyklus aufweist, daß eine Schaltvorrichtung vorgesehen ist, die die Gate-Elektrode jedes Lasttransistors mit der zugehorigen Seite der Spaltenleitung verbindet, daß die Schaltvorrichtungen Gate-Elektroden aufweisen, die an die jeweils andere Spaltenleitung angeschlossen sind und daß eine Kopplungsvorrichtung vorgesehen ist, die an die Gate-Elektroden der Lasttransistoren an einem nach dem ausgewähltenZeitpunkt liegenden Zeitpunkt eine Spannung anlegt.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Treibertransistoren, die Lasttransistoren und die Schaltvorrichtungen MOS-Transistoren sind, die eine Source-Drain-Strecke und eine Gate-Elektrode aufweisen, daß die Leseverstärker erste und zweite Vorrichtungen zum Verbinden einer Seite der Treibertransistoren mit einem Bezugspotential aufweisen, wobei diese ersten und zweiten Vorrichtungen während des Betriebszyklus nacheinander betätigt werden, daß die ersten und zweiten Vorrichtungen erste und zweite MOS-Transistoren enthalten, die in selektiver Weise an verschiedenen Zeitpunkten betätigt werden, daß pro Bit das Verhältnis von Breite zu Länge des Kanals des ersten MOS-Transistors sehr klein im Vergleich zu dem entsprechenden Verhältnis der Kanäle der Treibertransistoren ist, daß der erste MOS-Transistor während einer gegebenen Zeitperiode vor dem ausgewählten Zeitpunkt im Verlauf eines Betriebszyklus eingeschaltet ist und daß die Kopplungsvorrichtung geschaltete Kondensatoren enthält, die mit einer Seite an eine Taktsignalquelle angeschlossen sind, deren #usgangssignal an dem ausgewählten Zeitpunkt während jedes Betriebszyklus eine .Spannungswertänderung zeigt.
3. Schaltungsanordnung für eine Halbleiterspeicheranordnung mit zwei kreuzweise gekoppelten Treibertransistoren und zwei Lasttransistoren, die die Treibertransistoren mit einer Versorgungsspannung verbinden, wobei jeder Treibertransistor mit seiner Drain-Elektrode jeweils an einen von zwei entgegengesetzten Schaltungspunkten angeschlossen ist, und zwei Schaltvorrichtungen zum getrennten Verbinden der Steuerelektroden der Lasttransistoren mit den Schaltungspunkten, wodurch der Lasttransistor für den den Signalwert wO annehmenden Schaltungspunkt an einem gegebenen Zeitpunkt in einen Betriebszyklus nichtleitend wird, gekennzeichnet durch Kopplungsvorrichtungen zur Steuerung jeder Schaltvorrichtung durch die Spannung an dem auf der jeweils anderen Seite der Schaltung liegenden Schaltungspunkt.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß zwei getrennte Steuertransistoren die Source-Elektroden der Treibertransistoren mit einem Bezugspotential verbinden, daß ein Steuerspannungsgenerator vorgesehen ist, der einen der Steuertransistoren an einem ersten Zeitpunkt in einem Betriebszyklus betätigt und den anderen Steuertransistor an einem ausgewählten Zeitpunkt betätigt, der in jedem Betriebszyklus später als der erste Zeitpunkt liegt, daß der eine Steuertransistor wesentlich weniger Strom als der andere Steuertransistor leitet, daß die Treibertransistoren, die Lasttransistoren und die Schaltvorrichtungen MOS-Transistoren sind, daß die Vorrichtung zum Verbinden der Steuerelektroden der Lasttransistoren mit den Schaltungspunkten aus 2 MOS-Transietoren bestehen, deren Gate-Elektroden mit dem Shaltungspunkt auf der jeweils anderen Seite der Schaltungsanordnung verbunden sind, daß Kondensatorvorrichtungen unabhängig voneinander die Steuerelektroden der Lasttransistoren mit einer Taktspannungsquelle verbinden, die etwa an dem zweiten Zeitpunkt in jedem Betriebszyklus eine Taktspannung erzeugt, und daß Vorladevorrichtungen vorgesehen sind, die die Schaltungs punkte an einem Zeitpunkt vorladen, der in diesem Betriebs zyklus vor dem ersten Zeitpunkt liegt.
5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß sie eine Zwischenausgangsstufe ist, daß die Lasttransistoren Vorlade/Lasttransistoren für jeden Treibertransistor sind, daß die Schaltungspunkte zwei Abtastschaltungspunkte sind, die an die Hälften der Spaltenleitungen der Speicheranordnung angeschlossen sind, daß die Vorlade/Lasttransistoren enthaltende Vorrichtungen zum Vorladen der Abtastschaltungspunkte vor einem ausgewählten Zeitpunkt in einem Betriebszyklus vorgesehen sind, daß die Schaltvorrichtungen die Gate-Transistoren jedes Vorlade/Lasttransistors getrennt an ein Bezugspotential anlegen, wobei jede Schaltvorrichtung mit ihrer Gate-Elektrode an den entgegengesetzten Abtastschaltungspunkt angeschlossen ist, und daß eine Kopplungsvorrichtung an die Gate-Elektroden der Vorlade/Iasttransistoren eine Spannung an einem Zeitpunkt anlegt, der nach dem ausgewählten Zeitpunkt liegt.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Treibertransistoren, die Vorlade/Lasttransistoren und die Schaltvorrichtungen MOS-Transistoren sind, die einen Kanal als Source-Drain-Strecke und eine Gate-Elektrode aufweisen, daß die Zwischenausgangsstufe erste und zweite Vorrichtungen zum Anlegen der Treibertransistoren und der Schaltvorrichtungen an ein Bezugspotential aufweist, wobei die ersten und zweiten Vorrichtungen nacheinander während des Betriebszyklus betätigt werden, daß die ersten und zweiten Vorrichtungen erste und zweite MOS-Transistoren enthalten, die in ausgewählter Weise an unterschiedlichen Zeitpunkten betätigt werden, nämlich einer an dem ausgewählten Zeitpunkt und der andere an dem nach dem ausgewählten Zeitpunkt liegenden Zeitpunkt, daß das Verhältnis von Breite zu Länge des Kanals des ersten: MOS-Transistors sehr ein im Vergleich zum entsprechenden Verhältnis der Kanäle der Treibertransistoren ist, daß der zweite MOS-Transistor ein Verhältnis von Kanalbreite zu Kanallänge aufweist, das größer als das des ersten MOS-Transistors ist, und daß die Kopplungsvorrichtungen geschaltete Kondensatoren enthalten, die mit einer Seite an eine Taktsignalquelle angeschlossen sind, die während jedes Betriebszyklus an den nach dem ausgewählten Zeitpunkt liegenden Zeitpunkt eine Spannungswertänderung zeigt.
7. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß an die Leseverstärker eine Taktvorrichtung angeschlossen ist, die die Taktsignale zur Auslösung des Lesevorgangs von in der Speicheranordnung gespeicherten Binärinformationen erzeugt, und daß an die Taktvorrichtung ein Differenz-Lesetaktgenerator angeschlossen ist, der auf die Taktsignale so anspricht, daß er ein Ausgangssignal erzeugt, wenn die Leseverstärker sich während des Lesens der binären Informationen stabilisiert haben.
8. Halbleiterspeicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Differenz-Lesetaktgenerator im wesentlichenaus MOS-Transistoren besteht und von einer bistabilen Verstärkervorrichtung und einem Differenzspannungsfühler nach Anspruch 3 gebildet ist, daß die bistabile Verstärkervorrichtung einen dem Schaltungsaufbau der Leseverstärker gleichenden Schaltungsaufbau hat, und aus einem Setztransistor sowie einem damit kreuzweise gekoppelten Rücksetztransistor besteht, wobei die kreuzweiseKopplung Setz - und Rücksetzschaltungspunkte bildet, daß der Differenzspannungsfühler an die Setz- und Rücksetzschaltungspunkte angeschlossen ist und ein Ausgangssignal in Abhängigkeit davon erzeugt, daß die Spannung an dem Setzschaltungspunkt um mehr als eine Schwellenspannung verschieden von der Spannung an dem Rücksetzschaltungspunkt ist, und daß der Differenzspannungsfühler einen Transistor enthält, dessen Gate-Elektrode mit dem Rücksetzschaltungspunkt und dessen Drain-Elektrode mit dem Setzschaltungspunkt verbunden ist.
9. Speicheranordnung nach Anspruch 1, gekennzeichnet durch einen Lesetaktgenerator zur Erzeugung von Taktsignalen, die anzeigen, wann sich eine Anzahl von Leseverstärkern in dem Halbleiterspeicher während eines Lesezyklus stabilisiert hat, wobei der Lesetaktgenerator folgende Bestandteile enthält: a) eine bistabile Verstärkervorrichtung, die während des Lese zyklus den Einschwingvorgang der Leseverstärker simuliert und b) einen Differenzspannungsfühler, der an die bistabile Verstärkervorrichtung zur Erzeugung des Taktsignals in Abhängigkeit vom Erreichen des stabilen Zustands der bistabilen Verstärkervorrichtung angeschlossen ist.
10. Speicheranordnung mit einem Lesetaktgenerator nach Anspruch 9, dadurch gekennzeichnet, daß die bistabile Verstärkervorrichtung einen Schaltungsaufbau hat, der dem Schaltungsaufbau der Leseverstärker gleicht, daß die bistabile Verstärkervorrichtung und der Differenzspannungsfühler im wesentlichen aus MOS-Transistoren bestehen, daß die bistabile Verstärkervorrichtung einen Setztransistor sowie einen damit kreuzweise gekoppelten Rücksetztransetor zur Bildung von Setz-und Rücksetzschaltungspunkten enthält, die hinsichtlich ihrer Kapazität unsymmetrisch sind, daß der Differenzspannungsfühler einen Transistor enthält, dessen Gate-Elektrode mit dem Rücksetzschaltungspunkt und dessen Drain-Elektrode mit dem Setzschaltungspunkt verbunden ist, daß die bistabile Verstärkervorrichtung einen Setztransistor enthält, der kreuzweise mit einem Rücksetztransistor zur Bildung von Setz- und Rücksetzschaltungspunkten verbunden ist, wobei die Setz- und Rücksetzschaltungspunkte mit zwei unsymmetrischen Lasttransistoren verbunden sind, und daß der Differenzspannungsfühler einen Transistor enthält, dessen Gate-Elektrode mit dem Rücksetzschaltungspunkt und dessen Drain-Elektrode mit dem Setzschaltungspunkt verbunden ist.
11. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Schaltung als Zeilen- und Spaltenadressenpuffer für den Halbleiterspeicher verwendet wird, daß die Puffer mehrere Flipflops enthalten, die jeweils die zwei kreuzweise gekoppelten Treibertransistoren mit Setz- und Rücksetzschaltungspunkten enthalten, wobei der Setzschaltungspunkt mit einem ersten Lasttransistor zum Aufladen des Setzschaltungspunkts mit einer dem Potential an einem Setzsteuerschaltungspunkt proportionalen Geschwindigkeit verbunden ist, während der Rücksetzschaltungspunkt mit einem zweiten Lasttransistor zum Aufladen des Rücksetzschaltungspunkts mit einer dem Potential an einem Rücksetzsteuerschaltungspunkt proportionalen Geschwhdigkeit verbunden ist, daß eine Ausgleichsvorrichtung zum Ausgleichen der Spannungen an den Setz-und Rücksetzschaltungspunkten vorgesehen ist, daß eine Vorladevorrichtung an den Setzsteuerschaltungspunkt und an den Rücksetzsteuerschaltungspunkt eine Vorladung anlegt, daß eine Vtrrichtung eine Spannungsdifferenz zwischen dem Setzschaltungspunkt und dem Rücksetzschaltungspunkt abhängig von einem Adresseneingangssignal erzeugt und daß eine Stromableitvorrichtung zum Feststellen einer Spannungsdifferenz zwischen dem Setzschaltungspunkt und dem Rücksetzschaltungspunkt und zum Ableiten der Vorladung von einem der Steuerschaltungspunkte in Abhängigkeit davon vorgesehen ist.
12.Schaltungsanordnung für eine Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet,daß alle Transistoren MOS-Transistoren sind,#daß die Stromableitvorrichtung erste und zweite MOS-Ableittransistoren enthält, daß die Gate-Elektrode des ersten Ableittransistors mit dem Rücksetzschaltungspunkt verbunden ist, daß die Source-Elektrode dieses ersten Ableittransistors mit dem Setzsteuerschaltungspunkt verbunden ist, daß die Gate-Elektrode des zweiten Ableittransistors mit dem Setzschaltungspunkt verbunden ist, daß die Source-Elektrode des zweiten Ableittransistors mit dem Rücksetzsteuerschaltungspunkt verbunden ist, daß die Stromableitvorrichtung dritte und vierte MOS-Ableittransistoren enthält, daß die Gate-Elektrode des dritten Ableittransistors mit dem Rücksetzschaltungspunkt verbunden ist, daß die Source-Elektrode des dritten Ableittransistors mit den Drain-Elektroden des ersten Ableittransistors und mit dem Setztransistor verbunden ist, daß die Gate-Elektrode des vierten Ableittransistors mit dem Setzschaltungspunkt verbunden ist, daß die Source-Elektrode des vierten Ableittransistors mit den Drain-Elektroden des zweiten Ableittransistors und des Rücksetztransistors verbunden ist, daß die Stromableitvorrichtung dritte und vierte MOS-Ableittransistoren enthält, daß der dritte Ableittransistor eine getaktete Gate-Elektrode und eine mit den Drain-Elektroden des ersten Ableittransistors und des Setztransistors verbundene Source-Elektrode aufweist, daß der vierte Ableittransistor eine getaktete Gate-Elektrode und eine mit den Drain-Elektroden des. zweiten Ableittransistors und des RUcksetztran# stors verbundene Source-Elektrode aufweist, daß die Ausgleichsvorrichtung ein Transistor ist, dessen Source-Elektrode mit dem Setzschaltungspunkt und dessen Drain-Elektrode mit dem Rücksetzschaltungspunkt verbunden ist und der eine getaktete Gate-Elektrode aufweist, daß die Vorladevorrichtung erste, zweite und dritte Vorladetransistoren aufweist, daß die Drain-Elektrode des ersten Vorladetransistors mit dem zweiten Setzsteuerschaltungspunkt verbunden ist, daß die Drain-Elektrode des zweiten Vorladetransistors mit dem Rücksetzsteuerschaltungspunkt verbunden ist, daß die Source-Elektrode des dritten Vorladetransistors mit dem Setzsteuerschaltungspunkt verbunden ist, daß die Drain-Elektrode des dritten Vorladetransistors mit dem Rücksetzsteuerschaltungspunkt verbunden ist, wobei jeder Vorladetransistor eine getaktete Gate-Elektrode aufweist, und daß die Adreseeneingabevorrichtung einen ersten Eingangstransistor aufweist, dessen Source-Elektrode mit dem Rücksetzschaltungspunkt verbunden ist und dessen Gate-Elektrode ein digitales Eingangssignal empfangen kann.
13. Schaltung nach Anspruch 3 zur Bildung einer Pufferschaltung zum Speichern digitaler Signale, dadurch gekennzeichnet, a) daß die Treibertransistoren Setz- und Rücksetztrnnsistoren sind, die zur Bildung von Setz- und Rücksetzschaltungspunkten kreuzweise gekoppelt sind, b) daß eine erste Lasttransistorvorrichtung einen mit dem Setzschaltungspunkt verbundenen Ausgang zum Aufladen des Setzschaltungspunkts und einen Setzsteuerschaltungspunkt zum Verändern seiner Leitfähigkeit abhängig von der an ihn angelegten Ladung aufweist, c) daß eine zweite Lasttransistorvorrichtung einen mit dem Rücksetzschaltungspunkt zu dessen Aufladung verbundenen Ausgang und einen Rücksetzsteuerschaltungspunkt zum Verändern seiner Leitfähigkeit abhängig von der an ihn angelegten Ladung aufweist, d) daß eine Ausgleichsvorrichtung zum Ausgleichen der Spannung an den Setz- und Rücksetzschaltungspunkten vorgesehen ist, e) daß eine Vorladevorrichtung vorgesehen ist, die an den Setzsteuerschaltungspunkt und an den Rücksetzsteuerschaltungspunkt eine Vorladespannung anlegt, damit jeder der Lasttransistoren geringfügig leitend wird, f) daß an den Rücksetzschaltungspunkt eine Adresseneingabevorrichtung angeschlossen ist, die Ladung von dem Rücksetzschaltungspunkt abhängig von einem ersten Zustand eines Adresseneingangssignals ableitet, und g) daß an die Setz- und Rücksetzschaltungspunkte und an die Setzsteuer- und Rücksetzsteuerschaltungspunkte eine Stromableitvorrichtung angeschlossen ist, die in ausgewählter Weise abhängig von einer Spannungsdifferenz zwischen den Setzt und Rücksetzschaltungspunkten Ladung vom Setzsteuerschaltungspunkt oder vom Rücksetzsteuerschaltungspunkt ableitet.
14. Speicheranordnung mit einer Matrix aus zeilen- und spaltenweise angeordneten Speicherzellen und einem Leseverstärker in der Mitte jeder Spaltenleitung, wobei.

der Leseverstärker zwei kreuzweise gekoppelte Treibertransistoren und einen Lasttransistor für jeden Treibertransistor aufweist, gekennzeichnet durch eine Schaltvorrichtung, die die Gate-Elektrode jedes Lasttransistors mit ihrer Seite der Spaltenleitung verbindet, wobei die Schaltvorrichtungen Gate-Elektroden aufweisen, an denen eine ausgewählte Spannung anliegt, die kleiner als die Versorgungsspannung ist, eine Kopplungsvorrichtung zum Anlegen einer Spannung an die Gate-Elektroden der Lasttransistoren, die zum Einschalten der Lasttransistoren an einem ausgewählten Zeitpunkt ausreicht, und eine Vorrichtung zum Vorladen der Spaltenleitungen vor dem ausgewählten Zeitpunkt.
15. Schaltungsanordnung mit einer Eingangsklemme, einer Ausgangsklemme und ersten und zweiten Feldeffekttransistoren mit jeweils einer Source-Drain-Strecke und einer Gate-Elektrode, gekennzeichnet durch eine Vorrichtung, die die Gate-Elektrode des ersten Transistors mit der Eingangsklemme verbindet, eine Vorrichtung die die Source-Drain-Strecken der ersten und zweiten Transistoren in Serie zwischen die Ausgangsklemme und ein Bezugspotential über einen ersten Schaltungspunkt zwischen den ersten und zweiten Transistoren legt, einen dritten Feldeffekttransistor mit einer Source-Drain-Strecke, die die Gate-Elektrode des zweiten Transistors an das Bezugspotential legt, und mit einer Gate-Elektrode, die an den ersten Schaltung;unkt angeschlossen ist, eine Vorrichtung zum Vorladen der Gate-Elektrode des zweiten Transistors und eine die Ausgangsklemme mit einer Versorgungsspannungsvorrichtung verbindende Lastvorrichtung.
16. Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, daß eine Spannung an der Eingangsklemme eine Anderung von einem ersten Signalwert etwa auf das Bezugspotential an einem ausgewählten Zeitpunkt zeigt, wobei der Vorladevorgang vor diesem Zeitpunkt erfolgt, daß der zweite Transistor von dem dritten Transistor an einem ersten Zeitpunkt nach dem ausgewählten Zeitpunkt gesperrt wird, daß die Lastvorrichtung die Ausgangsklemme mit einer ersten Geschwindigkeit vor dem ersten Zeitpunkt und mit einer schnelleren Geschwindigkeit nach dem ersten Zeitpunkt auflädt, unddaßdie Lastvorrichtung eine Bootstrap-Schaltung ist.
17. Kapazitätsabtrennschaltung, gekennzeichnet durch einen Eingangsschaltungspunkt, einen Ausgangsschaltungspunkt, einen Zwischenschaltungspunkt, einen Steuerschaltungspunkt, ersten, zweiten und dritten Steuervorrichtungen mit jeweils einer Stromstrecke und einer Steuerelektrode, eine Verbindungsvorrichtung zum Verbinden des Eingangsschaltungspunkts mit der Steuerelektrode der ersten Steuervorrichtung, eine Verbindungsvorrichtung zum Anschliessen der Stromstrecke der ersten Verbindungsvorrichtung zwischen dem Zwischenschaltungspunkt und einem Bezugspotential, eine Verbindungsvorrichtung zum Anschliessen der Stromstrecke der zweiten Steuervorrichtung zwischen dem Ausgangsschaltungspunkt und dem Zwischenschaltungspunkt , eine Verbindungsvorrichtung zum Anschliessen der Stromstrecke der dritten Steuervorrichtung zwischen dem Steuerschaltungspunkt und dem Bezugspotential, wobei der Steuerschaltungspunkt an die Steuerelektrode der zweiten Steuervorrichtung angeschlossen ist, eine Vorladevcrrichtung zum Vorladen des Steuerschaltungspunktsvor einem gegebenen Zeitpunkt, eine Impedanzvorrichtung zum Mrbinden des Ausgangsschaltungspunkts mit einer Versorgungsspannung und eine Vorrichtung zum Anlegen eines digitalen Spannungswerts an den Eingangsschaltungspunkt an dem gegebenen Zeitpunkt.
18. Schaltung nach .Anspruch 17, dadurch gekennzeichnet, daß die Steuervorrichtungen MOS-Feldeffekttransistoren sind, daß die Feldeffekttransistoren N-Kanal-Feldeffekttransistoren sind, daß die Versorgungsspannung positiv ist, daß der digitale Spannungswert an dem gegebenen Zeitpunkt von einem positiven Wert auf ein Bezugspotential übergeht, daß die Vorladevorrichtung einen Feldeffektttansistor enthält,der den Steuerschaltungspunkt mit der Versorgungsspannung verbindet, und daß dielmpedanzvorrichtung ein Feldeffekttransistor i#st, dessen Gate-Elektrode vom Ausgangsschaltungspunkt über einen geschalteten Kondensator potentialmässig angehoben wird.
19. Eingabepufferschaltung für eine Eingangs adresse einer Halbleiterspeicheranordnung, gekennzeichnet durch zwei Treibertransistoren , die hinsichtlich ihrer Größe und ihrer Eigenschaften beträchtlich unsymmetrisch sind, jeweils eine Steuerelektrode und zwei Ausgangselektroden aufweisen und durch Verbinden der Steuerelektrode mit einer Ausgangselektrode des jeweils anderen Transistors kreuzweise gekoppelt sind, einen Vorladetransistor für jeden Treibertransistor, wobei die Vorladetransistoren hinsichtlich ihrer Größe und ihrer Eigenschaften beträchtlich unsymmetrisch sind und jeweils in Serie mit einem der Treibertransistoren und einer Versorgungsspannung liegen, eine Vorrichtung zum Einschalten der zwei Vorladetransistoren und zum Sperren der Vorladetransistoren an einem ausgewählten Zeitpunkt in einem Betriebszyklus, eine Vorrichtung zum Herstellen einer Kurzschlußverbindung zwischen Ausgangselektroden der zwei kreuzweise gekoppelten Treibertransistoren zum Ausgleichen der Spannungen an diesen Ausgangselektroden vor dem ausgewählten Zeitpunkt in einem Betriebszyklus, eine an eine Ausgangselektrode eines der zwei kreuzweise gekoppelten Treibertransistoren angeschlossene Vorrichtung zum Anlegen der einen Ausgangselektrode an ein Bezugspotential, wenn das Adresseneingangssignal beginnend an dem vorgewählten Zeitpunkt vorhanden ist, eine Vorrichtung zum Anlegen einer Ladung an jede der Ausgangselektroden um eine kurze Verzögerungszeit später als der vorgewählte Zeitpunkt zur Verzögeruz.g der Entladung einer der usgangselektroden und zwei Adressensignal-Ausgangsschaltungen, die jeweils einen Eingang aufweisen, der an eine Ausgangselektrode eines jeweils anderen der zwei kreuzweise gekoppelten Treibertransistoren angeschlossen ist und auf deren Spannungspegel an einem Zeitpunkt nach der kurzen Verzögerungszeit während eines Betriebszyklus anspricht, wobei eine der zwei Adressensignal-Ausgangsschaltungen ein Adressensignal erzeugt, während die andere das Komplement des Adressensignals erzeugt.
20. Eingabepufferschaltung nach Anspruch 19, dadurch gekennzeichnet daß die Ausgangselektroden jedes der zwei kreuzweise gekoppelten Treibertransistoren Source- und Drain-Elektroden sind, während die Steuerelektrode eine Gate-Elektrode ist, daß die Drain-Elektrode jedes dieser Transistoren direkt an die Gate-Elektrode des jeweils anderen Transistors angeschlossen ist, daß jeder der zwei Vorladetransistoren eine Source-Elektrode, eine Drain-Elektrode und eine Gate-Elektrode aufweist, wobei die Source-Elektrode jedes dieser Transistoren direkt an die Drain-Elektrode eines anderen der, zwei kreuzweise gekoppelten Treibertransistoren angeschlossen ist, daß die Vorrichtung zur Herstellung einer Kurzschlußverbindung zwischen den Ausgangselektroden ein Ausgleichstransistor ist, der eine die Drain-Elektroden der Treibertransistoren verbindende Source-Drain-Strecke aufweist, daß an die Gate-Elektroden der Vorladetransistoren eine Taktsignalquelle mit einem Spannungswert angeschlossen ist, der höher als die Versorgungsspannung liegt, wobei der Spannungswert an dem vorgewählten Zeitpunkt in jedem Betriebszyklus auf Null geht, daß die Vorrichtung zum Anlegen einer Ladung an die Ausgangselektroden der kreuzweise gekoppelten Treibertransistoren zwei MOS-Kondensatoren enthält, die jeweils getrennt zwischen die Drain-Elektrode eines der zwei kreuzweise gekoppelten Treibertransistoren und eine Quelle eingefügt sind, die aufeinanderfolgende Impulse abgibt, die um eine kurze Zeitverzögerung nach dem vorgewählten Zeitpunkt beginnen und vor dem vorgewählten Zeitpunkt während jedes Betriebszyklus enden, daß die Vorrichtung zum Anlegen der einen Ausgangselektrode eines der zwei kreuzweise gekoppelten Treibertransistoren an ein Bezug#otential zwei Eingangstransistoren enthält, deren Source-Drain-Strecken in Serie zwischen die Drain-Elektrode eines der zwei kreuzweise gekoppelten Treibertransistoren und ein Bezugspotential geschaltet sind, daß die Gate-Elektrode eines der zwei Eingangstransistoren an eine Adreseeneingangsklemme angeschlossen ist, während die Gate-Elektrode des anderen der zwei Eingangstransistoren an eine Quelle angeschlossen ist, die aufeinanderfolgende Impulse abgibt, die während jedes Betriebszyklus etwa bei dem vorgewählten Zeitpunkt beginnen, daß der eine der zwei Eingangstransistoren eine Kapazität mit einer gegebenen Größe aufweist, daß die Adresseneingangsklemme an die Drain-Elektrode des anderen der zwei kreuzweise gekoppelten Treibertransistoren über eine kapazitive Vorrichtung angelegt ist, die im wesentlichen die gleiche Kapazitätsgröße wie der eine der zwei Eingangstransistoren hat, daß die zwei Adressensignal-Ausgangsschaltungen jeweils erste, zweite und dritte MOS-Transistoren enthaltehdie jeweils eine Source-Elektrode, eine Dramn-Elektrode und eine Gate-Elektrode aufweisen, wobei die Source-Drain-Strecken der ersten und zweiten Transistoren in Serie zwischen eine Versorgungsvorric#htung und ein Bezugspotential gelegt sind, während die Source-Drain-Strecke des dritten Transistors parallel zur Source-Drain-Strecke des zweiten Transistors geschaltet ist, daß der Eingang jeder der Adressensignal-Ausgangsschaltungen eine Verbindung von der Drain-Elektrode eines anderen der zwei krauzweise gekoppelten Treibertransistoren zu der Gate-Elektrode des ersten Transistors in einer der Ausgangsschaltungen und zur Gate-Elektrode des zweiten Transistors in der anderen der Ausgangsschaltungen aufweist, daß die Gate-Elektroden der dritten Transistoren in jeder Ausgangsschaltung an eine Quelle angeschlossen sind, die aufeinanderfolgende Impulse abgibt, die etwa an dem vorgewählten Zeitpunkt während jedes Betriebszyklus enden, daß die Versorgungsvorrichtung eine Quelle ist, die aufeinanderfolgende Impulse abgibt, die nach dem Zeitpunkt nach der kurzen Verzögerungszeit in jedem Betriebszyklus beginnen, daß das Adressensignal und das Komplement des Adressensignals an dem Schaltungspunkt zwischen dem ersten und dem zweiten MOS-Transistor in den zwei Adressensignal-Ausgangsschaltungen erzeugt werden, daß eine Vorrichtung vorgesehen ist, die einen Eingang aufweist, der das Adressensignal und das Komplement des Adressensignals empfängt und einen Ausgang aufweist, der an eine Gate-Elektrode eines Serientransistors angeschlossen ist, dessen Source-Drain-Strecke in Serie zwischen der Adresseneingangsklemme und dem einen Eingangstransistor liegt, wobei diese Vorrichtung das Ansprechen auf ein Adresseneingangssignal beendet, nachdem ein Adressensignal oder dessen Komplement auftritt, daß eine Rückkopplungsvorrichtung abhängig vom Auftreten des Adressensignals und des Komplements des Adressensignals an den Adressensignal-Ausgangsschaltungen ein Eingangssignal für eine Vorrichtung erzeugt, die so angeschlossen ist, daß sie ein Adresseneingangssignal von der Adressenklemme zu dem einen Eingangstransistor durchschaltet, daß die Vorrichtung zum Einschalten und Sperren der zwei Lasttransistoren abhängig vom Arbeiten der Adreseensignal-Ausgangsschaltungen arbeitet, daß eine Vorrichtung zum Sperren der Lasttransistoren nach einer vorgewählten Zeitperiode abhängig vom Auftreten eines Adressensignals an den Adressensignal-Ausgangsschaltungen arbeitet, daß die Source-Drain-Strecken der Treibertransistoren, die von den Abtastschaltungspunkten entfernt liegen, über zwei Masseanschlußtransistoren an ein Bezugspotential gelegt sind, von denen einer an dem ersten ausgewählten Zeitpunkt einschaltet, während der andere an dem zweiten ausgewählten Zeitpunkt einschaltet und daß der eine Masseanschlußtransistor wesentlich kleiner als der andere Masseanschlußtransistor ist.
21. Eingangsspeicherschaltung für eine integrierte Halbleiterschaltung mit Feldeffekttransistoren mit isolierter Gate-Elektrode, gekennzeichnet durch zwei Treibertransistoren mit unsymmetrischen Eigenschaften, die jeweils eine Source-Drain-Strecke und eine Gate-Elektrcde aufweisen, zwei Vorladetransistoren mit jeweils einer cource-Drain-Strecke und einer Gate-Elektrode, eine Vorrichtung, die die Souroe-Drain-Strecke jedes der Treibertransistoren in Serie zur Source-Drain-Strecke eines jeweils anderen Vorladetransistors in Serie schaltet und jede Serienschaltung aus einem Treibertransistor und einem Vorladetransistor zwischen eine Versorgungsspannungsvorrichtung einschaltet, zwei Abtastschaltungspunkte, von denen jeweils einer zwischen jeder der in Serie geschalteten Source-Drain-Strecken der Treiber- und Lasttransistoren liegt, eine Verbindungsvorrichtung zum kreuzweisen Verbinden jedes Abtastschaltungspunkts mit der Gate-Elektrode des jeweils anderen Treibertransistors, eine an die Gate-Elektroden der Vorladetransistoren angeschlossene Vorrichtung zum Einschalten der Vorladetransistoren vor einem ersten ausgewählten Zeitpunkt in einem Betriebszyklus und zum Sperren der Vorladetransistoren an dem ersten ausgewählten Zeitpunkt, eine an die zwei Abtastschaltungspunkte angeschlossene Vorrichtung zum Ausgleichen der an diesen anliegenden Spannungen vor dem ausgewählten Zeitpunkt in einem Betriebszyklus, eine an einen der Abtastschaltungspunkte angeschlossene Eingangsvorrichtung zum Anlegen eines Bezugspotentials an den Schaltungspunkt, wenn ein Eingangssignal zu der Zeit vorhanden ist, die mit dem ersten ausgewählten Zeitpunkt in einem Betriebszyklus beginnt, einegetrennt an jeden Abtastschaltungspunkt angeschlossene Ladevorrichtung zum Anlegen einer Ladung an die Schaltungspunkte an einem zweiten Zeitpunkt, der nach dem ersten ausgewählten Zeitpunkt in jedem Betriebszyklus liegt, und eine Signalausgabeschaltungsvorrichtung, die eine an wenigstens einen der Ausgangsschaltungspunkte angeschlossene Eingangsvorrichtung aufweist und abhängig von der daran anliegenden Spannung beginnend bei einem dritten ausgewählten Zeitpunkt arbeitet, der nach dem zweiten ausgewählten Zeitpunkt in einem Betriebszyklus liegt, wobei die Signalausgabeschaltungsvorrichtung während einer Zeitperiode ein Signal erzeugt, die nach dem dritten ausgewählten Zeitpunkt in einem Betd ebszyklus beginnt.