DE2431079C3 - Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen - Google Patents

Description

Die Erfindung bezieht sich auf einen dynamischen Halbleiterspeicher der im Oberbegriff des Patentanspruchs 1 genannten Art.

Bei der Entwicklung von Speichern für z. B. elektronische Datenverarbeitungsanlagen ist man seit jeher bestrebt, die Kosten pro Speicherstelle (Kosten pro Bit) zu verringern. Bei integrierten Halbleitcrspcichern geht man aus diesem Grund den Weg, möglichst viele Speicherstellen auf einem Halbleitcrplättchcn unterzubringen, d. h. eine möglichst hohe Packungsdichte zu erhalten. In gleicher Richtung wirken aber auch Bestrebungen, pro Speichersielle möglichst wenig Bauelemente vorsehen zu müssen. Gegenüber üblichen und meist nach dem Flip Flnp=Prinzip aufgebauten statischen Speichern kommen sogenannte dynamische Speicher in der Regel mit erheblich weniger Bauelementen pro Speicherzelle aus. Zwar erfordern derartige dynamische Speicherzellen zur Aiifrcchtcrhaltiing ihres jeweiligen Speichcrznstaiules besondere Maßnahmen zur Regenerierung bzw. Auffrischung der Speicherinformation. wobei die entsprechenden elektrischen

Einrichtungen jedoch nicht für jede einzelne Speicherzelle gesondert vorgesehen werden müssen. Die vorliegende Erfindung befaßt sich mit derartigen dynamischen Speichern.

Aus der US-Patentschrift 33 87 286 ist ein dynamischer Halbleiterspeicher bekannt, dessen Speicherzellen mit einem Minimum an Bauelementen aufgebaut sind. Es haadelt sich hierbei urr» sogenannte Ein-Transistor-Speicherzellen, bei denen als Speicherelement lediglieh ein Speicherkondensator vorgesehen ist, der über einen Schreib/Lese-Fetdeffekttransistor vom Isolierschichttyp zugänglich ist Das prinzipielle elektrische Schaltbild einer solchen Ein-Transistor-Speicherzelle ist in Fig. IA dargestellt Je nach dem Speicherzustand ist der Speicherkondensator Cy aufgeladen oder weitgehend entladen. Zum Einschreiben, Auslesen bzw. Regenerieren der Speicherinformation wird der Schreib/Lese-FET über das Potential der Wortleitung WL leitend gemacht so daß sich z. B. beim Auslesen der Speicherinformation ein Ladungsausgleich zwischen der Speicherkapazität Cs und der Kapazität Cb der Biileitung BL einstellt. Das sich jeweils entsprechend dem Speicherinhalt auf der Bitleitung einstellende Potential wird dann über den Leseverstärker 1 festgestellt. Da ein solcher Lesevorgang nicht zerstörungsfrei ist muß im Anschluß daran die Speicherinformation sogleich wieder eingeschrieben werden.

Verbesserungswürdig bei solchen Ein-Transistor-Speichcr/cllen ist jedoch das mit dem Auslesen der Speicherinformation zusammenhängende elektrische Verhalten. Es ist beispielsweise ersichtlich, daß bei einer Messung der Bitlcitungsspannung gegen ein festes Bezugspoteniial, z. B. gegen Massepotential in Fig. IA, unvermeidlich auftretende Störsignale nicht kompensiert werden.

Zur Vermeidung dieses Nachteils ist es aus der DE-OS 2148 896 bekannt, die Anordnung von Ein-Transisior-Speichcrzellen in der in Fig. IB dargestellten Weise vorzunehmen. Dort ist mit jedem der beiden Eingänge des Lescvcrslärkers 11 eine Bitleitung ö,\bzw. Bn verbunden. Beide Bitlcitungcn führen jeweils zu Spcicherfeldern A bzw. ö aus Ein-Transistor-Speicherzcllen. Die Speicherzellen des Speichcrfelues A sind dabei über die Wortleitungen Wy, ... W., ,_v zugänglich. Entsprechendes gilt für die Speicherzellen des Speicherleids B. Eine weitgehende Kompensation der genannten Störeinflüsse wird bei der genannten Anordnung dadurch erreicht, daß zum Erhalt eines Diffcrcnzsignals am Eingang des Leseverstärkers 11 gleichzeitig mit der Auswahl einer Speicherzelle in einem Speicherfeld ein mit der jeweils anderen Bitleitung verbundenes sogenanntes Blindspeicherelement CR adressiert wird, das in seinem Aufbau einem regulären Speicherelement gleicht. Zum Beispiel wird gleichzeitig mit einer der Worlleitungen Für das /t-F'cld die dem Blindspeicherelement an der zum Ö-Feld fuhrenden Bitleitung zugeordnete Wortleitung W.\n ausgewählt. Es ist festzustellen, daß vor jedem Auslesevorgang die Bitleitungen und die damit verbundenen Blindspeicherelemente, d. h. die Kondensatoren Cr, auf ein festes Be/iigspolcntial aufgeladen werden, wobei ein Ausgleich der Bitleitungspotentiale über einen zwischen den Eingangknoten im Leseverstärker-Flipflop liegenden Quertransistor erfolgt (vgl. auch z. B. Electronics vom Ii. September 1973, Seiten Hb bis 121, insbesondere Seite 119. Fig. 7). M'thin enthalten die Blindspeichcrclcmenle im Gegensatz zu den eigentlichen Speicherelementen einen jeweils ifcsten Ladiingsbetrag. Eine mit der beschriebenen Anordnung vergleichbare Speicheranordnung ist ferner aus der US-Patentschrift 37 71 147 bekanntgeworden.
Zwar wird durch die gleichzeitige Adressierung einer

ϊ Speicherzelle zusammen mit einer Blindspeicherzelle i. V. mit der genannten Einstellung der anfänglichen Bitleitungspotentiale eine weitgehende Symmetrie und damit Unterdrückung von Störsignalen erreicht. Es verbleiben jedoch noch Unsymmetrien, die daher

ίο rühren, daß mit der Adressierung unterschiedlicher Speicherzellen jeweils dieselbe Blindspeicherzelle adressiert wird. Zudem ergeben sich je nach ausgelesenem Speicherinhalt infolge der festen Voraufladung der Blindspeicherzelle betragsmäßig unterschiedliche Differenzspannungen.

Es sind auch bereits im Zusammenhang mit Speichermatrizen Zwei-Element-Anordnungen pro Speicherstelle mit kontradiktorischer Informationsspeicherung bekanntgeworden. In der DE-OS 23 13 476 sind

2ii beispielsweise in einem kapazitiven Datenspeicher der eingangs genannten Art jeweils zwe" >peicherelemente zur Speicherung einer einzigen üirärinformation vorgesehen. Jedes der beiden Speicherelemente pro Speicherplatz enthält einen Feldeffekttransistor mit

2ϊ einem in Abhängigkeit von der gespeicherten Ladung veränderbaren Schwellenwert, z. B. einen MNOS-Transistor. In den zu einem Paar gehörenden Speicherelementen erfolgt jeweils eine entgegengesetzte Ladungsbzw. Informationsspeicherung, die über ein taktgesteu-

jo ertes Leseverstärker- Flipflop auslesbar und wiederauffrischbar ist. Dort soll bei derartigen dynamischen Speichern der Nachteil beseitigt werden, daß bei Ausfall der Versorgungsspannung die Speicherdalcn verlorengehen. Dazu werden bei einem Nct/.uusfall die die

r> Speicherinformationen rcnräscmii'rcnden Ladungen aus den jeweiligen Speicherkondensatoren in den Zwischenbereich /.wischen der Siliziumoxidschicht und der Siliziumnitridschicht der MNOS-Transistoren übernommen, wo sie ohne weitere Energiezufuhr über

κι längere Zeit speicherbar sind.

Die Aufgabe der vorliegenden Erfindung besteht dei.!gegenüber darin, einen Halbleiterspeicher anzugeben, der mit einem den genannten Ein-Transistor-Speichcrelcmenten vergleichbaren Aufwand hinsicht-

r> lieh seines insbesondere mit dem Auslesen der Speichcrinformation verbundenen elektrischen Verhaltens im Sinne einer erhöhten Lesegeschwindigkeit und der Vermeidung einer dauernden Verlustlcistungsaufnähme weiter verbessert ist. Dabei ist es erwünscht, als

-,o Lesespannungen betragsmäßig möglichst gleiche und lediglich in ihrem Vorzeichen unterschiedliche Differenzspannungen zu erhalten und einen üblichen für die Elemente der weiteren Hilfsschaltkreisc kompatiblen Hers*;il:ingsprozcß einsetzen zu können.

■)-, Zur Lösung dieser Aufgaben sieht die Erfindung einen Halbleiterspeicher der im Patentanspruch ! gekennzeichneten Art vor. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Untcransprüchen gekennzeichnet.

M) Die Erfindung wird im folgenden anhand von Ausfiihrungsbeispieien unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt

Fig. IA. ¹I) Sehaltungsanordnungcn bekannter Halbleiterspeicher mit Ein-Transistor-Speichcr/ellen,

h> Fig. 2A--2C das Schaltbild der benutzten /wei-Transislor-Spcicherzeilc (Fig. 2A) sowie die erfindungsgemäße Lcse/Regenerierschaltung (F i g. 2B) samt dem zugehörigen Zeitdiagramm (F i g. 2C),

fig. J in teilweise schematischer Darstellung die Anordnung mehrerer Zw ei-Tr a η si st or-.Speicher/eilen /u einem Matrixspeicher.

E i g. 4 eine ausschnittsweise Draufsicht auf einen in integrierter form ausgebildeten Halbleiterspeicher und

fi g. 5 eine Qticrschnittsdarstcllung entlang der Linie 5-5 in f i g. 4.

Die Erfindung basiert auf der Erkenntnis, daß bei den hinsichtlich ihrer möglichen Packungsdichte sehr vorteilhaften Ein-Transistor-Speieherzellen nach dem Stande der Technik (vgl. E i g. I A und IB) die erforderliche Halblcitcrfliiche fast ausschließlich durch den flächenbedarf der .Speicherkondensatoren (Ί, bestimmt ist. Der für die Schrcib/Lese-fcldeffckt-Tran· sistoren erforderliche Elächenaulw and kann demgegenüber nahezu vernachlässigt werden. Ausgehend von diesem Sachverhalt wird gemäß der Erfindung von tier in ihrem elektrischen Schaltbild in I i g. 2A gezeigten /uri-Trjinsislor-Snrii'hnr/rlln ;iimt>pji;inupn ili-ri-n l-'liichenaufwand mit den vorgenannten Lin-Transistor-Speicherzellen praktisch gleich ist. Dies wird im wesentlichen dadurch erreicht, daß die beiden nach E i g. 2A vorgesehenen Spcicherkonclensatoren C verglichen mit den .Speicherkondensatoren (\ der Ein-Transistor-Speicherzcllen (vgl. I ig. IA. IR). nur jeweils den halben Kapazitätsvverl aufweisen und demzufolge auch nur die halbe fläche benotigen. Dennoch ergeben sich, wie noch zu zeigen sein wird, aufgrund der dort vorgenommenen Anordnung der Sehaltelemente der Speicherzelle in Verbindung mit tier noch zu beschreibenden l.ese/'Regcnerier-Sehaltung erheblich verbesserte elektrische Eigenschaften bezuglich des Lcsevcrhaltens eines solchen Speichers.

Im einzelnen ist in Ei g. 2>\ die elektrische Schaltung einer solchen Speicherzelle dargestellt, die am Kreuzungspunkt einer zugehörigen Wortleitung HV. und eines zugehörigen Bitleitungspaares BO und H \ angeordnet ist. Es ist ersichtlich, daß diese Zwei Transisior-Speicherzelle symmetrisch aufgebaut ist. Von jeder der beiden Bitleitungen BO und B I führt jeweils eine schaltbare Verbindung über die Schreib/fesc-feldeffekt-Transistoren 20 bzw. 21 zu jeweils einem der neiden .Speicher kondensator en C. iviu liner anderen Elektrode sind diese Speichcrkondensatoren C am Verbindungspunkt 22 an ein festes Bezugspotential, z. B. Massepotential, angeschlossen. Durch ein entsprechendes Adressicrungssignal auf der Wortleitung Wl. können die beiden Schreib/Lese-Eeldeffekt-Transistoren 20 und 21 ein- und ausgeschaltet werden. Über die Bitleitungen ßO und Öl kann demnach die durch die jeweilige Aufladung der Speicherkondensatoren C repräsentierte Speicherinformation eingeschrieben, ausgelesen bzw. regeneriert werden. Zu diesem Zweck ist mit jedem Bitleitungspaar BQIBX eine Einrichtung 23 verbunden, die im folgenden als Lese/Regenerier-Schaltung bezeichnet werden soll. Diese Lese/Regenerier-Schaltung ist in bekannten Schaltungen häufig durch eine bistabile Kippschaltung gebildet, die vorzugsweise über Taktsignale eingeschaltet wird. Dadurch, daß eine solche als Lese/Regenerier-Schaltung verwendete Kippschaltung getaktet wird, kann sich bei einem Lesevorgang zunächst die Differenz-Spannung der jeweils adressierten Speicherzelle auf den beiden Bitleitungen ungestört ausbilden und die Kippschaltung voreinstellen, worauf zum Taktzeitpunkt der voreingesteihe Binärzustand fest verriegelt, d. h. gespeichert wird. Die erfindungsgemäße Lese/Regenerier-Schaltung dieser Art ist in Fig.2B mit dem zugehörigen Inipulsdiagramm in Y i g. 2( dargeslei und wird später näher erläutert.

Ein wesentlicher Gesichtspunkt einer derartige Zvvci-Transistor-Spcichcrzclle besteht darm, daß de jeweilige Speicherinhalt durch entgegengesetzte Aufla dung der beiden Speichcrkondcnsatoren ( reptäsen tiert wird. Demzufolge stellen sich auf den Speicherkon dcnsatoren (je nach Spcichcrzustand entgegcngcsetz te Potentiale ein. Beispielsweise ist eine binäre »0 dadurch repräsentiert, daß die Spannung über der linken Speicherkondcnsator den unteren Spanniingspc gel Vn und die Spannung über den rechten Spciclierkon dcnsator ilen oberen Spannungspcgcl Vi aufweist bzw umgekehrt bei einer binären »I«. Im Gegensatz zu eine der vorgenannten Ein-Transistor-Spcicherzcllen isi di Information in der Speicherzelle nach f ig. 2A somi zweifach gespeichert.

Beim Schreiben der Zwci-Transistor-Spcicherzell

<.iil| Hrr jintpri* Snanminirvu/prl V_n K/w ripr nhrr .Spannungswert Vi über den beiden Spcichcrkondensa toren ('entstehen. Zum besseren Verständnis diene ei Zahlenbeispiel: Vo = OV, Vi =4 V. Man legt somit übe einen in E ig. 2A nicht dargestellten Treiber mit zwe komplementären Ausgängen an die Bitleitung BO di Spannung OV und an die Bitleitung fll die Spannunj 4 V an, falls beispielsweise eine binäre »0« eingeschrie ben werden soll. Durch einen (positiven) Impuls auf de zugehör ^en Wortlcilung W/. werden die bcidei Schreib/Lese-Feldeffekt-Transistoren 20 und 21 de Speicherzelle eingeschaltet, und die Bitlcittingspotcntia Ic werden auf die Speicherkondensatoren ("übertragen

Bevor auf die Betriebsweise der Speicherzelle anhani einer Beschreibung eines Regcnerier/l^sez.yklus einge gangen wird, soll die erfindungsgemäße Lese/Rcgcne rier-Schaltung 23 in Fig. 2B beschrieben werden. Di Lese/Regenericr-Schaltung 23 umfaßt dabei die bcidei funktionell zu trennenden Schaltungstcile, was durch dii Einrahmung mit unterbrochenen Linien angedeutet is Der untere Schaltungsteil stellt den eigentliche Leseverstärker für das auf den Bitleitungen ßOund B auftretende kleine Differenzsignal Vp dar. Bei diesen Leseverstärker handelt es sich um ein gctaktetc i-iip-i lop mn den ι iip-t iop-Transistorcn 24 und i sowie dem in die gemeinsame Source-Lcitung einge schalteten FET 26. Über einen am Steuereingang T, des FET 26 angelegten Taktimpuls wird der FET 2i leitend gesteuert, so daß die Flip-Fiop-Transisloren 2· und 25 an die Betriebsspannung, hier Massepotentia angeschlossen werden. Bei diesem Leseverstärke handelt es sich um ein Flip-Flop, das infolge des Fehlen von l^astwiderständen sehr schnell zu schalten ^;- de !.age ist. Der obere Schaltungsteil der Lese/Regenerier Schaltung 23 stellt die eigentliche Regenerier-Schaltunj dar und besteht aus den Feldeffekt-Transistoren 27, 2 und 29. Die Gate-Elektroden der FET 27,28 und 29 sin< miteinander an den gemeinsamen Steuereingang T) angeschlossen. Es ist festzustellen, daß die Steuersignal· an den Anschlüssen TF und TR zu keinem Zeitpunk gemeinsam den oberen Spannungspegel aufweisen, vg Fig.2C. Daraus wird bereits deutlich, daß di' FET-Widerstände 27 und 28 nicht etwa als Lastelemen te der Flip-Flop-Transistoren 24 und 25 wirker Zusätzlich zur hohen Schaltgeschwindigkeit des Lese Verstärkers tritt daher keine Dauerverlustleistung be diesem Flip-Flop auf.

Ein vollständiger Lesezyklus besteht — wje in der Zeitdiagramm der F i g. 2C dargestellt — aus den vie Zeitabschnitten Tl bis TA. Zuerst werden di

Zwei-Transistor-Speicherzelle und dann die ßitlcittingen SO und B 1 regeneriert. Die Regeneration der Zelle erfolgt über die getaktete, fest verriegelte Kippschaltung, d. h. es wird der untere Spannungspegcl 0 V und der obere Spannungspegcl 4 V der Flipflopknotenpunkte (Kretizkopplungsknoten) bei eingeschalteten Schreib/Lese-Transistoren 20, 21 der Speicherzelle auf ar. Speicherkondensatoren Ciibertragen.

im zweiten Zeitabschnitt T2 werden die Bitleitungskapazitäten Csdurch die FET-Widerstände 27 und 28 im Regcncricrschaltungsleil auf die Spannung V^n und Vn < aufgeladen, die beide möglichst gleich sein sollten, um keine störende Differenzspannung beim Auslesen /u erhalten und die vorzugsweise möglichst groß sein sollten. Am Ende der Aufladung ist z.B. Vflo = V_fl, = 5 V. Die Flipflop-Schaltung ist dabei nicht verriegelt, da kein Taktsignal an TF angelegt ist. Ferner sind die Schreib/Lese-Transistoren 20, 21 der jpciCnci /cnc

Mit dem Anlegen eines Adressierungssignals an die Wortleitung WL beginnt im dritten Zeitabschnitt T3 der eigentliche Lesevorgang. Das positive Taktsignal TF für die in der Lese/Regenerier-Schaltung 23 verwendete Kippschaltung ist noch nicht angelegt. Es kann sich die Differenzspannung Vp der jeweils adressierten Speicherzelle auf den beiden Bitleitungen ungestört ausbilden und die Kippschaltung aus den Transistoren 24, 25 voreinstellen. Zum Taktzeitpunkt für den vierten und letzten Zeitabschnitt Γ4 wird der voreingestellte Binärzustand in der Lese/Regenerier-Schaltung 23 fest verriegelt, d. h. gespeichert. Die kleine Differenzspannung Vo wird durch das Schalten des Flipflops kräftig verstärkt, so daß ein unterer Spannungspegel von etwa 0 V entsteht und ein hoher oberer Spannunespegel von etwa 4 V an den Kreuzkopplungsknoten erhalten bleibt. Der durch das Schalten des Flipflops »verstärkte« Speicherinhalt - dargestellt durch den unteren und oberen Spannungspegel auf den Bitleitungen ßObzw. SI der Zwei-Transistor-Speicherzelle - kann jetzt eine nicht gezeigte Daten-Ausgangsstufe treiben. Der Auslesevorgang ist beendet.

Ein Speicherfeld mit Zwei-Transistnr-Sneirherzellen benötigt keine Blindspeicherelemente (vgl. F i g. I B), die in komplizierter Weise angesteuert werden müssen. Das Schreiben, Lesen und Regenerieren einer solchen Speicheranordnung ist somit sehr einfach zu realisieren, wie z.B. aus dem in Fig. 2C gezeigten Ablauf eines Lesezyklus hervorgeht.

Von entscheidender Bedeutung für die Beurteilung der Zwei-Transistor-Speicherzelle ist das bei einem Auslesevorgang an der Lese/Regenerier-Schaltung 23 erhältliche Differenzsignal V₀. Eine wichtige Forderung bezüglich der Größe dieser Differenzspannung V_D ist, daß sie größer ist als der Undefinierte Spannungsbereich der Lese/Regenerier-Schaltung, den man — bedingt durch innere Unsymmetrien — mit etwa 300 mV annehmen kann. Es muß berücksichtigt werden, daß jede der beiden Bitleitungen mit einer Kapazität Cb behaftet ist, so daß sich bei einem Auslesevorgang ein Ladungsausgleich zwischen der Speicherkapazität C und der Bitleitungskapazität Cb einstellt Die Spannung der Bitleitungen unmittelbar vor dem Auftreten des Wortleitungsimpulses sei Vb-o, was durch den Index »—0« zum Ausdruck kommen soll. Die Bitleitungspotentiale Vb ο und Vgi am Ende des zweiten Regenerations-Zeitabschsnitts sind also Vb-o-

Für die Zwei-Transistor-Speicherzelle von Fig.2A ergibt sich die an der Lese/Regenerier-Schaltung 23

erhältliche Diffcrcn/.spanniing V/jzu

IKiI = _r\_r (»,-In).

Dabei sollen V_x bzw. V₀ die Spannung über den beiden Speicherkondensatoren C kurz vor der Adressierung der Wortleitung bedeuten. Als vorteilhaft ist es anzusehen, daß die Differenzspannung Vd nicht direkt von der Regenerationsspannung Vg-o abhängt, wie dies bei der eingangs genannten Ein-Transistor-Zelle der Fall ist. Wie im folgenden gezeigt wird, hängt allerdings Ki von ν» ο ab. Der Einfachheit halber soll V₀ = 0 V angenommen werden, was bedeutet, daß sich auf einem der beiden Speicherkondensatoren C keine Ladung befindet, während der jeweils andere Speicherkondensator geladen ist und eine Spannung V₁ aufweist.

Bei der Regeneration der Speicherzelle — also im ersten Zeitabschnitt Π ist bedingt durch das Auslesen lici Spciciici/.cüc üi'iu die Vci i fcgciüng lici Kippschaltung der obere Spannungspegel V| gegenüber Vb_₀ um einen gewissen Betrag z. B. um I V abgesunken. Im zweiten Zeitabschnitt Γ2 wird während des Erholens der Bitleitungen von 0 V bzw. von V/j_₀ - 1 V auf V/?-o der obere Spannungspegel in der Speicherzelle von Vi= Vn-o —1 V um einen weiteren Betrag — bedingt durch den Leckstrom des Speicherkondensators C — z. B. um I V in 3 ms absinken. Die Zeit 3 ms ist eine typische Auffrischzeit eines dynamischen Speichers. Kurz vor der Adressierung der Wortleitung WL beträgt also der obere Spannungspegel V_t nur noch

Vi = V₁, ._„- I V.

Damit ergibt sich für die aus der Speicherzelle erhältliche Differenzspannung

V₁

B-η" I V).

t + C „

Mit den weiteren Annahmen:

r — η !25 "F
C„ = 1 PF '
V„-_a = 5 V

I₁. = 1 V + 1 V = 2 V
K₀ = OV

ergibt sich als Differenzspannung der Zwei-Transistor-Speicherzelle Vd = 330 mV. Ein wichtiger Gesichtspunkt im Rahmen der Erfindung ist, daß diese Differenzspannung, unabhängig davon ob eine »0« oder eine »1« gespeichert war, betragsmäßig gleich und lediglich mit entgegengesetztem Vorzeichen an der Lese/Regenerier-Schaltung 23 auftritt Im Gegensatz dazu treten bei einer Ein-Trinsistor-Speicherzelle mit gleichzeitiger Auswahl eines Blindspeicherelements je nach Speicherinhalt stark unterschiedliche Differenzspannungen auf. Unter denselben für das obige Beispiel getroffenen Annahmen ergibt sich bei einer Ein-Transistor-Speicherzelle im Falle einer gespeicherten »0« z. B. eine Differenzspannung von — 50OmV und bei einer gespeicherten »1« eine Differenzspannung von 100 mV. Dabei ist berücksichtigt, daß die Speicherkapazität Cs in diesem Fall doppelt so groß wie die Speicherkapazität C ist d. h. 0,25 pF. Es kann demnach festgestellt werden, daß bei der Zwei-Transistor-Speicherzelle erheblich verbesserte Betriebseigenschaften vorliegen.

In F i g. 3 ist schemaliseh die Anordnung mehrerer Zwei-Transistor-Speicherzellen zu einem Speichcrfeld angedeutet. Das Speicherfeld A enthält in M Spalten und NZeilen matrixförmig angeordnete Speicherzellen, von denen stellvertretend für das gesamte Speichcrfeld die vier Speicherzellen an den Eckpunkten des Speicherfeldes gezeigt sind. Die codierte Bitleitungs-Adresse Y wird im Bitleitungs-Decoder 30 decodiert. Entsprechend wird die codierte Wortleitungsadresse X im Wortleitungs-Decoder 40 decodiert. An jedes Bitleitiingspnar sind I.ese/Regenerier-Schaltungen 33 angeschlossen, die der Lese/Regenerier-Schaltung 23 in F i g. 2 entsprechen. Bezüglich der Einzelheiten des Betriebs einer derartigen Matrixspeicheranordnung kann auf den eingangs genannten Stand der Technik verwiesen werden.

Mit besonderen Vorteilen lassen sich die Zwei-Transistor-Speicherzellen in integrierter Technik zu einer Gate-Metallisierung 55 stellt gleichzeitig die Wortleitung für alle Speicherzellen einer Zeile dar. Sie verläuft vorzugsweise orthogonal zu den als Dotierungsstreifen im Halbleiterkörper angeordneten Bitleitungen 00, B 1 usw. Die den Halbleiterkörper 50 bedeckende erste Isolierschicht (Doppelschicht) 52 ist typisch etwa 500 A dick. Die dariiberliegende leitfähige Halbleiterschicht 54 weist eine Dicke von größenordnungsmäßig 1500 Ä auf. Die zweite isolierende Zwischenschicht 56 wird vorzugsweise durch Reoxydation mit einer Dicke von mehr als 3000 A gebildet. Für die Dotierung können bekannte Diffusions- und/oder lonenimplantationsverfahren angewendet werden.

Die Speicherkondensatoren C werden gebildet durch die relativ großflächigen Source-Zonen 51 und die darüberliegenden Bereiche der leitfähigen Schicht 54 mit der Isolierschicht 52 als Dielektrikum und der Sperrschicht-Kapazität zwischen der Diffusions-Zone

Pinhpit -jiicammpnf'iccpn PiüKpi ιι/ρι-Λρη pulp trroflp ^l unrl rtpui auf fpctpm Potpntiill lipupnHpu -S

Anzahl derartiger Speicherzellen mit den zugehörigen »n Auswahlschaltiingen zusammen auf einem Halbleiterplättchen aufgebaut. In den Fig.4 und 5 ist in einer Draufsicht bzw. im Schnitt ein Ausschnitt aus einer vorteilhaften Realisierungsform in integrierter Technik dargestellt. In dem gemeinsamen Halbleiterkörper 50, _>ί ■/.. B. aus P-Silizium sind die Bitleitungen ßO und B 1 als Dotierungsstreifen von gegenüber dem Halbleiterkörper 50 entgegengesetzter Leitfähigkeit angeordnet. Die Bitleitungen verlaufen dabei im wesentlichen parallel zueinander und stellen gleichzeitig die Drain-Zonen so der zugehörigen Schreib/Lese-Feldeffekt-Transistoren einer Speicherzellenhälfte dar. Die zugehörigen Source-Zonen der Schreib/Lese-Feldeffekt-Transistoren sind im Halbleiterkörper 50 als rechteckige Dotierungsgebiete 51 dargestellt. Die Source- und Drain-Zonen sind r> gegenüber dem Halbleiterkörper entgegengesetzt, z. B. N-dotiert. Der Halbleiterkörper 50 ist von einer ersten relativ dünnen Isolierschicht 52 bedeckt, die vorzugsweise als SiOj/SijN^ Doppelschicht ausgeführt ist. Diese Isolierschicht 52 stellt einmal das Gate Dielektrikum der -to Schreib/Lese-Feldeffekt-Transistoren und zum anderen das Dielektrikum der Sper.herkondensatoren C dar. Über der Isolierschicht 52 ist mit Ausnahme der Gate-Bereiche 53 eine erste leitfähige Schicht 54 angeordnet. Diese Schicht 54 besteht vorzugsweise aus 4ϊ dotiertem Halbleitermaterial, z. B. polykristallinem Silizium mit einem Flächenwiderstand von kleiner 1 kn/D. Elektrisch ist die Schicht 54 mit dem Substratpotential verbunden und stellt in den Bereichen über den Source-Zonen 51 die eine Speicherkondensa- ϊο tor-Elektrode dar. Weiterhin dient die Schicht 54 als Abschirmschicht zur Verhinderung unerwünschter Inversionen der Halbleiteroberfläche. Das Substrat 50 und die Polysilizium-Schicht 54 werden vorzugsweise fest auf ein negatives Potential z. B. —3 V gelegt In der elektrischen Beschreibung wurde allerdings der Einfachheit halber das Potential 0 V (Massepotential) angenommen. Von der Gate-Metallisierung 55 ist die leitfähige Schicht 54 durch eine isolierende Zwischenschicht 56, vorzugsweise aus Siliziumdioxyd, isoliert. Die Es soll schließlich noch bemerkt werden, daß die Darstellung in den Fig. 4 und 5 keineswegs maßstabsgetreu ist; insbesondere sind die für die Ausbildung der Speicherkondensatoren Cgegenüber den Schreib/Lese-Feldeffekt-Transistoren erforderlichen Flächenbereiche in Wirklichkeit erheblich größer. Es ist ersichtlich, daß die zu einer Speicherzelle gehörenden Elemente, nämlich je ein Schreib/Lese-Transistor mit einem .Speicherkondensator elektrisch symmetrisch zueinander und eng benachbart angeordnet sind. Damit ergibt sich der außerordentliche Vorteil, daß die als Störfaktoren zu beurteilenden Potentialschwankungen des Halbleiterkörpers 50 sowie der leitfähigen Schicht 54 lediglich Gleichtaktsignale bewirken, die die letztlich entscheidende Differenzspannung beim Lesevorgang nicht beeinflussen. Da5; gleiche gilt bezüglich der unvermeidlichen Kopplungen der Wortleitung auf die Bitleitungen bzw. bezüglich etwaiger Maskenverschiebungen bei der Herstellung der Schreib/Lese-Transistoren. Störungen wirken sich stets infolge des elektrisch symmetrischen Aufbaus der Speicherzelle auf beide Bitleitungspotentiale in absolut gleicher Weisp aus und heben sich damit schließlich auf. Weiterhin ist hervorzuheben, daß bei einer Anordnung gemäß F i g. 4 keine Kontaktlöcher sowie zur Wortleitung zusätzlich vorzusehenden Leiterzüge benötigt werden. Damit ist eine extreme Packungsdichte erzielbar.

Zusammenfassend kann festgestellt werden, daß die beschriebene Zwei-Transistor-Speicherzelle mit der zugehörigen Lese/Regenerierschaltung eine mit den bekannten Ein-Transistor-Speicherzellenkonzepten vergleichbare außerordentlich hohe Packungsdichte bei demgegenüber schnellerer Zugriffszeit (höhere Differenzspannung) und vor allem weiter verbesserter Störeinflußunterdrückung infolge ihrer absoluten elektrischen Symmetrie bietet. Dabei erlaubt sie eine elegante Integration zu einer umfangreichen Speicheranordnung. Dadurch, daß man kein Blindspeicherelement benötigt, spart man im übrigen nicht nur Platz, sondern es kann vor allem die Steuerung des Schreibens, Lesens und Regenerierens stark vereinfacht werden.

Hierzu 2 Blatt Zeichnungen

Claims (12)

Patentansprüche:

1. Dynamischer Halbleiterspeicher mit Speicherzellen, die pro Bitspeicherplatz eine Doppelanordnung je eines über einen Feldeffekttransistor zugänglichen Speicherkondensators enthalten, sowie mit jeweils einer mit den beiden Bitleitungen der in einer Matrixdimension angeordneten Speicherzellen gekoppelten Lese/Regenerierschaltung, die eine getaktete Verriegelungsschaltung mit zwei zu einem Flipflop verbundenen Feldeffekttransistoren zum Erfassen der beim Auslesen der Speicherinformation einer adressierten Speicherzelle auftretenden Differenzspannung sowie eine Regenerierschaltung mit weiteren Feldeffekttransistoren zum Aufladen der Bitleitungen auf gleiche Anfangspotentiale enthält, gekennzeichnet durch eine als dynamisches Flipflop ausgeführte getaktete Verriegelungsschdtung (24, 25, 26 in 23), für deren zu einem Fliuflop verbundene Feldeffekttransistoren (24, 25) im eingeschalteten Zustand keine Gleichstrom führenden Lastzweige bzw. Lastelemente vorgesehen sind, sowie durch derart ausgebildete Steuersignale an den Taktanschlüssen (TR, TF) der Verriegelungsschaltung und der Regenerierschaltung, daß nicht beide Schaltungen gleichzeitig eingeschaltet sind.

2 Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die in einer Speicherzelle gespeicherte Information jeweils durch das Vorhandensein einer Ladung in dem einen und das Fehlen von Ladung in dem anderer Speicherkondensator fQ repräsentiert ist.

3. Halbleiterspeicher nach «nspruch 1 oder 2, dadurch gekennzeichnet, daß die beiden Speicherkondensatoren (C) einer Speicherzelle annähernd denselben Kapazitätswert aufweisen.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Gesamikapazität der beiden Speicherkondensatoren (C) einer Speicherzelle etwa gleich groß ist wie die Speicherkapazität (Cs in Fig. I) einer an sich bekannten Ein-Transistor-Speicherzelle.

5. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die mit den Bitlcitungen verbundene Einrichtung zum Schreiben, Lesen und Regenerieren der Speicherinformation zwei jeweils mit ihrer Drain-Source-Strecke zwischen die jeweilige Bitleitung (BO, öl) und eine Spannungsquelle (+ V) eingefügte Feldeffekttransistoren (27, 28) sowie einen mit seiner Drain-Source-Strecke zwischen die Bitleitungen eingeschalteten dritten Feldeffekttransistor (29) enthält, und daß die Steuerelektroden aller drei Feldeffekttransistoren (27, 28, 29) gemeinsam an einen Taktanschluß (TR)für ein den Regenerierzeitraum bestimmendes Steuersignal angeschlossen sind.

6. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die pro Speicherzelle vorgesehenen beiden Schreib/ Lese-Feldeffekttransistoren mit den Speicherkondensatoren in dem gemeinsamen Halbleiterkörper möglichst benachbart angeordnet sind.

7. Halbleiterspeicher nach Anspruch 6. dadurch gekennzeichnet, daß die Speicherkondensatoren (C) strukturmäßig mit der Source- oder Drain/onc der

Schreib/Lese-Feldeffekttransistoren verbunden sind.

8. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch Isolierschicht-Feldeffekttransistoren als Schreib/Lese-Transistoren, bei denen jeweils beabstandete Source- und Drainzonen im Halbleiterkörper vorgesehen sind und der Halbleiterkörper von seiner Oberfläche aus mit folgenden Schichten bedeckt ist:

— mit einer ersten relativ dünnen Isolierschicht (52), vorzugsweise einer SiCh/SiiN.»- Doppelschicht, die als Gate- und Speicherkondensator-Dielektrikum dient;

— einer mit Ausnahme der Gate-Bereiche (53) darüber angeordneten ersten leitfähigen Schicht (54), vorzugsweise aus Halbleitermaterial wie poiykristalünem Silizium;

— einer lediglich die erste leitfähige Schicht (54) bedeckenden zweiten relativ dicken Isolierschicht (56), vorzugsweise aus SiOj und

— einer insbesondere die Gate-Bereiche (53) überdeckenden zweiten leitfähigen Schicht (55) als Gate-Elektrode.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß die erste leitfähige Schicht (54) potentialmäßig mit dem Halbleiterkörper (50) verbunden ist.

10. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bitleitungen (BO, BX) als Dotierungsstreifen im Halbleiterkörper (50) angeordnet sind.

11. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wortleitungen (WL)als — vorzugsweise orthogonal zu den Bitleitungcn verlaufende — Metallisicrungsstreifen (55) ausgebildet sind.

12. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekonnzeichnet, daß die Bitleitungen (BO. B I) gleichzeitig die Drain-Zonen und die Wortleitungen (WL)d\c Gate-Mciallisierungen (55) der Schreib/Lcse-Feldeffekltransistoren sind.