DE2553128A1 - Elektronische rechenanordnung - Google Patents

Description

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Dallas, Texas, V.St.A.

Elektronische Rechenanordnung

Die Erfindung bezieht sich auf eine Rechenanordnung und insbesondere auf eine digitale elektronische Rechenanordnung, die als integrierte Schaltungsanordnung hergestellt ist.

Die Technologie der integrierten Schaltungen ist in ein Stadium eingetreten, in dem das gesamte Rechnersystem mit der gesaraten Schnittstellenschaltung für ein Eingabetastenfeld, Ausgangstreiber, die Anzeigeeinheit und die Energieversorgung auf einem einzigen Halbleiter-Chip hergestellt ist. Diese die integrierte Schaltung enthaltenden Chips sind beispielsweise unter Anwendung der MOS-Technologie und in letzter Zeit auch unter Anwendung der CMOS-Technologie hergestellt worden. Die Reduzierung der Herstellungskosten solcher integrierter Rechnersysteme steht direkt mit dem Ertrag im Zusammenhang, Die im erfindungsgemäßen Rechnersystem verkörperte Schaltungsanordnung, die unter Anwendung der Technik der integrierten Injektion (integrated injection logic,I L-Technik) ausgeführt ist,

Schw/Ba

ORIGINAL INSPECTED

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steht insofern direkt mit dem Ertrag in Beziehung, als durch Reduzierung der zur Durchführung der Funktion des Rechnersystems erforderlichen Schaltungsannordnung die Größe des Chips um etwa 25% herabgesetzt werden kann, so

2 daß der Ertrag erhöht wird. Das I L-Rechnersystem ermöglicht ferner eine niedrige Betriebsspannungsversorgung von 0,7 Volt für den Chip und 4,5 Volt, für die Leuchtdiodenanzeige, und es ermöglicht die Anbringung der Stellentreiber auf dem einen Halbleiter-Chip. Mit Hilfe der Erfindung soll eine stark vereinfachte Rechnerschaltung auf einem relativ kleinen Halbleiter-Chip geschaffen v/erden. Die mit Hilfe der Erfindung zu schaffende, als integrierte Halbleiterschaltung ausgebildete Rechneranordnung soll höhere Erträge

ergeben als sie bisher erzielt werden. Die zu schaffende

ρ Rechneranordnung soll in Form einer bipolaren, in IL-

Technik ausgeführten integrierten Schaltung ausgebildet sein. In dem zu schaffenden digitalen elektronischen Rechner sollen sowohl eine direkte als auch eine indirekte Adressierung ermöglicht werden. In dem stark vereinfachten digitalen elektronischen Rechner nach der Erfindung soll eine verbesserte Ausgangsstellenwählschaltung geschaffen werden. Der stark vereinfachte digitale elektronische Rechner nach der Erfindung :soll außerdem direkte Befehlsvergleichselnheiten aufweisen. Außerdem soll er eine wirksamere und genauere Einschaltlöscheinheit aufweisen,als sie in digitalen elektronischen Rechnern derzeit zur Verfügung steht. Die Einschaltlöscheinheit soll ohne RC-Schaltung ausgebildet sein, die sonst dieser Funktion zugeordnet ist.

In dem zu schaffenden Rechner soll ein mit einer Doppelfunktion ausgestatteter Wort-Bit-Addierer enthalten sein. Der Rechner soll auch eine universelle Zustandshalteschaltung enthalten. Ferner soll mit Hilfe der Erfindung eine

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in I L-Technik ausgeführte stark vereinfachte Rechnerschaltung auf einem relativ kleinen Halbleiter-Chip geschaffen werden. Diese Rechnerschaltung soll alle Schaltungsanordnungen einschließlich der Segment-und Stellentreiber auf einem einzigen Halbleiter-Chip enthalten. Die in bipolarer I L-Technik ausgeführte Rechnerschaltungsanordnung soll mit einer automatisch bei niedriger Versorgungsenergie wirkenden Austauschschaltung versehen sein. Diese automatische Austauschschaltung soll die Energieaufnahme für Leerstellen in einem von einer integrierten Halbleiterschaltung gebildeten Rechnersystem herabsetzen

Diese Merkmale werden in einer Ausführungsform der Erfindung verwirklicht, in der eine stark vereinfachte Rechnerschaltungsänordnung, beispielsweise unter Anwendung der I L-Technik hergestellt wird. Die von einer integrierten Schaltung gebildete Rechenanordnung wird auf einem einzigen relativ kleinen Halbleiter-Chip gebildet, was zu niedrigen Kosten und zu einem hohen Ertrag führt. Ein Merkmal der erfindungsgemäßen Rechenanordnung besteht darin, daß eine direkte oder eine indirekte Adressierung ermöglicht wird, während die Anzahl von erforderlichen Festspeicherbefehlen und somit die Größe des Festspeichers herabgesetzt v/erden, damit die Herstellung auf dem kleineren Halbleiter-Chip ermöglicht wird. Alle Speicherbefehle enthalten ein Adressenwähl-Bit, mit dessen Hilfe entweder die Adresse, die im Festspeicher-Befehlswort enthalten ist oder die Inhalte des Direktzugriffspeicher-Adressregisters, das vom Ausgang der Addiereinheit des Rechners geladen wird, ausgewählt werden kann. Die Inhalte des Direktzugriffspeicher-Adressregisters werden mit Hilfe des Addierers erhöht, oder es wird eine Größe hinzuaddiert, damit eine indirekte Adressierung des DirektzugriffSpeichers erzielt wird,

während das Festspeicher-Befehlswort eine direkte Adressierung des Direktzugriffspeichers ergibt.

Ein weiteres Merkmal des erfindungsgemäßen Rechners besteht darin, daß für die multiplexierten Stellenausgangssignale zur Anzeige ein verriegelter Decodierer vorgesehen ist. Der verriegelte Decodierer reduziert den Schaltungsumfang, der gewöhnlich zur Erzielung der Stellenausgangssignale erforderlich ist, damit die Herstellung auf dem kleineren Chip ermöglicht wird. Die Stellenausgangssignale werden einzeln oder in größerer Anzahl jeweils von einem Ladeausgabe befehl ausgewählt. Eine ausgewählte Zahl von Bits des Ladeausgabebefehls wählt die Stelle aus.

Ein drittes Merkmal des erfindungsgemäßen Rechners besteht darin, daß direkte Befehlsvergleiche ermöglicht werden, während die Zahl der erforderlichen Festspeicherbefehle und somit die Größe des Festspeichers herabgesetzt v/erden, damit die Herstellung auf dem kleineren Chip ermöglicht wird. Der Addierer und die Addierereingabeschaltungen ermöglichen einen direkten Vergleich des Inhalts eines adressierten DirektzugriffSpeicherworts mit dem Inhalt des Akkumulators, einer Konstanten mit dem Inhalt des Akkumulators und einer Konstanten mit dem Inhalt des Direktzugriffspeicher-Adressregisterso

Ein viertes Merkmal des erfindungsgemäßen Rechners besteht darin, daß die vorgesehene Einschaltlöschschaltung zum Rückstellen des Rechners auf einen Leerlaufzustand "O" beim anfänglichen Einschalten des Rechners kleiner und zuverlässiger als die herkömmlichen Einschaltlöschschaltungen mit offner Schleife ist, die gänzlich von einer RC-Zeitkonstanten

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abhängen, so daß die Herstellung auf dem kleineren Chip ermöglicht wird. Die Einschaltlöschschaltung besteht aus einer elektronischen Halteschaltung, die den Eingang eines Programmzähler-Schieberegisters in einen Anfangszustand setzt, wenn der Einschalter anfänglich in den "Ein"-Zustand geschaltet wird. Die Halteschaltung wird mittels derNAND-Verknüpfung der Programmzähler-Ausgangssignale zurückgesetzt, wenn der gewünschte initialisierte Zustand erreicht ist.

Ein sechstes Merkmal des erfindungsgemäßen Rechners besteht darin, daß eine universelle Zustandshalteschaltung vorgesehen ist, die so angeschlossen ist, daß ihr Zustand von mehreren Quellen bestimmt werden kann, während die Zahl der erforderlichen Festspeicherbefehle und somit die Größe des Festspeichers reduziert werden können, damit die Herstellung auf dem kleineren Chip ermöglicht wird. Die Bestimmung des Zustandes der Zustandshalteschaltung erfolgt beispielsweise durch die ODER-Verknüpfung von bis zu vier Kennzeichen nach einem Kennzeichentestbefehl, die ODER-Verknüpfung von bis zu vier Tastenfeldeingaben nach einem Tastelltestbefehl, den Übertragausgang des Addierers nach einem Additionsbefehl oder die Ergebnisse eines Additionsvergleichs nach einem Vergleichsbefehl.

Ein weiteres Merkmal des erfindungsgemäßen Rechners ermöglicht die Verwendung der Stellentreiber sowohl für die Stellenausgabe als auch für Tastenfeldabtastung, während die Energieentnahme zum Leertasten von Stellen reduziert wird. Sowohl die Stellentreiber als auch die Segmenttreiber enthalten Treibertransistoren mit an Masse liegendem Emitter. Die automatische Austastschaltung ermöglicht, daß der Übergang der Stellenleitung in den "Ein"-Zustand und der Übergang der Segmentleitung in den das Segment

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abschaltenden Zustand in einer Betriebsart mit relativ hoher Ehergieabnahme nur für die Dauer eines einzigen Taktimpulses erfolgt, während die Stellenleitung auch zum Abtasten des Tastenfeldes verwendet wird. Nachdem das Tastenfeld abgetastet worden ist, schaltet die automatische Austastschaltung sowohl die Segmenttreiber als auch die Stellentreiber für eine vorbestimmte Anzahl von Taktimpulsen ab, so daß zum Austasten der Stelle keine Stromentnahme erfolgt. Die automatische .Austastschaltung wird auch in Ausführungsformen verwendet, bei denen die Segmentleitungen zum Abtasten der Anzeige und des Tastenfeldes durch Umkehren der Segmentleitungen und der Stellenleitungen eingesetzt wird.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 eine perspektivische Ansicht einer digitalen elektronischen Rechenanordnung nach der Erfindung,

Fig.2 ein Blockschaltbild der digitalen elektronischen Rechenanordnung nach der Erfindung,

Fig.3 und 3A ein Blockschaltbild der Schaltung der digitalen elektronischen Rechenanordnung von Fig.2,

Fig.4A bis 41 ein genaues Logikschaltbild der Rechenanordnung und

Fig.5 ein Schaltbild der Stellentreiber und der Segmenttreiber, die in einer Ausführungsform der Rechenanordnung verwendet werden.

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Ein Ausführungsbeispiel eines Rechners, bei dem von der Erfindung Gebrauch gemacht wird, ist in Fig.1 dargestellt. Dieser Rechner enthält eine Anzeige 12A, die beispielsweise sieben oder neun Stellen für die Anzeige eines Vorzeichens und sechs oder acht numerischer Zeichen aufweist, sowie ein Tastenfeld 11A mit numerischen Tasten 0 bis 9 und Funktionstasten wie +, -, Multiplizieren, Dividieren, Ergebnis, Löschen usw. In Fig.2 sind die Anzeige 12A, das Tastenfeld 11A, eine beispielsweise von Batterien gebildete Energieversorgung 13A und ein Schalter dargestellt, der die Batterien mit der integrierten Rechenanordnung verbindet. Die integrierte Rechenanordnung 14A ist vor-

zugsweise eine in I L-Technik ausgeführte integrierte

Schaltungsanordnung, die auf einem einzigen Halbleiter-Chip mit relativ kleinen Abmessungen hergestellt ist. Die I !,-Schaltungsanordnung erfordert niedrigere Betriebsspannungen als MOS- oder CMOS-Schaltungen. Beispielsweise

erfordern die hier beschriebenen I L-Rechenschaltungen eine Systembetriebsspannung von etwa 0,7 Volt, und die Leuchtdiodenanzeige erfordert eine Betriebsspannung von etwa 4,5 Volt.

Die Rechenanordnung ist in dem Blockschaltbild der aus den Abschnitten 3A und 3B bestehenden Figur 3 und genauer in dem Logikschaltbild von Fig.4 mit den Abschnitten 4A bis 4l dargestellt. Nach den Figuren 3 und 4 wird die Rechenanordnung von einem programmierten Festspeicher 2OA (später abgekürzt ROM genannt) gesteuert, der an einen Programmzähler 19a angeschlossen ist und von diesem adressiert wird. Der Programmzähler 19A liefert an den Festspeicher 2OA eine aus 9 Bits bestehende Adresse BIT 0 bis Bit 8. Der Festspeicher, der im vorliegenden Ausführungsbeispiel ein programmierter

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Speicher mit 512 "KÖrtern zu 11 Bits mit den Ausgängen bis 110 ist, veranlaßt im Zusammenhang mit der weiteren Schaltung der Rechenanordnung diese Anordnung, nach Betätigung jeder Taste oder einer Folge von Tasten des Tastenfeldes 11A in einer bestimmten Weise zu arbeiten. Ein Beispiel jeines Festspeicherprogramms für die Rechenanordnung von Fig.1 ist in den am Ende derBeSchreibung angefügten Tabellen I und II beschrieben.

Eine einzige Gruppe von Stellenleitungen DO bis D6 v/ird zum Multiplexieren der Anzeige und zum Abtasten des Tastenfeldes verwendet. Während des normalen Anzeigevorgangs wird jede Stellenleitung DO bis D6 abgetastet, und jede Tasteneingabeleitung K1 bis K4 wird von der Tastenhalteschaltung 17A abgetastet. Die Tastenhalteschaltung 17A besteht aus kreuzweise gekoppelten NAND-Schaltungen 804 und 805, und sie empfängt Eingangssignale von den Tasteneingabeleitungen K1 bis K4 über die NAND-Schaltungen 800, 1202 und 1203. Mit Hilfe des Befehls "Taste prüfen" , der auch in die universelle Zustandshalteschaltung 15A am Ende von jeweils sechs Stellenzeiten eingegeben wird, wird die Tastenhalteschaltung daraufhin überprüft, ob eine Taste betätigt ist, oder nicht.

Zum Kompensieren des Tastenprellens, das typischerweise 8 Millisekunden beträgt, veranlaßt das ROM-Programm das Prüfen der Tastenhalteschaltung 17A dreimal hintereinander, damit sichergestellt wird, daß eine Taste tatsächlich betätigt ist«, Das Abtasten von beispielsweise 72 Befehlen pro Zyklus ergibt eine Verzögerung von etwa 5 Millisekunden, Nachdem die Tastenhalteschaltung 17A zum drittenmal geprüft

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worden ist und festgestellt worden ist, daß die Tastanhalteschaltung immer noch festgehalten ist, werden die Stellenleitungen beginnend mit der Stellenleitung D6 abgetastet, und jede Tasteneingabeleitung K wird während jeder Stellenzeit einzeln geprüft, bis ein positives Prüfergebnis die universelle Zustandshalteschaltung 15A setzt.

Die universelle Zustandshalteschaltung 15A, die aus kreuzweise verbundenen NAND-Schaltungen 60 und 71 besteht, ist ein besonderes Merkmal der hier beschriebenen Rechenanordnung. In bekannten Rechenanordnungen wurde eine Zustandshalte schaltung dazu verwendet, die Ergebnisse einer Vergleichsoperation und/oder den Übertrag aus dem Rechenwerk zu prüfen. Der Status der universellen Zustandshalte schaltung, die hier beschrieben wird, wird zusätzlich von der ODER-Verknüpfung von bis zu vier Kennzeichen im Direktzugriffsspeicher (nachfolgend RAM genannt) nach einem Kennzeichenprüfbefehl dem Prüfen des Direktzugriffspeichers für andere Zwecke beispielsweise für den Gesamtinhalt "0" und vomPrüfen der ODER-Verknüpfung der Tasteneingabeleitungen KO bis K3 nach einem Tastenprüfbefehl gesetzt. Diese zusätzlichen Eingangssignale für die universelle Zustandshalte schaltung 15A sparen eine große Anzahl von Befehlen und tragen zu dem kleineren Chip mit hohem Ertrag bei, wenn die Rechenanordnung in Form einer integrierten Schaltung ausgeführt wird. Auf die Zustandshalteschaltung wird später im Zusammenhang mit den Speicherpruf-, Kennzeichenprüf-, Übertragausgabe-,- Vergleichs- und anderen Operationen Bezug genommen, die unter Verwendung der universellen Zustandshalteschaltung ausgeführt werden. Nach Fig.4 sind die Tasteneingabeleitungen K1 bis K4 mit Hilfe von Negatoren 810 bis 813, 56 bis 59, NAND-Schaltungen 49 bis 52 und der NAND-Schaltung 53 an die universelle Zustandshalteschaltung angeschlossen. Der

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Ausgang der NAND-Schaltung 53 stellt die ODER-Verknüpfung der Tasteneingabeleitungen K1 bis K4 unter der Steuerung durch die NAND-Schaltung 45, den Negator 46, die NAND-Schaltung 55 und den Negator 54 dar.

Mit Hilfe einer positiven Prüfung wird festgestellt, welche der Tasten betätigt ist, und der Festspeicher veranlaßt den Rechner, entsprechend der betätigten Taste zu handeln. Wenn beispielsweise eine numerische Taste betätigt ist, wird die Zustandshalteschaltung 15A ( in diesem bestimmten Fall auf den Wert "0") gesetzt, und das Unterprogrammregister 18A verursacht über die Verzweigungs- und Auf ruf logik 16A, die an dio Zustandshalteschaltung 15A angeschlossen ist, eine Verzweigung zum Zifferneingabeprogramm, und sie bev/irkt die Eingabe der der betätigten Taste entsprechenden Zahl in den nächsten Speicherplatz im Direktzugriffspeicher 25A. Wenn die beiä tigte Taste eine Funktionstaste ist, wird die Zustandhalte schaltung 15A auf den Wert "0" gesetzt, und das Unterprogrammr,egister bev/irkt eine Verzweigung zu dem bestimmten Programm zur Ausführung der Funktion für die betätigte Taste. Bei der Stellenzeit D1 wird die Tastenhalte schaltung abgeschaltet und rückgesetzt. Wie aus der obigen Beschreibung zu erkennen ist, ergibt die Anwendung der universellen Zustandshalteschaltung 15A und dör an die Tasteneingabeleitungen K1 bis K4 angeschlossenen Tastenhalte schaltung 17A weniger ROM-Leitungen zum Decodieren einer betätigten Taste. Auf Grund der Verwendung der Tastenhalte schaltung ist es nicht mehr notwendig, jede einzelne Tastenleitung K während jedes normalen Zyklus zu überprüfen«, Viegen der Verwendung der universellen Zustandshalteschaltung wird kein programmiertes Logikfeld benötigt, das in bekannten Rechenanordnungen im Zusammenhang mit einer zusätzlichen Programmierung angewendet wird.

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Der Ausgang der Zustandshalteschaltung 15A ist an die Verzweigungs- und Aufruflogik 16A angeschlossen. Die Verzweigungs- und Aufruflogik 16A enthält eine NAND-Schaltung 221, und sie bestimmt, ob der Befehl ein Verzweigungsbefehl oder ein Aufrufbefehl ist; ebenso prüft sie den Zustand der Zustandshalteschaltung 15A, um festzustellen, ob diese Halteschaltung auf den Wert "1" oder auf den Wert "0" gesetzt ist. Wenn die Zustandshalteschaltung 15A auf den Wert "1" gesetzt ist, wird eine Verzweigung oder ein Aufruf ausgeführt; wenn sie auf den Wert "0" gesetzt ist, wird der Befehl nicht ausgeführt. Wenn die Zustandshalteschaltung 15A auf den Wert "1" gesetzt ist, wird die NAND-Schaltung 897 gezwungen, die ROM-Adresse ΒΙΪ 0 bis BIT des Befehlsworts, die den neuen Speicherplatz darstellt, zu dem die Verzweigung oder der Aufruf erfolgen soll, in den Programmzähler 19A einzugeben. Der ROM-Befehl "Verzweigung" oder "Aufruf" enthält zwei Bits 19 und 110. Der Wert "1" des Bits 110 bestimmt, daß der Befehl ein Verzweigungs- oder ein Aufrufbefehl ist, und der Wert "1" des Bits 19 zusammen mit dem Wert "1" des Bits 110 bestimmt, daß es ein Aufrufbefehl und kein Verzweigungsbefehl ist. Wenn der Befehl ein Aufrufbefehl ist, dann wird für die NAND-Schaltung 221 ein Ausgangssignal mit dem Wert "0" geliefert; wenn der Befehl ein Verzweigungsbefehl oder ein Aufrufbefehl ist, erscheint am Ausgang des Negators 229 der Wert "1", und wenn es sich um einen Aufrufbefehl handelt,ersfcheint an der ROM-Ausgangsleitung 19 zur Eingabe in die NAND-Schaltung 13 zusammen mit dem Wert "1ⁿ aus dem Negator 229 der Wert "1". Unter normalen Umständen wird in jede der Stufen des Unterprogrammregisters 18A, das in jeder Stufe aus einer Gruppe von NAND-Schaltungen B1 bis B4

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besteht, mit der in einer vorangehenden ProgrammEählerstufe aus einer Gruppe von NAND-Schaltungen A1 bis A4 für jede Stufe enthaltenen Information geladen, so daß die nächste Adresse bezüglich der im Programmzähler 19A enthaltenen Adresse normalerweise im Unterprogrammregster 18A gespeichert ist. Wenn ein Aufruf erfolgt, macht die aus den NAND-Schaltungen 14 und 15 bestehende Halteschaltung für den Befehl "Unterprogrammregister laden" das normale Laden des Unterprogrammregisters 18A unwirksam. Es erfolgt eine Verzweigung zum neuen Speicherplatz und gleichzeitig wird die Adresse des Speicherplatzes, dessen Inhalt anschließend ausgeführt worden wäre, im Unterprogrammregister 18A aufbewahrt. Auf diese Weise wird im Abrufbetrieb das Ausgangssignal der NAND-Schaltung 14 an die Rückführungs-NAND-Schaltung 223 angelegt. Wenn ein Rückkehrbefehl decodiert wird, nimmt das Signal am Ausgang der NAND-Schaltung 223 den Wert "0" an, und über die NAND-Schaltung und den Negator 230 wird der Programmzähler zwangsweise auf den im Unterprogrammregister gespeicherten Speicherplatz gesetzt (an allen Stufen über die NAND-Schaltung A6). Nachdem dies erreicht ist, kann das Unterprogrammregister in seinen Normalzustand zurückkehren und beginnen, eine neue Adresse aus dem Programmzähler 19A zu laden.

Jeder Aufruf nach dem anfänglichen- Aufruf wird vom aufgerufenen Programm als Verzweigung behandelt, damit Wörter im Programm gespart werden. Wenn also innerhalb eines Aufrufs ein Aufruf erfolgt, kehrt das Programm zur anfänglichen Rückkehradresse zurück; dies ist das gleiche wie eine Verzweigung.

Eine Einschaltlösch-Halteschaltung 21A aus kreuzweise gekoppelten NAND-Schaltungen 17 und 18 ist mit Hilfe der NAND-Schaltung 19 mit dem Programmzähler 19A gekoppelt, und

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der Programmsahler 19A ist seinerseits wieder über die Rücksetz-NAND -Schaltung 16 mit der Einschaltlöschhalte schaltung 21A gekoppelt.

Die Einschaltlösch-Halteschaltung stellt ein weiteres Merkmal des hier beschriebenen Rechners dar, das die Einschaltlöschung bewirkt, damit der Rechner auf den Leerlaufzustand "0" gesetzt wird, wenn die von der Energieversorgungsquelle I3A gelieferte 'Versorgungsenergie des Rechners anfänglich eingeschaltet wird. Die hier beschriebene Einschaltlösch-Halteschaltung 21A ist kleiner und zuverlässiger als die herkömmlichen Einschaltlöschschaltungen mit offener Schleife, deren Wirkung auf einer RC-Zeitknnstante beruht. Das Weglassen des relativ großen Kondensators und v/eiterer zugehöriger Schaltungen trägt zur Herstellung der hier beschriebenen Anordnung auf dem kleineren Halbleiter-Chip beiο Die Einschaltlösch-Halteschaltung besteht aus den kreuzweise gekoppelten NAND-Schaltungen 17 und 18, und sie bewirkt den zwangsweisen Übergang des Eingangssignals des Programmzählers 19A am Ausgang der NAND-Schaltung 19 auf den Wert "1". Dies hat zur Folge, daß der Programmzähler I9A fortgeschaltet wird. Wenn, was von den AusgangsSignalen des Programmzählers (in dieser Ausführungsform lauter Signale mit den Werten "1" ) angezeigt wird, ein Anfangszustand erreicht wird, bewirkt die an die Ausgänge des Programmzählers angeschlossene ,NAND-Schaltung 16 das Rücksetzen der Einschalt-Lösch-Halteschaltung.

In der bevorzugten,in I L-Technik ausgebildeten üusführungsform gehen die NAND-Schaltungen A13 und 18 automatisch und exakt in den niedrigen Zustand (Zustand'O") über, wenn die

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Versorgungsenergie eingeschaltet wird. Dies wird dadurch erreicht, daß die Injektoren der NAND-Schaltungen A13 und bezüglich derjenigen der NAND-Schaltungen 14 und 17 vergrößert werden. Die Injektoren werden etwa um den Faktor 4 vergrößert, so daß beim Einschalten der Versorgungsenergie das Signal am Ausgang der NAND-Schaltung 18 den Signalwert ¹¹O" und das Signal am Ausgang der NAND-Schaltung 19 den Viert "1" hat, und jede Stufe des Programmzählers geht ihrerseits in den Zustand "1" über. In anderen MOS-Ausführungen oder in bipolaren Ausführungen kann anstelle der vergrösserten Gate-Anschlüsse zum Schalten der NAND-Schaltungen in einen bestimmten Zustand ein relativ kleiner Kondensator verwendet werden. Wenn alle Stufen des Programmzählers in den Zustand "1" übergegangen sind, setzt die NAND-Schaltung 16 die von den NAND-Schaltungen 17 und 18 gebildete Halteschaltung beim nächsten Taktimpuls der Taktphase 2 zurück, und die ROM-Adresse wird auf einen Anfangszustand IFF in den Bereitschaftszustand zur Annahme der ersten Tasteneingabe gesetzt.

Im Direktzugriffspeicher 25A gespeicherte Kennzeichendatenwerden mit Hilfe der Prüfschaltung 22A aus den NAND-Schaltungen 40 bis 44 geprüft. Die NAND-Schaltungen 40 bis 43 erzeugen eine ODER-Verknüpfung von bis zu vier Kennzeichen am Ausgang der NAND-Schaltung 44, die dazu verwendet wird, den Zustand der universellen Zustandshalteschaltung 15A nach einem Kennzeichenprüfbefehl zu setzen. Die NAND-Schaltung 44 ist mit Hilfe der NAND~Schaltungen47 und 53 an die NAND-Schaltungen 60 bis 71 der Zustandshalteschaltung angekoppelt. Die NAND-Schaltung 47 wird durch Decodieren eines Kennzeichentestbefehls aus den ROM-Ausgangssignalen zur NAND-Schaltung 45, zum Negator 46, und zur NAND- ' Schaltung 47 freigegeben.

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Der Direktzugriffspeicher 25A enthält in der hier beschriebenen Ausführungsform 28 Speicherplätze zu ^e vier Bits, die mit Hilfe eines Adreseenworts aus fünf Bits adressiert werden, das von einem Adressenwähler 26A geliefert wird. Der Adressenwähler 26A stellt ein besonderes Merkmal der hier beschriebenen Rechenanordnung dar, da sowohl eine direkte als auch eine indirekte RAM-Adressierung erzielt wird, während die Anzahl der ROM-Befehle, die für den Rechnerbetrieb benötigt wird, herabgesetzt wird. Durch Herabsetzen der Anzahl der erforderlichen ROM-Befehle trägt das Merkmal der direkten und der indirekten Adressierung zur Reduzierung der Größe des Festspeichers bei, damit die Herstellung auf dem kleineren Halbleiter-Chip ermöglicht wird. Der Adressenwähler 26A enthält Eingänge RAO bis RA3 aus dem RAM-Adressregister 34A, damit die im RAM-Adressregister gespeicherte Adresse an einen Eingang der NAND-Schaltungen 192, 189, 186 und 183 angelegt wird. Die ersten vier Bits des Befehlsworts aus dem Festspeicher 2OA werden einem Eingang der NAND-Schaltungen 190, 188, 184 und 182 zugeführt. Die NAND-Schaltungen 191, 187, 185 und 181 bilden die ersten vier Bits der RAM-Adresse, und zwar entweder den Inhalt des RAM-Adressregisters 33A oder die ersten vier Bits des im adressierten RAM-Wort enthaltera1Befehls(lO bis 13) was vom Signalwert des siebten Bits (16) des im Festspeicher enthaltenen Befehlsworts abhängt. Der Zustand des Befehlswortbits gibt entweder das Setzen der NAND-Schaltungen 192, 189, und 183 oder das Setzen der NAND-Schaltungen 190, 188, und 182 frei. Das fünfte Bit der RAM-Adresse wird stets vom fünften Bit (14) des RAM-Befehlsworts gebildet.

Die indirekte Adressierung, d.h. die Freigabe des RAM-Adressenwählers 26a für die Auswahl der Adresse aus dem

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RAM-Adressregister 33A ist insbesondere für registerartige Additions- oder Schiebevorgänge von Nutzen, bei denen es erwünscht ist,genau den gleichen Befehl aus dem Festspeicher zu entnehmen, jedoch dabei eine um Eins oder dergleichen erhöhte Adresse des Direktzugriffspeichers zu verwenden, damit genau die gleiche Funktion mit jeder einerReihe von Ziffern durch Fortschalten von Ziffernstelle zu Ziffernstelle durchgeführt wird. Beispielsweise kann eine bestimmte Operation wie das Addieren von Ziffern oder Einschieben dadurch erzielt werden, daß die RAM-Adresse anfänglich auf den Wert'O" gestellt wird, daß dann die Funktion mit der Ziffernstelle ausgeführt wird, daß anschließend das RAM-Adressregister fortgeschaltet wird und daß dann bestimmt wird, ob das RAM-Adressregister die letzte Ziffer (beispielsweise die Ziffer 7) erreicht hat. Wenn das RAM-Adressregister nicht die Ziffer 7 enthält, wird die Operation an der adressierten Ziffernstelle durchgeführt ( die in diesem Fall die Ziffernstelle 1 ist). Die Ziffernstelle wird, dann weitergeschaltet, es wird die Prüfung auf die letzte Ziffernstelle durchgeführt, die Funktion wird ausgeführt, es erfolgt das Fortschalten, usw. Die direkte Adressierung sorgt andererseits für eine Adressierung des DirektzugriffSpeichers mit Hilfe des dauernd gespeicherten Inhalt s der ersten fünf Bits des ROM-Befehls. Durch Verwendung eines einzigen Speicherplatzes im Festspeicher, kann eine Operation an acht oder neun verschiedenen Ziffernstellen ausgeführt werden, indem beispielsweise im wesentlichen das Äquivalent zu acht oder neun unterschiedlichen Befehlen zur Verfügung gestellt wird. Durch Anwendung des Merkmals der indirekten Adressierung wird auf diese Weiee die Anzahl der ROM-Befehle herabgesetzt. Überdies erfolgt die Direktadressierung

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unmittelbar aus dem Festspeicher ohne Störung des Inhalts des RAM-Adressregisters 33A. Es muß kein Speicherplatzinhalt aus dem Festspeicher entnommen und in das RAM-Adressregister geladen werden, um den Direktzugriffspeicher 25A mit Hilfe des RAM-Adressregisters 33A indirekt zu adressieren, wie es bei einigen bekannten Rechnern der Fall ist» Prüfoperationen werden daher zweckmässigerweise unter Anwendung der direkten Adressierung ausgeführt. So kann beispielsweise während der Fortschaltung des RAM-Adressregisters von Ziffernstelle zu Ziffernstelle das ROM-Kort dazu verwendet werden, einen bekannten Speicherplatz wie den Speicherplatz der ersten Ziffernstelle direkt zu adressieren, ,ohne daß der Inhalt d5s RAM-Adressregisters gestört wird. Der Inhalt des RAM-Adressregisters muß nicht zwischengespeichert, rückgestellt und wieder eingespeichert werden.

Ein weiteres Beispiel der Anwendung des Merkmals der direkten und der indirekten Adressierung wird im Zusammenhang mit dem Multiplizierprogramm erläutert, bei dem die letzte Ziffernstelle geprüft wird und der Binärwert "1" fortgesetzt von der niedrigstwertigen Ziffernstelle in der Multipliziereinheit subtrahiert wird, während der Multiplikand fortlaufend zum Teilprodukt addiert wird. Sobald die niedrigstwertige Ziffernstelle den Wert "0" annimmt, werden der Teilprodukt-Multiplikand und der Multiplikator verschoben, und die Operation wird mit der nächsten Ziffernstelle mit dem Addieren des MuLtiplikanden zum Teilprodukt fortgesetzt. Jedesmal dann, wenn die niedrigstwertige Ziffernsteile des Multiplikators geprüft werden soll, wird die niedrigstwertige Ziffernstelle ohne Beeinflussung des Inhalts des RAM-Adresregisters 33A direkt adressiert, von dem kontinuierlich der Binärwert "1" subtrahiert wird. Bei der Division wird zum Quotienten fortlaufend der Binärwert "1" addiert,

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und solange der Dividend vom Divisor subtrahiert werden kann, wird das Ergebnis direkt in den Akkumulator gegeben, und es wird der Binärwert "1" addiert, worauf das Ergebnis zurückgegeben wird, ohne daß eine der ausgewählten Adressen geändert wird.

Das Merkmal der direkten und indirekten Adressierung ist auch besonders im Anzeigezyklus von Nutzen, wobei zusätzliche ROM-Speicherplätze gespart werden. Während des Anzeigezyklus wird beispielsweise zum Beleuchten des Dezimalpunkts die Zustandshalte schaltung 15A auf einen bestimmten Wert (den" Wert "0") gesetzt, und vor einerLadeausgabe finden zwei Befehle statt. Bei direkter Adressierung wird der Inhalt der'abgetasteten Ziffernstelle im Akkumulator gespeichert und mit dem Dezimalpunktwert verglichen, der durch direkte Adressierung des Speichers am Dezimalpunktspeicherplatz bestimmt wird,und beim nächsten Befehl wird die nächste im Verlauf der bestimmten D-Zeit anzuzeigende Ziffer durch indirekte Adressierung des Direktzugriffspeichers 25A aus dem RAM-Adressregister 33A genommen und im Akkumulator gespeichert. Beim nächsten Befehl "Ausgangswert laden" wird die richtige D-Zeit im RAM-Adressregister 33A gespeichert, und die richtige Ziffer ist in das Akkumulatorregister 34A geladen wordn.

Ein weiteres besonders Merkmal der Rechenanordnung ist der besondere Aufbau des Addieres 3OA. Der Addierer 3OA besteht aus vier 1-Bit-Addierern 32A bis 32D. Jeder 1-Bit-Addierer enthält eine erste und eine zv/eite Halbaddiererstufe, wie in Fig.4G dargestellt ist. Die erste Halbaddiererstufe des ersten 1-Bit-Addiererabschnitts 32A besteht aus einem Negator 103, der das erste Eingangsbit A vom A-Eingabewähler 27A empfängt, einem Negator 108, der das

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erste Eingangsbit B vom B-Eingabewähler 28A empfängt, NAND-Schaltungen 104 bis 106, die das erste Eingangsbit A und das erste Eingangsbit B addieren, sowie einem Negator 107, der den Übertrag zur zweiten Halbaddiererstufe des zweiten 1-Bit-Addiererabschnitts 32B überträgt. In diesem besonderen Ausführungsbeispiel enthält der erste Addiererabschnitt 32A keine zweite Halbaddiererstufe, und das Ausgangssignal der NAKD-Schaltung 106 wird direkt an eine Ausgabehalteschaltung angelegt, die aus dem Negator und aus den NAND-Schaltungen .194 bis 197 besteht, die das Addiererausgangssignal während eines Taktsimpulses der Taktphase 1 speichern. Ein Übertrageingäng ist weggelassen, da auf diese Weise sechs Verknüpfungsschaltungen eliminiert werden, wodurch zur Reduzierung der Größe des Halbleiter-Chips beitragen wird. Die Übertrageingabefunktion wird mit Hilfe des ROM-Befehls bewirkt, der den Wert »1» zu einer Konstante des Akkumulators addiert, wenn sie geladen wird. Die erste Halbaddiererstufe des zweiten 1-Bit-Addiererabschnitts 32B besteht aus dem Negator 109, der das zweite Eingabebit A des A-Eingabewählers 27A empfängt, einem Negator 117, der das zweite Eingabebit B aus dem B-Eingangswähler 28A empfängt, NAND-Schaltungen 110 bis 112, die das zweite Eingabebit A zum zweiten Eingabebit B addieren, sowie eine NAND-Schaltung 141, die den Übertrag C2 zur zweiten Halbaddiererstufe des dritten 1-Bit-Addiererabschnitts 32C überträgt. "Die zweite Halbaddierei*stufe des zweiten 1-Bit-Addiererabschnitts 32B enthält NAND-Schaltungen i42bis 144 und Negatoren 145 und 146, die den vom Negator 107 des ersten Addiererabschnitts 32A angelegten Übertrag C1 addieren, wenn die NAND-Schaltung 147 entsprechend dem Wert des Befehlswortbits 5 (15) aus dem Festspeicher 2OA freigegeben ist.Die erste Halbaddiererstufe des dritten 1-Bit-Addiererabschnitts 32C besteht-aus dem Negator- 116, der das

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dritte Eingabebit A vom A-Eingabewähler 27A empfängt, dem Negator 118, der das zweite Eingabebit B aus dem B-Eingabewähler 28A empfängt, NAND-Schaltungen 113 bis 115, die das dritte Eingabebit A und das dritte Eingabebit B addieren, sowie der NAND-Schaltung 134, die das Ubertragbit C4 zur zweiten Halbaddiererstufe des vierten 1-Bit-Addiererabschnitts 32D überträgt. Die zweite Halbaddiererstufe des dritten Addiererabschnitts 32C besteht aus NAND-Schaltungen 135 bis 137 und Negatoren 138 und 139, die den von der NAND-Schaltung 141 des zweiten Addiererabschnitts 32B angelegten Übertrag C2 addieren, wenn die NAND-Schaltung entsprechend dem Wert des Befehlswortbits 5 freigegeben ist, wie im Zusammenhang mit der NANDrtSchaltung 147 erläutert wurde.Die erste Addiererstufe des vierten1-Bit-Addiererabschnitts 32D enthält einen Negator 119 zum Empfang des vierten Eingabebits A aus dem A-Eingabewähler 27A, einen Negator 123 zum Empfang des vierten Eingabebits B aus dem B-Eingabewähler 28A, NAND-Schaltungen 120 bis 122 zum Addieren der vierten Eingabebits A und B und eine NAND--Schaltung 124 zur Erzeugung des Übertrags C8. Die zweite Halbaddiererstufe des vierten Addiererabschnitts 32D besteht aus NAND-Schaltungen 128, 129, 130, 133 und aus Negatoren 131 und 132, die den Übertrag C4 aus dem Addiererabschnitt 32C addieren» Die NAND-Schaltung 133 wird entsprechend dem Wert des Befehlswortbits 5 aus dem Festspeicher 2OA freigegeben, und sie arbeitet in der gleichen Weise wie die NAND-Schaltungen 14O und 147. Die Ausgangshalte schaltungen der Addiererabschnitte 32B bis 32D sind ebenso aufgebaut wie die Ausgangshalteschaltung des Addiererabschnitts 32A. Somit arbeitet der Addierer 3OA, der aus den Abschnitten 32A bis 32D besteht, mit übertrag CT vom Abschnitt 32A zum Abschnitt 32B, mit übertrag C2 vom Abschnitt 32B zum Abschnitt 32C und mit Übertrag C4 vom Abschnitt 32C zum Abschnitt 32D, wenn an

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die . NAND-Schaltungen 133, 140 und 147 vom Befehlswortbit 5 aus dem Festspeicher 2OA ein Freigabesignal mit dem Wert "1" angelegt wird. Wenn das Befehlswortbit 5 den Wert "0"· hat, machen die NAND-Schaltungen 133, 14O und 147 die Überträge von Addiererabschnitt zu Addiereabschnit unwirksam, so daß die Addiererabschnitte 32A bis 32D als einzelne 1-Bit-Addierer ohne Übertrag arbeiten. Der Addierer 3OA arbeitet somit in ausgewählter Weise mit einer Doppelfunktion einmal als Mehrbit-Wortaddierer und einmal als mehrere 1-Bit-Addierer. " ...

Dieser Doppelfunktionsaddierer wird beispielsweise zur Durchführung, von Bit-Operationen für die Verwendung bei der Kennzeichensetzung und bei der Addition mit Zweier-Komplement für Subtraktionsoperationen sowie für die normale Mehrbit-Wortaddition verwendet. Wenn der Übertrag unwirksam gemacht ist, kann zu jedem Bit der Binärwert "1" addiert werden, ohne daß ein Übertrag von Bit zu Bit entsteht, so daß ausgewählte Bits einzeln durch Addieren des Binärwerts "1" zu diesen Bits in ihrem Wert umgeschaltet werden können. Kennzeichen werden auf diese Weise umgeschaltet. Beispielsweise wird durch Anwendung der indirekten Adressierung vom RAM-Adressregister 33A eine bestimmte RAM-Adresse ausgewählt. Die RAM-Daten, die dem A-Eingabewähler 27A zugeführt werden, werden zu ausgewählten Binärwerten ¹¹1" aus den ersten vier Bits des über den B-Eingabewähler 28A angelegten ROM-Befehlsworts addiert, wobei der Übertrag mittels des Bits 5 des Befehlsworts unwirksam gemacht ist, damit in ausgewählter Weise eines oder mehrere Kennzeichen hinsichtlich ihres Werts umgeschaltet werden können. Die geänderten RAM-Kennzeichendaten werden dann zur gleichen Adresse des Direktzugriffsspeichers zurückübertragen, ohne daß der Inhalt des..Akkumulators geändert wird.

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Die Unwirksammachung des Übertrags wird bei dieser Ausführungsform auch zur Durchführung von Subtraktionen unter Anwendung des Zweier-Komplements ausgenutzt, wie oben angegeben wurde. Zur Erzeugung des Zweier-Komplements der Daten im Akkumulator wird eine numerische Zahl 15 von einem ROM-Befehlswort am A-Eingabewähler 27A zu.dem über den B-Eingabewähler 28 übertragenen Inhalt des Akkumulators addiert, wobei die Übertragfreigabe-NÄND-Schaltungen 133, 140 und 147 vom Bit 5 des Befehlsworts gesperrt worden sind. Auf diese Weise wird der Wert jedes Bits des Akkumulators umgeschaltet, und es wird der Wert "1^M zu den Ergebnissen addiert, damit das Zweierr-Komplement erhalten wird. Eine Rückführung des Komplements des Akkumulators und des Übertrags ist nicht erforderlich, wodurch die Anzahl der Verbindungen und der Auswahl-Verknüpfungsschaltungen an der Vorderseite des Addierers herabgesetzt wird, was zur kleineren Chip-Größe beiträgt. Der Addierer 3OA enthält auch eine NAND-Schaltung 148 zur Durchführung eines Vergleichs der Ausgangssignale der ersten Addiererstufen zur Erzeugung eines Vergleichsausgangssignals C für die Zustandshalte schaltung 15A.

Wie oben erwähnt wurde, erhält der Addierer Eingangssignale A und B, wobei das Α-Eingangssignal vom A-Eingabewähler 27Ä und das B-Eingangssignal vom B-Eingabewähler 28A geliefert wird. Der A-Eingabewähler 27A wählt als Eingangssignal A des Addierers 3OA entweder die aus vier Bits bestehende Datengröße aus dem Direktzugriff speicher (MEM1 , MEM2, MEM4, MEMS ) oder die ersten vier Bits des ROM-Befehlsworts (IO bis 13) abhängig vom Wert des Befehlsbits 7 aus. Der A-Eingabewähler besteht aus NAND-Schaltungen; 100 bis 102 zur Auswahl des ersten Bits, NAND-Schaltungen 97 bis 99 zur Auswahl des zweiten Bits, NAND-Schaltungen 94 bis 96 zur Auswahl des dritten

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Bits und NAND-Schaltungen 91 bis 93 zur Auswahl des vierten Bits für den Addierer 3OA. Der B-Eingabewähler 28A wählt als B-Eingangssignal für den Addierer 30A entweder die aus 4 Bits bestehenden Ausgangsdaten des RAM-Adressregisters 33A (RAO bis RA3) oder die vier Bits des Akkumulators 24A (ACC1, ACC2, ACC4, ACC8), abhängig von den der NAND-Schal- ; tung 180 und dem Negator 179 zugeführten Werten der ROM-Bits 6 und 7 aus. Der B-Eingabewähler 28A enthält NAND-Schaltungen 167 bis 169 zur Auswahl des ersten Bits, NAND-Schaltungen 170 bis 172 zur Auswahl des zweiten Bits, NAND-Schaltungen 173 bis 175 zur Auswahl des dritten Bits und NAND-Schaltungen 176 bis 178 zur Auswahl des vierten Bits für den .Addierer 3OA.. Der Nullwähler 29A, der von den NAND-Schaltungen 163 bis I66 gebildet ist, koppelt den B-Eingabewähler mit den B-Eingängen des Addierers 3OA. Der Nullwähler sorgt für die Erzeugung von lauter Signalwerten ¹¹O" an den B-Eingängen des Addierers, damit mit Hilfe des A-Eingabewählers 27A eine Konstante aus dem Festspeicher in die Α-Eingänge des Addierers geladen wird. Die Signalwerte "0" werden erzeugt, wenn das an die NAND-Schaltungen 163 bis 166 angelegte Befehlswortbit 9 den Wert "1" hat.

Das von vier Bits gebildete Ausgangssignal Y des Addierers 3OA, das das Übertragausgangssignal C8 nicht enthält, wird entweder im RAM-Adressregister 33A oder im Akkumulatorregister 34a gespeichert. Allgemein wird das RAM-Adressregister 33A dazu verwendet, RAM-Adressen zu speichern, wie oben im Zusammenhang mit der indirekten Adressierung erläutert wurde. Zum Speichern der vier Bits sind vier gleiche Abschnitte vorgesehen, von denen jeder einem der Addiererabschnitte entspricht. Jeder der Abschnitte besteht aus einer Halteschaltung, wie der von den kreuzweise verbundenen NAND-Schaltungen 199 und 200 gebildeten Halteschaltung, die für den ersten Abschnitt dargestellt ist, sowie aus Eingabe-

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Verknüpfungsschaltungen wie den NAND-Schaltungen 198 und

201, die ebenfalls nur für den ersten Abschnitt dargestellt sind. Die NAND-Schaltungen 198 bis 201 usw. werden vom Adressregister-Ladefreigabesignal LDR gesteuert, das von den NAND-Schaltungen 149 bis 151 des Befehlsdecodierers erzeugt wird. Die NAND-Schaltungen 149 bis 151 des Befehlsdecodierers decodieren ausgewählte Bits aus dem Befehlswort und sie erzeugen das Ladefreigabesignal LDR, so daß ,die Addiererausgangsdaten in das RAM-Adressregister 33A für Befehle geladen wird, die bewirken, daß die Rechenanordnung mit RAM-Adressen arbeitet. Die Ausgangsdaten RAO bis RA3 des RAM-Adressregisters 33A werden an den RAM-Adressenwähler 26A angelegt, damit die RAM-Adresse für den Direktzugriffspeicher 25A geliefert wird, wenn das Bit 6 des Befehlsworts am.RAM-Adressenwähler 2βΑ die indirekte Adressierung auswählt. Die Ausgangsdaten RAO Ms RA3 werden auch zum B-Eingabewähler 28A des Addierers 3OA zurückgeführt, so daß die RAM-Adresse in ausgewählter Weise durch den Addierer erhöht werden kann. Die Ausgangs bits der vier Addiererabschnitte 32A bis 32D werden auch an das Akkumulatorregister 34A angelegt, wie oben erwähnt wurde, damit alle anderen Daten gespeichert werden, die vom Addierer her empfangen werden. Die Abschnitte des Akkumulatorregisters 34A sind gleich und sie bestehen aus zwei kreuzweise miteinander verbundenen NAND-Schaltungen, beispielsweise den NAND-Schaltungen 203 und 204, die nur für den ersten Abschnitt dargestellt sind, sowie aus zwei Eingabe-Verknüpfungsschaltungen, beispielsweise den NAND-Schaltungen 202 und 205, die ebenfalls nur für den ersten Abschnitt dargestellt sind. Die NAND-Schaltungen 202 und 205 übertragen die Daten von den Addiererausgängen zu der Halteschaltung unter der Steuerung durch das Akkumulator-Ladefreigabesignal LDA, das von den Decodierer-NAND-Schaltungen 814, 125 und 126 bis zu den NAND-Schaltungen

202, 205 usw. mit Hilfe der Negatoren 127 übertragen wird.

6 0 9 8 2 3

_ ₂₅ .. 25bJ 1

Die Decodierer-NAND-Schaltungen 814, 125 und 126 sind an ausgewählte Bits des ROM-Befehlsvrorts zu ihrer Decodierung angeschlossen, so daß die Eingabe-Verknüpfungsschaltungen des Akkumulators für alle Befehle freigegeben werden, die die Abspeicherung der Addiererausgangsdaten im Akkumulatorregister 34a erfordern. Die Ausgangsbits ACC1, ACC2, ACC4 und ACC8 aus dem Akkumulatorregister 34A werden an entsprechende Bits des RAM-Dateneingangs (BIT1, BIT2, BIT4 bzw. BIT8) zur Datenabspeicherung im Direktzugriffsspeicher 25A angelegt. Die Akkumulatorausgangsdaten ACC1, ACC2, ACC4 und ACC8 werden auch über den B-Eingabewähler 28A zum Addierer 3OA zurückübertragen, so daß an den im Akkumulatorregister 34a gespeicherten Daten vom Addierer 3QA weitere Operationen durchgeführt werden können.

Die Ausgangsdaten ACC1, ACC2, ACC4 und ACC8 des Akkumulatorregisters werden auch dem Segmentdecodierer 35A zugeführt. .Der Segmentdecodierer 35A ist in Fig..4C im einzelnen als ein programmiertes Logikfeld dargestellt,das die Ausgangsdaten des Akkumulatorregisters 34A aufnimmt, die als 4-Bit-Binärdaten oder als binär codierte Dezimalziffern vorliegen, diese Daten in Halteschaltungen speichert und in eines von beispielsweise sieben Segmenten SA bis SG umsetzt. Der Ausgang SH oder DP ist für den Dezimalpunkt vorgesehen. Der Segmentdecodierer zeichnet sich in der dargestellten Ausführungsform dadurch aus, daß die Segmentausgänge am Eingang des programmierten Logikfeldes festgehalten sind. Das Festhalten Segmente erlaubt ein kontinuierliches Arbeitsn der Anzeige in der Zeit, in der der Rechner andere Operationen ausführt. Das Festhalten des Decodierers an seinem Eingarg und nicht an seinem Ausgang führt zur Reduzierung der Verknüpfungsschaltungen und der Halteschaltungen, die zur Durchführung der Funktion erforderlich sind, so daß zur Erreichung des Halbleiter-Chips mit kleineren Abmessungen und höherem Ertrag beigetragen wird. Die NAND-Schaltungen 870 , 873

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und der Negator 874 dienen der Eingabe des ersten Bits aus dem Akkumulator, das in der ersten von den kreuzweise miteinander verbundenen NAND-Schaltungen 871 und 872 gebildeten Halteschaltung gespeichert ist. Die NAND-Schaltungen 870A bis 873A und der Negator 874A sorgen für die gleiche Funktion für das zweite Bit, die NAND-Schaltungen 870B bis 873B und der Negator 874B übernehmen diese Funktion für das dritte Bit, und die NAND-Schaltungen 870C bis 873C und der Negator 874C übernehmen die Funktion für das vierte Bit. Der Ausgabeabschnitt besteht aus NAND-Schaltungen 829 bis 846 und aus negierenden Treibern 1.S bis -17S für die Segmentausgänge SA bis SH.

In der vorliegenden Ausführungsform wird die Ziffernstellenabtastung mi't Hilfe des Ausgangswerts der drei Ausgangsbits RAO bis RA2 des RAM-Adressregisters 33A erreicht, der vom Stellendecodierer 36A decodiert wird. Der Stellendecodierer 36A speichert die drei Bits und decodiert sie in eines von sechs, sieben oder acht eindeutigen Stellenausgangssignalen DO bis Do. Das erste Bit aus dem RAM-Adressregister wird in die NAND-Schaltung 870F und über den Negator 874F in die NAND-Schaltung 873F eingegeben und in der von den zwei kreuzweise miteinander verbundenen NAND-Schaltungen 871F und 872F gebildeten Halteschaltung gespeichert. Die NAND-Schaltungen 870E bis 873E und der Negator 874E übernehmen die gleiche Aufgabe für das zweite Bit und die NAND-Schaltungen 870D bis 873D und der Negator 874D übernehmen diese Aufgabe für das dritte Bit· Die Halteschaltungen ermöglichen, daß ein Stellenausgangssignal eingeschaltet ist, während die Rechenanordnung andere Operationen ausführt. Diese Halteschaltungen sind aus dem gleichen Grund

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wie die.Eingabehalteschaltungen des Segmentdecodierers vorgesehen. Die NAND-Schaltungen 817 bis 825 und 847 bis 853 liefern die eindeutigen Stellenleitungsausgangssignale des Stellendecodierers 36A an die negierenden Treiber 1D bis 21D für die S£ellenausgänge DO bis D6.

In der bevorzugten Ausführungsform der beschriebenen

Rechneranordnung mit der integrierten Schaltung auf einem

einzigen in I L-Technik ausgebildeten Chip sind die negierenden Treiber 1S bis 17S und 1D bis 21D Treiber mit an Masse liegendem Emitter. Die Segmenttreiber 8S bis 14S und 17S sind Shunt-Treiber, wie sie in Fig.8 dargestellt sind. JederLeuchtdiodenabschnitt jeder Ziffernstelle, beispielsweise der Leuchtdiodenabschnitt L1, ist an die der bestimmten Ziffernstelle DO, D1, D2 usw. zugeordnete Stellenleitung und an die gemeinsame Segmentleitung für das bestimmte Segment SA, SB, SC usw. angeschlossen. Die Stellentreiber 15D, 16D, 17D usw. enthalten jeweils einen Transistor Q2 mit an Masse liegendem Emitter. Die Segmenttreiber 8S, 9S, 10S usw. enthalten jeweils einen Transistor Q1 mit an Masse liegendem Emitter, einen Shunt-Widerstand R2 und einen an die Versorgungsspannungsquelle 13A (VCC) angeschlossenen Lastwiderstand R1. Zum Abschalten des Segments zieht der Transistor Q1 die Spannung am Schaltungspunkt N1 auf einen Wert nach unten, bei dem der Leuchtdiodenabschnitt L1 nicht mehr in Durchlaßrichtung vorgespannt ist. Es erfordert mehr Strom, den Leuchtdiodenabschnitt L1 gesperrt zu halten, als zur Ansteuerung des Leuchtdiodenabschnitts L1 erforderlich ist. Zum Herabsetzen des von den Treibern gezogenen Stroms, für die das Segment abgeschaltet ist, immer dann, wenn alle Segmente einer bestimmten Ziffernstelle ausgetastet sind, wird im vorliegenden Ausführungsbeispiel der Stellentreiber gesperrt (auch wenn sonst die Zeit vorliegen würde, in der die bestimmte Stelle eingeschaltet ist) und alle

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Segmenttreiber werden gesperrt. Auf diese Weise fließt durch die Widerstände R1 und R2 kein Strom, weil die Ziffernstelle abgeschaltet ist, und auch der Segmenttreiber ist abgeschaltet, so daß eine beträchtliche Energiemenge für ausgetastete Ziffernstellen gespart wird.

Bei der oben geschilderten Ausführung werden anstelle des Normalbetriebs, bei dem die ^ütellenleitung eingeschaltet und die Segmente abgeschaltet sind, für ausgetastete Ziffernsteilen alle Segmente im Einschaltzustand gelassen, während die Stellenleitung abgeschaltet wird. Ohne Einschalten der Stellenausgänge DO bis D6 für ausgetastete Ziffernstellen, wird das Tastenfeld 11A nur mit Hilfe der speziellen automatischen Austastschaltung 38A geprüft.Die automatische Austastschaltung schaltet für die Dauer einer Hälfte eines Befehlszyklus aus beispielsweise insgesamt 12 Befehlszyklen pro Ziffernstellenzeit (D-Zeit) für den zu prüfenden Tasteneingang in den Normalbetrieb zurück.

Die Halteschaltung 38A für das automatische Austasten, für das Minuszeichen und für den Dezimalpunkt ist in Fig.4B dargestellt; sie sorgt für verschiedene besondere Funktionen der Rechenanordnung. Der Segmentdecodierer decodiert zusätzlich zu den Segmenten die Ziffer 15 (1111),um zu bestimmen, ob die Ziffer ausgetastet ist, und er erzeugt ein Austastsignal BLANK für die NAND-Schaltungen 110 der automatischen Austastschaltung 38A. Eine von den NAND-Schaltungen 887 und 888 gebildete Sperrhalteschaltung wird von dem der NAND-Schaltung 910 zugeführten Austastsignal BLANK und auch von Signalen den NAND-Schaltungen 889, 890 und 1202 gesteuert. An die NAND-Schaltung 815 und den Negator 816 wird von der Sperrhalteschaltung ein Sperrsignal angelegt, damit alle Segmentausgänge SA bis SG an der Ausgangsseite des den Segment-

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decodierer bildenden programmierten Logikfeldes und alle Stellenausgänge D1 bis D6 an der Ausgangsseite des den Stellendecodierer bildenden programmierten Logikfeldes blockiert werden, wodurch an die Anzeigevorrichtung 12A ausgetastete Ziffern in der Betriebsart mit minimalem Energieverbrauch angelegt werden.

Die NAND-Schaltung 890 und der Negator 891 decodieren ausgewählte Befehlswortbits, und die NAND-Schaltung 889 stellt einen Taktimpuls der Taktphase 1 (0 ) fest, so daß beim ersten

1 Taktimpuls der Taktphase 1 eines Ladeausgabebefehls die Stellenleitung wie im Normalbetrieb aktiviert wird und alle Segmentausgänge in ihren Ladezustand versetzt werden, damit die Anzeige für eine ausgetastete Ziffer.nstelle leer ist, weil die Segmente ausgetastet sind. Während dieses halben Taktimpulses ist die vom Negator 802 und von den NAND-Schaltungen 803 bis 805 gebildete Tastenhalteschaltung freigegeben, damit sie gesetzt werden kann, wenn eine Taste betätigt wird. Zur Zeit des Taktimpulses der Taktphase 2, der von einem Eingang der NAND-Schaltung 910 festgestellt wird, wenn die Ziffernstelle nicht die Ziffernstelle d6 ist (die ein mögliches Minuszeichen anzeigt) und die Ziffernstelle eine Leerstelle ist, wie vom Austastsignal BLANK angezeigt wird, dann veranlaßt das Ausgangssignal der NAND-Schaltung 910 die Halteschaltung aus den NAND-Schaltungen 887 und 888, alle Stellen- und Segmentausgänge zu sperren, damit die Treiber für die nächsten 11 Befehlszyklen, die während der bestimmten Stellenzeit stattfinden, keinen Strom aufnehmen.

Die automatische Austastschaltung 38A enthält auch eine von den NAND-Schaltungen 893 bis 901 gebildete Minuszeichenhalte-

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-30- 2 5 b 3 !28

schaltung, die von negativenZahlen gesetzt wird, und sie enthält auch eine von den NAND-Schaltungen 902 bis 905 gebildete Dezimalpunkthalteschaltung.

Die MAND-Schaltungen 806 bis 808, 822, 824, 826 und 828 bilden eine Anordnung zum direkten Ausgeben der Inhalte des DirektzugriffSpeichers 25A, der Zustandshalteschaltung 17 und der ROM-Befehlswortbits 8 bis 10 über die Stellendecodierschaltungen 848 bis 853 zu Prüfzwecken. Dies wird dadurch erreicht, daß an die Anschlußklemme T^ ein Prüffreigabesignal T angelegt wird. In gleicher V/eise gibt das Prüffreigabesignal die NAND-Schaltungen 840 bis des Segmentdecodierers 35A frei, damit die ROM-Befehlsbits bis 7 2LU Prüfzwecken ausgegeben werden.

Die in I L-Technik ausgeführte Rechenanordnung wird von einem 2-Phasen-Taktsystem gesteuert, das vomOszillator 4OA geliefert wird. Der Oszillator besteht aus Negatoren C1 bis C25, NAND-Ausgabeschaltungen C27 und C28 sowie Ausgabenegatoren C29 bis C34. Die Anzahl der Negatoren C1 bis C25 ist ungeradzahlig, damit der Zustand der NAND-Schaltung C27 beispielsweise in den Zustand "1" beim Auftreten eines Eingangssignals vom Negator C1 übergeht, wenn der Impuls beim Negator C1 anliegt. Wenn der Impuls den Negator 14 -erreicht, wird die NAND-Schaltung 27 in den Zustand "0" geschaltet. Der Impuls läuft durch die Schleife weiter, bis er wieder zum Negator C1 gelangt, und die NAND-Schaltung C27 wieder in den Zustand "1" zurückgeschaltet wird, wodurch die Taktimpulse der Taktphase 1 (0^) erzeugt 'werden, Die NAND-Schaltung 28, die in einer ähnlichen Weise arbeitet, ist gegen die Taktimpulse der ersten Taktphase phasenverschoben, und sie empfängt ihre Eingangssignale von den Negatoren C2 und C7 zur Erzeugung der Taktimpulse der zweiten Taktphase (0^)·

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Wie oben erwähnt wurde, arbeitet die Rechenanordnung entsprechend einem im Festspeicher 2OA gespeicherten Programm. Der Befehlsvorrat für das dargestellte Ausführungsbeispiel der Rechenanordnung ist in der nachfolgenden Tabelle I
angegeben. Ein Beispiel eines speziellen Programms für den in Fig.1 dargestellten, mit vier Funktionen arbeitenden
Rechner ist in seiner Gesamtheit in der Tabelle II angegeben«

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Tabelle Befehlsliste Festspeichercode

Mnemonic

I_g I₈ I₇ I₆ I₅

AKRA

AKAC

1 O O O CE O K₈ K₄ K₂ K₁ Vorgang und Beschreibung

-K+RAMAD RAMAD

Zum Inhalt RA3 bis RAO des RAM-Adressregisters 33A wird eine 4-Bit-Konstante K₈ bis K₁ addiert, und das Ergebnis wird im Adressregister 33A abgespeichert. Wenn ein Übertrag (C8) erzeugt wird, wird die Zustandshalteschaltung I5A für die Dauer eines Befehls·* zyklus auf "O" gesetzt.

K+ACC ACC

Zum Inhalt ACCo bis ACC/, des Akkumulatorregisters 34A wird eine 4-Bit-Konstante K₈ bis K₁ addiert; das Ergebnis wird im Akkumulatorregister 34a abgespeichert.CE bedeutet "Addiererübertragfreigabe"; "1" bedeutet Freigabe.Wenn ein ^ trag C8 erzeugt wird,wird die Zustandshalte schaltung 15A für die Dauer eines Befehlszyklus auf "O" gesetzt.

cn cn

Tabelle. I (Fortsetzung)

Befehlsliste Festspeichercode

Mnemonic I₁₀ I₉ '.I₈ I₇ I₆ I₅ I₄ I₃ I₂ I₁ I_Q CKRA 0 1 1 0 1 O' O K₈ K₄ K₂ K₁

CKAC 0.1 1 O O O O K₈ K₄ K₂

LKRA O O O O 1 O 1 K₈ K₄ K₂

LKAC O O O O O O O K₈ K₄ K₂ K Vorgang und Beschreibung

K=RAMAD

Mit dem Inhalt des RAM Adressregisters 33A wird eine 4-Bit-Konstante K₈ bis K₁ verglichen. Wenn Gleichheit vorliegt (C) wird die Zustandshalteschaltung 15A für die Dauer eines Befehlszyklus auf "0" gesetzt.

K=ACC

Mit dem Inhalt des Akkumulatorregisters 34A wird eine 4~Bit-Konstante K₈ bis K₁ verglichen.Bei Gleichheit (C) wird die Zustandshalte schaltung 15A für die Dauer eines Befehlszyklus "0" gesetzt. K ~> RAMAD

Im RAM-Adressregister 33A wird eine

4-Bit-Konstante K8 bis K1 gespeichert' K->ACC

Im Akkumulatorregister 34A wird eine 4-Bit-Konstante K₈ bis K₁ gespeichert

Tabelle I (Fortsetzung Befehlsliste

Festspeichercode

Mnemonic

I₉ I I₇ Ig I₅

LKAR

OO O 11 1 K

Kn K/t

CO NJ GO

CO CTI

AMAC

1 O 1 ADS 1 ί R₁₆ R₈ R₄ R Vorgang und Beschreibung

K-^RAMAD; K-*-ACC

Sowohl im RAM-Adressregister 33A als auch im Akkumulatorregister 34a wird eine 4-Bit-Konstante K_Q bis K₁ gespeichert.

MEM H- ACC -»ACC

Der Inhalt des RAM 25A an einer ■ angegebenen Adresse wird zum Inhalt des Akkumulatorregisters 34A addiert und die Ergebnisse werden im Register 34A abgespeichert. Wenn der Übertrag (C8) erzeugt wird, wird die Zustandshalteschaltung 15A für die Dauer "0" gesetzt. * Die angegebene Adresse ist R₁₆ bis R₁, wenn ADS den Wert "1" hat, ^f₁ (direkte Mresse) oder R₁₆, RA3 9J bis RAO, wenn ADS den Wert "0" —-hat (indirekte Adresse). ^₀

Tabelle I (Fortsetzung)

Befehlsliste Festspeichercode

Mnemonic I

10

CMAC 0

ο co co ro co

ADS 0 R₁₆ R₈

MTOA 0 0 0 1 ADS 0 R₁₆ R₈ R₁

ATOM 0 1 1 1 ADS 1 R₁₆R₈ R₄ Vorgang und Beschreibung

MEM=ACC

Der Inhalt des RAM 25A an einer angegebenen Adresse * wird mit dem Inhalt des Akkumulatorregisters 34A verglichen. Bei Gleichheit (C) wird die Zustandshalteschaltung 15A für die Dauer eines Befehlszyklus auf "0" gesetzt.

MEM -» ACC

Der Inhalt des RAM 25A an einer angegebenen Adresse * wird im Akkumulatorregister 34a abgespeichert.

ACC-^MEM

Der Inhalt des Akkumulatorregisters 34A wird im RAM 25A an einer an- ^₁ gegebenen Adresse * abgespeichert. ^iJ1

Cu N 3

Mnemonic

EXAM

MTRA

BRNC

CALL

Tabelle I (Fortsetzung

Befehlsliste Fest sp eiehercode

I«

Ig Ic Iq Vorgang und Beschreibung

0 1 ADS 1 R₁₆ R₈ R₄ R₂

1 1 ADS 0 R₁₆ R₈ R₄ R₂

A₈ A₇ A₆ A₅ A₄ A₃ A₂ A₁ A_Q

^A7 ^A6 ^A5 ^A4 ^A3 ^A2 ^A1 ^A0

RETN O 0 1 0 11 0 0 0 0 MEM^ACC

Der Inhalt des Akkumulatorregisters 34A und der Inhalt des RAM 25A an einer angegebenen Adresse * werden ausgetauscht.

MEM-^RAMAD

Der Inhalt des RAM 25A an einer angegebenen Adresse * wird im RAM Adressregister 33A abgespeichert.

BRANCH (Verzweigung), wenn die Zustandshalteschaltung auf "1" gesetzt ist.A₈ bis Aq ist die Verzweigungsadresse.

CALL (Aufruf),wenn die Zustandshalteschaltung auf "1" gesetzt ist.Agbis A_Q ist die Aufrufadresse.H RETURN (Rückkehr) ,wenn der CALL- -JjJ-betrieb vorliegt,sonst N0-0P(keine Operation)·

Mnemonic

I₈ L, Ig

Tabelle I (Fortsetzung)

Befehlsliste Festspeichercode

I₂ I₁ I₀ Vorgang und Beschreibung

TSTF 0

0 R,

CO NJ CaJ

F₁ Kennzeichenprüfung:

F₁₊ bis F₁ sind Kennzeichenprüf-Wählbits. Eine Kennzeichenprüfung wird mit jedem Bit eines RAM-Worts an einem angegebenen Speicherplatz ausgeführt, für den das ausgewählte Bit den Wert "1" hat. Es tfird jedes Bit oder die ODER-Verknüpfung einer Bit-Kombination geprüft, die von den Kennzeichenprüf-Wählbits des adressierten RAM-Worts ausgewählt sind. Der angegebene Speicherplatz ist in diesem Fall stets die indirekte Adresse R„_c» RA3 bis RAO.

labe 1 Π I (Fortsetzung) ■ Befehlsliste Festspeichercode

Mnemonic

I_Q I„ Ig I= I* I₂

^VorS^anS

Beschreibung

TSTK

0 10 10

O CO CO K> CO

CD -J CO (TI K₂ K₁

Tastenleitungsprüfung:
K^ bis Κ-, sind die Tastenleitungs-Viählbits. Jede Tastenleitung kann geprüft v/erden. Wenn die Prüfung eira positives Ergebnis hat, bleibt die Zustandshalteschaltung. 15A auf "1" gesetzt. Bei einem spe- u ziellen TSTK-Befehl (TSTKF), bei dem I₃ bis I_Q den Wert »1111» hat, wird die Tastenhalteschaltung geprüft. Wenn die Tastenhalteschaltung auf "1" gesetzt ist, wird angezeigt, daß seit dem letzten TSTKF-Befehl eine Taste n> festgestellt wird, und die Zustands-^ halteschaltung 15A wird für die «^ Dauer eines Befehlszyklus auf "0" Js₀ gesetzt. °°

Tabelle I (Fortsetzung)

Befehlsliste
Festspeichercode

CjO CTI

Mnemonic I₁₀ I₉ I₈ I₇ Ig I₅ I₄

LOUT SMIN

¹I

0 0

Vorgang und Beschreibung

Ausgänge laden

Minuszeichen-Halteschaltung setzen

T a belle

Beispiel des ROM - Programms

OO CO CD

ROH- Adrtsse	Bifehl	Anweisung	Prinäranweisung	LKAR	15
OUC	OOÜOiU lill	0072	TCFFDIS	LOUT
UOl	ooioH iiooo	007 3		LKRA	10
ÜQ2	COUOlOi 1010	00 74		REfN
003	COlüll OCOOO	0075		LKAR	O
004	GQOUlH GOOO	0076	PLP	ATGMC
005	CUlOl O 0000	0077	PLPl	AKRA	i
ÜC6	ClUÜlli LOOl	ÜQ78		BRNC	PUPl
007	10 ÜOOüOClOl	0079		RfTN
ooe	CGlOIl OGOOO	OO 8 C		ATOMl
CU 9	LlIlOl L OU-JO	008 1	PLP2	AKKA	1
OQfi	UlUOlIl 0001	0082 "		BRNC	PUP2
ooe	10 ÜUOÜOIÜOI	. 0083		LKKA	8
OCC	(JDOu IGl 1000	■0084	LCCKl	TSTFl	Fl
ÖÜC	CJlOOO I 0001	0085		CALL	TCGFl
UUE	Il UOÜOllCll	0086		LKAC	8
OUF	CuuOuOU ΙΟΟυ	ÜU8 7	LCCK	ATUMCO	7
UlC	Gill Il O OUl	• 0088'		LKAR	14
on ·	üOüüLll Ιΐΐυ	GU8V	NGLUCK	LKAU	O
	OuüjOOü CIlO	009 C		ATGMCO	6. .
U13	CIlHl ϋ CHO	0091	PCiSl	LKAC	15
014	CCOUOOU 1111	0092		ATUMC
015	Olllül* O 0000	0093		AKRA	15
016	GlÜÜlll lill	0094 .		AMACCO	6
U17	ClUlH O ClIu	0095		MNEOC
pie	OClOOO U 11.11	0096		BRNC	PDIS2
οι ς ■	10 000011111	0097		BIkNC	LCVFl
οι/»	IU JOOlOOOül	UÜ98

Anzeige abschalten

cn cn co

Stets Verzweigung

T-a belle II (Fortsetzung)

O CD OO rO OO

	Befehl	1 COOO ·	0001	Anweisung	BeisOiel des	-	U I SO V F	■	ROM-Programms	•	1
ROH-	COOlOl	CCOl .	O CIlU	0099	- - - -		0IS4
Adresse	UOOOOO	1 COOO	LuOl	Ü10C	Prinäranweisung
OLE	COOlOl	OtCOO	O 111 1	ΟΙΟΙ	TCÜFL			EXAMl	15
OIC	001011	O UlL	w COOU	0102				AKNC	PDISL
OIC	CULlO	ICCll	L ICOO	0103				EXAMl	1
OU	10 0000	CCOl	1 100 0	Q1C4				RFTN	8
OIF	0000000	ICuO	1 CcO	0105	PCIS2		CMACDO	ms«
02C	COUUlOl	I 0000	O CIlO	out		BRNC	8
021	10 OGCl	LOOO	L1ICOO ■	0107	LCVFl	LKAC	O
022	0-000 LOL	LCuO		OlCfa		LKRA	15
02 3	L1Jl-U OUvV	P HH		OIlc,		OKNC
024	CLlHO	O COUO	OHC	I)ISL	LKRA
u2 b	LOOlOO	I 1000	011 1		LKAC
026	OOlull	01111	0112		CMACCO	DIS2
02 7	001010	11100	0113		MTLAO	7
u2tf	10 0001	O OLlL--	011«	LüUT
02S	COÜ110	00000	0115	TSTKF	8
02 A	OOiOil	LCOO	OHt	BRNC	DIS3
\ ) Γ) WWW	L10ÜC10	10 JOIOLOCIO	0117	MTOACO	1
02C .	C100C10	0118	RETN	6
02C	LUl 11	OLlS	AKAC	I
02 E	u IuU 111	012C	8RNC	15
02 Γ	Ui I KJ	012 1	AKAC
O3L	LOuIUL	0122	ATLMCO
C* I	coluii	O12.J	AKPA	H
0 M	000 110	01^ *i	cmau;o	η
υ \ i	u l-_.<j u Lu	012b	MTUAC	6
u i't	OC(Jl IO	Cl t! (:	LUOT
'j it	colon	012 /	t* TUAi; ι
u.it.	C12€·	AKAL
OJ /	MTOACO
uiti	SMIK

Stets Verzweigung

Dies ist nur NO OP

K)

cn Cn

CO

K) CO

Tabelle II (Fortsetzung) Beispiel des ROM-Programms

O CO CO K> CO

ROH- Adresse	Befehl	Anweisung	Prinäranweisung	ÜIS2	-	A COC	A 13	DISCVF
o39	Uliülüü UOl	0129	CKR				BRNC	DISl
ύόϊ	10 UOÜIOIILL	Oi. 3 C			ACDCl	BRNC	Ü
U3B	ίο ouüioüioo	0131				LKAC	7
0.3 C.	CikiüDCO OOüO '	0132		ATGNCO	3
OJC	CIlUl O CUl	0133		TSTFl F	O IStJVF
u3E	CülOUO I 0100 '	0134		BRNC	THREE
03 f	10 UOOiOlLIl	0135		CALL	TGFFDlS
OtO	11 OlOOiOOll	0136	• ACIX <>	CALL	O
04 1	11 O U CO U C CUO	0137		LKAR	7
Q<i2	ÜOOOili 0000	0138		ATCNHl
043	CIl Ll 1 1 ClIl	0139		NTUAl	8
U44	000IJC 1 COOO	U14C	L CVF 2	AKAC	ΛIJOC 2
Ό4 5	CiÜUOlO LOOO.	0141		BKNC
046	10 GOIOOlClU	0142		A T (JMl	1
U<t 7	ClIlOl 1 0000	014 3		AKKA .	ACÜC1
υ 4 8	QlUOlU OCOl	0144	DIS3	8RNC
0 49	10 ÜOIÜÜCIÜO	0145		ATUNl
UtA	Ulliül 1 0000	0L46		RETN	7
04 6	COlOIl OOCOO	0L47		CKRA	LCVFl
04C	ClluLüO ClLl	0L48		8RNC	AODC
ü4C"	10 CGOLOuOOi	GLAS		CALL	7
OtE	11 OulOuOOlO ·	015C		CKHA	L CV FI
04F	CUUlUU CUl	0151	BRNC	LGVFl
0:> C	10 OOIOOIUO	0ib2	BRNC	9
05 1	IC OÜOIOOOOI '	0153	AKAC	7
0S2	0L00010 ICOl	0154 '	ATUMDO	3 .***
Oi>3	ClLLiI O Olli	0155,	CKAC	0IS4
01J 4	0110Ö00 COU	0156,	BRNC	TGFFDIS
Ui) 5	IU O OC 1.1 COuO	0157	CALL	FXBA
U^6	IL OOOUUCCOO	0156	CALL
O'j 7	U OIOOIUILO	Ol 5S

Stets Verzweigung

Stets Verzweigung

ro

cn

■co

co

Stets Verzweigung

Zeitkonstante für Entprellen ***

Tabelle II (Fortsetzung) Beispiel des ROM-Pr.ogramma

RQN-Adresse

Befehl

O OO OO NJ CO

058 CCuOOOO COOv)

Ot><3 Il OOOOOOIOI

Οί>Λ COOIOO O 0000

ϋ*β· ullOOOO llll

UbC 10 OOlUlllll

O'j C COUO 000 0-000

'jpb CUlUl 0· COuO

Ut)F ClOOlIl 0001

GoC 10 OOIOIICIO

u6l UOOlIII 1101

ub 2 COlC)Il UCOO

ObJ üÜlvHuÜ CCuI

o64 IC ΟΟΟΟΟΟΰΟα

06Ϊ; COOOiOi ICOO,

ot>6 . COlOOU I ClOO

υο/ .10 UÜliOlOÜl

008 lü 110110101

069 ÜClOLüu CIoO

ΟυΑ ■ 10 OllOOllOO^

üoB CüuJlül 0011

06C 0010 Il HOOO

OuC OOlÜlOO 0100

06E IO UllOOlllO ·

u<,\ OwIOlUU Uü'Jl

.i/l, Iu lUUOlüOll

u M uul (j 1 uu uUHi

Ό I i l>) υ 1 i„u 1 u u L J

^Ii CuLOLCU 1000

d/4 Iu oioo looul

^75 OJlJIl JOCOJ

Anweisung	Primäranveisung	O
0160	. LKAC	PUPl
0161	CALL
0162	CLFl MTOA.C	15
U163	CKAC	CLF2
0L64	■ ßKNC	O
0165	LKAC
0166	■ ■ ATLWC	1
0167	CLF2 AKRA	CLFl
0168	BRNC	13
0165	LKAR
017C	LOUT	Kl
0171 .	TSTK	TOFFUlS
0172	BRNC	8
0173	LKRA	F3
0174	TSTFl	NOTHVF
0175	BRNC	LOCKB
0176	6RNC	K3
0177	NCTÜVF TSTK	ClVIOfc
0178	. .' ■ . BRNC"	3
0179	". ■ " LKRA ·
0180	LÜUT	K3
0181	TSTK	PLUS
0182	BPNC	K L
OiHi	T KL·.'4 IbIK	T HH 11
018 4	BKNC
ult ϊ	ΪΛΙιν	Γ rtl j
ulbfc	LiKNC	:<4
Ol U/	TSl K	ONt
C186	. BRNt
01B9	RtTK

Stets Verzweigung

Tabelle II (Portsetzung) Beispiel des ROM-Programms

ROH-	Befehl	Anweisung	Prinäranweisung	LKRA	1
Adresse	CüoOLOl- 0001	OlVC	LUUT
■ O 1L	COlOU 11000	019 1	TSTK	K 3
077	ÜOlüiOü LlUU	0192	. BKNC	TIMES -1
C 7.fc	Iu OUUO1101	• 0193	CALL	TK124
ο ι s	Il UÜILOI Hl	C194	CKAC	13
U7fi	CiUOOO 1101	0195	BRNC	THREE
VlU	lü UlOi)IOCH	0196	LKRA	*
ore	.OGU 0.1 Oi 01Ü0	•0197	LOUT
UlZ	CüiüLl 110ÜÜ	0198 -.	TSTK	K3 ·
O7t	COl'OLOÜ ClüO	0199	BRKC	EQUALS
im	lü UIlU 1 lull		TSTK	Kl
OdC	ÜUIUIOU 0001	U2U1	ORNC	NUMENT
UBl	ll. ÜlÜUlGiOl	U202	LKAC	O
0 62	Cüt-uüüu υ 000	0203	. TSTK	K2 ·
JH 2	OUlUiUU CClU	02 0^	BRNC	NUMENT
üU4	10 OlüOlUlUl	02 C 5	TSTK	KV
Üdb	CülOiOv lOOJ	u2C6 ..	BRNC	CE
OH 6	IU OlOlllOUl	• · U20?	LKAR lü
Cd?	CUOOlIl 1(JlO	02Ce	.". LUUT
ύϋβ ■	CO10 Il UOOO	0209	TSTK	K3
08S	col οι ου cioo	02 IC	BRNC	MINUS
UBA	iu oioiiint	Ü211	CALL	TK124
oat;	U 001101 ill	. 02ii	CKAC	10
OiJC	CIlOOOO lUiÜ	U^Ii	' BKNC	ThKEE
oac	10 OIUUIOCU		CALL	EXBA
J8[	11 OlOOlÜUO	C21Ü	BRNC	NOLDCK
Otif	lü UOOUlüGOl	0216	UNt AKAC	15
	υΐυυϋΙΟ 1111.	02 17	TWO AKAC	15 .
oy ι	ClOOOlO 1111	0218	ThRbE AKAC	6
Ol>2	ClOUOlO CUO	U21«;	RETN ■
(j 'y i	UülUll UuCQO	.02 20	NUMENT ATÜMCO	9 ·
	Olli Il O IGOl	Ü221	E*bA LKRA	O
	uoouioi uoo'j ■	0112 '
09 6

Verzweigung

UI

CD

Tabelle II (PortSetzung) Beispiel des ROM-Programms,

CD CO 00

ROM- Adresse	Befehl	Anweisung	Primlranweisung	8
	CCOlOO 0 0000.	Q-2?i	* bXBAl " MTÜAO
	ClOOlH ICOJ	0224	AKRA	8
	OOUlul u COJÜ	. 022b .	EXANC
09A	0100111 1000 '	022t.	AKRA	1
Ü9E	CIl 101 0 0000	022-7	ATUMC	8
J9C	OluOHl ÜCC1	u22Ü	AKRA	t:XBAl
OSL	CHOlOO 1000	0229	CkRA
üx) I	Iu OlOOlLlll	O23C	BKNC	Fl
o'/F	UUiull LGCCÜ ■	0231	RtTN	NUl
OAC	COlOOO 1 COOL	0*32	TSTFl	PUPl
OAl	10 010100100-	0233	BRNC	8
0A2	H OUÜOOCIOI	0234	. CALL	8
0A3	CHUl 1 1000	0235	ATOf.Dl	1
0A4	üOUüiOl ICOO	0236	NUl LKRA	13
U At;	üCOl.lü O Ü0J1	0237	MTOACO	NUT ΠPT
UAi.	LHUOv)U 1101	023ti	CKAC	F?
ΟΛ /	10 ulvJlu lOH	02 3*5 ·	BktslC	Tl)GF 2
UAh	LClOOO L COlO	Ü24C	TbTH	LUCK
υ Λ <)	H llOliUClÜ	024 1	CALL	13
UAA	10 000001 Hl	02*2	. ■: . ÜRNC	ü
OAH	000110 O IUl	0243	NCTDPT KTOACO	LCCK
OAL	LiIOJUU LOGO	0244	CKAC	F2
OAC·	10 JOOJOiHl	0245	BKNC	NU3
OAE	COlOOO I ÜOIO	0246	TSTFl	15 '
OAF	10 üiOliOllO	0247	8RNC	lj
OBC	COOl 10 O HU	' .0248 .	HTüACO	NU4
UiS 1	villUUUU LlUl	02 4',	.CKAL	I (JCK
U1V	lu 0101ιοιου	02 t>C	BkNC	1
UHJ	1») JJUiM) 1111	o/>> 1	BfNC
Ut: 4	L IuC JiO (. υ Jl	υ S1-2	NL'+ Λ Κ Λ C

5" ■

Stets Verzweigung Stets Verzweigung

Ol

Tabelle II (Fortsetzung) Beispiel des ROM-Programms

ROH- Adrass·	Befehl	Anweisung	Primäranweisung	ATON1CO	Ib
U1Jf.	cuui ο TuT™~	02^3		ΜΤΟΛΓ0	1
üdo'	UOUHO O COül	0254	NL3·.	CALL	SLl
OH /	Il UlJOuUl	0255		BRNC	■ LCCK
OÜ6	.10 0000011U-	0*5 6		CALL	BXBA
OBS	Il OlOülOiiü	02 57 . ■·	CE	HTÜACI	8 '
GÖA	OuO IiO I IuOO	C2i>8		TSTFl	Fl
UBB	OUlOOO 1 COOl	C259		CALL	POP
OBC	Il UOOOOC100 .	026C		ATUMCl	B
OUC	GIlUl 1 1000	0261. '	Cfcl	HRNC	LGCKl
OÖE	10 0000 01100	0262		TSTFl	Fl
OBF	LuiOOO 1 GO'Jl	0263	M IMJ S	BRNC	M I .·>! 1
UCC .	10 OllOOUU	C2c4		LKRA	8
OC 1	UUUU101 1000	. 026^		TSI H	Fl
OCi?	'UGlυυΟ 1 υuO1	02 6 6		RRNC	MINI
	IO UUOO UU	02 ö 7		LKRA	9
UCA	GGOOlOl lOul	Ü2LÜ		TSTf 1	F-?
uC5	CuIOUO I CJlO	02 6 9 .		RPNC	MINZ
ÜC6	10 OUOUICÜO	027C		BkNC	MI N 1
0C7	ίο ouoi) hu	0271		CALL	PUP
uce	11 ' UUOuUC IJvJ	02 7 2	M1IN2	LKAC	8
ÜCS	CGOOOÜO ICv)U	0273		ATLfCl	8
OCA	GUlU I IJOO	0274 '		BkNC	LCCK
OCE	ig oooooiin ■	0275		AKAC
ucc	ClÜGCUO CIOÜ	02 7 6·	OlVlü.fc '	AKAC	15
OCC	ClUOJlO MIl	G277	TIMtS	AKAC	5
OCE	• ClOOOlO GlOl	027b	PLUS	ATUPCi	H
OCF	ClUH I 1OU	OZTi	MIM	■ CALL	TÜFFD1S
UCO	Il üJOuJCOlO	UPoC.		■HlStF.Ol."
OUl	COlOOO I UH	02 b I ·		BRNC	PPOST
uC2	lO LOlUlÜOO	02 b 2		LKkA .	■y
uO3	GJuOlUl 1001	^283

Stets Verzweigung

co

Tabelle II (Fortsetzung)
Beispiel des ROM-Programms

	ί	ROH- " Adressi	Befehl	Anweisung	. Prinäranvtisung		NCTPOST	TSTf 1	F2
		01)4	COlüUÜ 1 COlO	02ä-4'"			BPNC	NÜTPfST
		•UU5	lü O Hü 10 Ul	028 5:			BkNC	PPOST
		•ÜÜ6	10 lUUllOOu	028 c		LKRA	8
		0D7	OGOO101 1000	.0287	bQUALS	TSTF 1	Fl
cn	one	CU10OO 1 CCOl	C2fct»		PRNC	PRENCR^
ο ".		10 0.1 lui 1110	02ü9		HPuC	P PC'S T
CD	0OA	ΐυ. lüiniüOü	Ü29C	■ P1BtNuKM	CALL	■TOFFDIS
OO	UU B	11 UüOOUCOuu	. 029 1	PR&l	MNEOl
N>	OUC	COlOOO I UU ·	0292		BKNC ■	PPOST
CO	ÜUC	10 !Olli IQOU ·	0293		CALL, ·	ΕΧβΛ ■
O	JDt	Il OiOOUIlU	029A		MTUADO	13
-J	ODF	οϋοιια ο neu·	0295		CKAC	Ü '
	UEC	CUuOOO CCOO	029t		BHNC	PRE2
cn .	OE I	IO Ol UOlOuO	0297		CALL	SL
	Ob'2	H loioocuo	0298		MTOA1DO	15
	OfcJ	•oooiίο ο im	0299 '		AKAC	1
	0E4	cioüOio oooi	030C	PKl:2"	ATUNTO	15
	■ÜE5	CUlIl O UU	03Cl		CKAC	10
	0L6	ciiuJüa lciu	0302 .		HRNt ■	PKCl
	(U.:7	lü OUOIlUl	O3C3		CALL	exBC
	Ubü	π loouiLOio	■ 03CA	'.	CALL	THGF 3
	ut9	11 lOlulGOU	03 05	LXCl	TSTFl ί	= 3
	UbA	tt;iouu ι oioo	03Cfc		BRNC	FXCl
	u en.	IU U I UO Hol	OiO 7		HRNC ■	PkEI
	ULC	IU uUJlliU	0JC8		LKRA	9
	O EC	GÜOOiÜl 1001	0309	EXSlGNl	TSTFl	F 2
UtE	CJiUOU 1 COLO	031t		3KNC	tXÜIGNl
OEF	10 OiiiiOGül	0311		BRNC	EXC2
OFG	IO OUlIlCOl	0312	LKRA	10
OFl ·	ooooιοί ioio	0313		TSTFl F4
op;	coiooa ι looo	0314

Stets Verzweigung

Stets Verzweigung

Stets Verzweigung Stets Verzweigung

Tabelle II (Portsetzung) Beispiel des ROM-Programms

O CD CO

OO CZ)

ROM-	10 O	Befehl	Anweisung	Priiiäranweisung	BRNC	EXSIGN
Adresse	11 O	I U 10101	0315		CALL	E XC 4
uF3	0001	11111L1L	0316		MTOACl	9
	ooui	1Ü 1 1001	0317	FXSlGN	bXAI^Cl	H
OhS	GUl	11 1 100 0	031b		AIC)KCl	9
UF 6	11 1	11 I iOOl	OiIS		CALL	TXt)L
JF 7.	O OO O	JOOlLClO	O32C		LKRA	10
0F6	CClO	IuI 1010	■ 03 2 1	EXC2	TSTFi	Fl
ÜF9	10 1	UU 1 COOl	0322		BRNC	CTOA
OFA	CJuI	1100 UOO	0323		M. UAC L	9
OFe	OiOO	10 1 1001	0324		AKAC	8
OFC	10 I	010 1000	032 S		BRNC	LXC3
OhC	CJUO	OOOOÖCll			LKAC	8
OFE	0101	000 ICOJ	0327	F.XC4	AMACCl	8
OFF	oiii	11 1 1000	0.328 ·		AT(JMDL	a
IOC	CUiO	Il I 100 0 '	0329		Rt TN
IUl	COlO	Il·00000	O33C		TSTFl	Fi
102	10 1	OO I ClOO ·	03 31	C XC 3	BRNC	MULTIPLY
103	U I	uioiicoi	0332		CALL	EXBC '
104	0000	OOOIOCIO	0333		LKRA	8
10t	COOl	ICl 1000	033 4	BZbR(J	MTOAC
iOfc	0110	JC O üuJO	0335	bZERÜl	CKAC	O
107	10 1	CQO CCOO	033 6'		BRNC	B Nit RC
iüö	0100	OOOICOOI	0337		AKRA .	i
109.	CiIO	111 0001	03 38 .		CKRA	Ib
1OA	10 1	100 1111	0339		BRNC	BZERHl
iÜB	0010	ÜOÜUClll	Ü34C		RETN
IOC	Olli	Il ÜCCO'O	034 1		ATCMCl·	8
IOC	U I	11 1 1000	0342		CALL	MULTL3
lüE	IC 1	HOOlClO	0343		BRNC	LüCKB
iOF	COlO	IuI LGlOL	0344		RETN
HC .		11 OCCÜÜ	0345	bNZfcRC
1 11

Tabelle II(Fortsetzung) Beispiel des ROM-Programms

CD OO XO CO

ROH- Adresse	Befehl	Anweisung	Priuäranweisung	LKRA	O
11?	COOOICl COOO	0 34 6	EXBC	MTOAl
LIi	OuOiOO I 0000	• 0347	t-XBC I	AKRA	8
114	O 100 Ul lOOO	0348		fcXAPC.
U1J.	COuIOi vj COuO	034S		AKRA	8
Ut	UlOOlU 1000	. 035C		lTCMI
117	ClUOl 1 COOO	0351		AKRA	I
U8	uluOUl OCOl	03 5 2		CKRA	3
US	0110 100 1000	0353		BRNC	FXBCl
1 1 A	Iu lOCOlCOii	0354		RETN
lie	ooioii occuo .	0355		CALL	tXBA
nc	11 OIOUIOIIO	03 5 c		LKRA	8
nc	0000101 1000	03 5?	SUBI)PT	MTUACl	7
UE	OOullC 1 CUl	0358		AKNC
HF	CIOOÜOO HU	035<3		AKAC	ι ■
12C ■	CIOOOIO CCOl	036C		PRNC	SUSDPTl
12 1	10 10011 HOl	036 1		MTüADO	7
122	OCOl 10 O CH I	03 6 2		RETK
1/2	OuIOU OCOOO	03 6 '>	SLB0PT2	ATÜMCO	15
124	O 111 U O Uli	0364		LKAR	O
Mi	OCOOUl CCuO	0365	A-C=A	AMACl
126	Ololül I COOv	036t	AUDI	AKVC	1 5
U 7	ClOvJdOu 3111	Ct 7		AKAC	I
U Ö	L iv-uul U UOv^ I	ο ;. L C		BKNC	A002
1 29	Iu. lüOlulGll	Οίο1-}		BRNC	AD04
12A	1,0 1 OCl ICOi I	03 7 C		AMACC
12P	ClOlOl O COOO	0371	ACD2	BRNC	AOD-J
12C	10 I0011OCOO	0372		ATUMO
12C	ClUOl O COOO	0373		LKAC	O
12E	uOOOOÜO vJCuO	0374 .		BRNC	A[)D4
12 F	10 ICGUCOH	037 5		AKAC	1 O
13C	ClOuClO IClO	03/6	a no i

Stets Verzweigung

Stets Verzweigung

Ol

CO

Tabelle II (Fortsetzung) Be i sip ie 1 des ROM-Programms

RON- Adresse	Befehl	Anweisur
13 1	OUlOl 0 CuJO	037 7
132	COOOOOO 0001	037 8
133	0100111 0001	0379
134	CHOlOO LiU	038C
1 *b	IC IOOIOOUO	Ü3öl
136	001011 00.000	0382
1 -(7	LIlO OOu L CCO	03 B 3
Hii	10 iOlOÜOOOO	UiBH
13S	oooi ίο ο ιουο	03 8 5
13 A	C Ku Lit CCÜ1	0 3 6 6
13E	OUlIl O 1000	0367
13C	10 lCUlUulOl	Ü38Ü
130	.Clüll.1 υ .Oll 1	03Ö9
13fc	11 LOLOlCCU	039C
13F	IU 1IUOlOCCIi	0391
14C	UOuIlU O HOi	0392
141	OliUÜOO 0000	0393
YhZ	IU IGllllOUl	0394
143	11· lüllOOOli	0395
144 '	Ii lOlÜüCliO	03 9 6
145	11 U ILU I CIlO	0397
146 .	COOOUOO 0000	039 fa
147	UCOOlOi 1000	039S
148	000101 O COOO	U400
149 .	ClQOlU 0Ü01	0401
14 A	0110100 1111	04G2
14B	10 lulü'JlOÜw	0403
14C	001011 OCCUO	0*04
14C	H UlOülCllO	04C5
14S	000110 O 1111	0406
14F	C10001U OUOl	04 0 7

Primäranveisung	LKAC	.1
	AKRA	1
ADD4	CKRA	7
	BRNC	ACDl ■
	RETN
	CKAC	O
	HRNC	η ivi
	MTüACO	3
	AKAC	1
	ATONCO	8
	BRNC	A-C = A
	AMACCO	7 .
SLBÜPT1	CALL	T CGF 3
	BRNC	MJBDPT2
	MTÜACO	13
DlVl	CKAC	O
	BRNC	PCSTNURM
	CALL	A+C = A
	CALL	SL
	CALL	EXBA
	LKAC	O
SL	LKRA	8
SLl	EXANC
SL2	AKRA	1
	CKRA	15
	BRNC	SL2
	RETN
	CALL	ir XBA
	MTOACO	15
	AKAC	1·

Stets Verzweigung

Stets Verzweigung

ro cn οι

Tabelle II (Portsetzung)

	cn	ROM- Adress·	Befehl	Anweisung	Beispiel	T CGF 3	des ROM-Programms	0IV4
-	ο	ISC	10 lülülGUl"	04C8	Primäranweisung			:3
	co	IbI	COlüOu 1 0100	OtCii	. ■■ -		BKNC	UNDERFL
	00	152	IC I 10001 UO	04 IC			TSTFl I
	(.\	153	OUUlOl 1 0000	0411		DIV4	ÜRNC	4
	^>>		CiOOOOO ÜIOÜ	0412		EXAMl
	O	I1Ji	CU'OIOI 1 0000	0413	MLLTIPLY	AKNC
-J	156	CUlO11 OOOOü	0414		EXAMl	15
co	157	Glilll 0 UU	041b '		RETN	A-C=A
cn	15 8	IC jLOUlOÜlÜi	0416		ATOMCO	7
	Ii)S	000 HC 1 Olli	. 0417		BRNC	15
	Ii> A	ClUiIl 0 Uli	0418	MUL3	MTUACi	MUL3
	15B	10 lOlUllUO	041S	MUL4	AMACCO	y
	15 C	COuOIuI 1001	042C		BRNC ·	TCGF3
	. It)C	11 lOlOlCCll	0421		LKRA	7
	lot	Clllil 0 Olli	0422		CALL	8
	15F	000110 O lÜUO	0423	A4C = A	ATUMCO	15 '
	IbC	ClOOOiO 1111	042 4	.ACD6	MTDACO	MULTI
	IaI .	IU iülllOlOl	0425	,. .	AKAC	8
	io2	ÜUill 0 IUOO	0426		BRNC	O
	16J	OGOUlU COOO	0427		ATüMCO
	Io4 .	ClulJl 1 OüOO	042H	A CDS	LKAR
	105	CluiÜl O 0000 ■	0429		AMACl	AC07' ·
	166	10 lOllOlOU	043C		AMACO	6
	io7	CiUOOlU CUO · .	0431	ACD7	BRNC
	ίο ΰ	CUlOl O 0000	0432 .		AKAC	i
	16S	OÜOOOOO 0001	0433		ATOMO	ADOlO
ΙόΑ	IU lOUlLÜOO	0434		LKAC
ΙόΕ?	CUlOl O 0000	•0435	BRNC	6
I6C	CiOOOlU CUO	0436	ATONC	AÜD9 ■
löC	IO 10110 IUl	0437	AKAC	AD08
iüE	10 lOUOlCOO :	0438	BRNC
		BRNC

Stets Verzweigung

Stets Verzweigung

Stets Verzweigung

Tabelle II (Fortsetzung)
Beispiel des ROM-Programms

ROH- Adresse	Befehl	Anweisung	Prinäranveisung	MULTI	-	PNURMl	LKAC	. PCSTN	8RNC	O
16F	0.000 000 üOOÖ."	" 04 3 9	. ADlW				AKRA		LKRA	I
1 fC	üLÜOlll OCUl	■ 0440	. ACDI O				CKRA		TSTFl	7 ·
171	CIlOlOO CUl	0441	ι ■ . .	PPOST			BRNC		BRNC	ADD6 ·
172	10 lOllüClOO	044 2	I	PCSTNGRM		RETN	CALL
I f 2	Ociüll OCOOÜ ·	044 3				8RNC		MUL4
174	IO IQlOlllil	0444			CALL	BZERO
175.	11 lOOOOCllO	0445		CKAC	O
176	CHOOOO 0000	0446		BRNC	MULTiO
177	ίο lioiiciii	0447		CALL	fcXöA .
178	11 OIOOIOIIO	044 8	LKRA	14
17 ς	CCOOiOl UlU	0449	MNECC
17A	COIOOO O UU	045C	BRNC	PNGRMl
17E	IO MOÜOCOU	0451	CALL	SR
17C	11 UClllOOl	0452	MTCIÄCO	15
17C	C0ÜU0 O Uli	0453	AKAC	15
17t	ClUOOlO Uli	04 5 4	ATONCO	15
17F	Cllill O Uli	04 5 5	CKAC	15
iac	CUO 000 UU	0456	RRNC	PNORMl
IbI	IO UOOOOCll	0457	CALL	MULT13
Id2	Ll IHOOIOIO	04 5 8	LKKA	8 .
Iö3	GOOOlOl 1ÜL0	0459	TSTFl	F3
ib4	.COlOOO 1 0100	046 C	BRNC	■PÜSTN
185	IC 1 lOOOlOlÜ	0461	MTGACO	15
186	OOOllO υ 1111	046.2	AKAC	6
187	ClOOOU) OUO	0463	ATUMDO 15
188	CUlU O ULI	0464		LUCK
189	Lü OüOOOllll	0465	9
18 A	CCOOiOl 1001	0466 ■	F3
IdB	COlOOO 1 0100	0467	PN0RM2
iac	IC llOOÜllll	046S	TCGF3
18C	U lClUlOÜll	0469

Stets Verzweigung

Stets Verzweigung

Tabelle II (Fortsetzung) Beispiel des ROM-Programms

	ROH-	Befehl	Anweisung	Priniranveisung	-	PNÜRM7	CALL	PUP
	Adresse					MTUACO	15
	IdE.	11 ÜÜOOOOlÜO	047C	UNDERFL		AKAC '	10
	IdF	COOl Lü O UlL	0471	PNURM2 .		BRNC	PN0RM3
	.19C	ClOOUlO 1Ü10	0472			AKAC	5
	191	IU' IiOOlCUO	047 3			ATUMDO	15
cn	■ iy2	CIOÜUIO Ü101	0474	PNQRM6		CALL	SR
O	193	Olli Il O ULI	0475			BRNC	PN0RM2
co	IV<(	U 1LOlilOOl	0476 '		FUNCKEY	LKAC	10
OD	19S>	10 LlOOOHU	0477 ·			BRNC	PN0RP4
N3	iye	CIlOOOU 1010	0476	PNCRM3		BRNC	PN0RM5
	197	1υ llOullOOl	0479			LKRA	8
O	198	10 HOOl HUO	04 8 C			MNEOC
-α	199 .	OGUOlCi 1000	04Bl	PNÜRM4		BRNC	PN0RM6
CO	19A	COlOOO O 1111	0482			CALL .	RZERG
cn	19E	10 IiOOiCOlO	0483		CKAC	O
	19C	Il lOOOOCilO	0484	PN0RM5	tsRNC	PNQRM7
	19C	CllÜOOO 0000	04Ö5		ATUNDl	8
	19E	10 1101 OCCOO	0486		LKAC	O
	19F	CUlIl 1 100 0	04 8 7	EXAMDl	Il
	IAC	OOUOOOO 0000	04b 8	CKAC	O
	IAl	OOOlli 1 1011	0489	BRNC	FUNCKEY
	IA 2	CllOOÜO CuOO	049C	LKRA	9
	1A3	10 1 iCLOlCüO	0491	TSTFi	F2
	1 A4	0000101 1001	049 2	CALL	T0GF2
	1A5	LClOOO I 0010	0493	BRNC	LCCKl
	1A6	il LlOHOOOl	0494	ATÜMCI	10
	1A7	lü' OOUUOllÜO	049 5	CALL	EXBC
	IAb	O 1111 L I iOlO	0496	CALL	PUP
	1A9	11 lÜOOlCClO	0497	CALL	CTOA
	IAA	Ii ÜOOOUCIÜO	0498	MTUADl	8
	IAe	11 LILOOLLOu	0499
	IAC	OUü HO I 1000	Oi)CC

Stets Verzweigung Stets Verzweigung

Tabelle II (Fortsetzung)

Beispiel des ROM-Programms

σ> ο co oo i\J CO

O CO

cn

ROM- Adresse	Befehl	Anweisung	Primäranveisung	ATUf'Di	9
IAC	011111 L 1001	05 01		LKRA	9
IAE	00UÜ1Ü1 1001	0502		TSTFl'	F2 ·
IAF	OülüO.O 1 GOlO	0503		BRNC	LOCKB
16C.	10 LLOIlCLOl	0504		EXAML
IBl	COOlOl 1 OüOO	0505	T CGF 2	AKNC	2
162	ClÜOUÜO OOlü	05Cfc		EXAMl '
Iö3'	codioi ι oooo	0507		RETN
1U4	OÜIOIL 00000	0508		CALL '	fcXBA
IBb	11 UIOOLGLlO	05CS	L CCK ti .	BRNC	LOCKl
I B 6	LO 00000LLOO	0510		CALL	SR
IB7	Ll LlOLLLCül	0511	MULTlO	CALL	EXBA ·
1B8	IL OLOOLOLlO	0512		LKAC	O
IS9	CÜOOOOO COOO	051 3	SR	LKRA	LA
IBA	OÜOOLOL ILlO	051-ή		EXAHQ
lüB	COOlOi O 000 0	0515	SRI	AKRA	15
IbC	OiÜOill IHl	0516		CKRA	7
LBC	üllulOO ClIl	0517		BkNC	SRL
IBE	ίο iioiiioii	051Ö		RETN
IBF	OOIOLL ÜCOÜO	0519		CALL	EXBA
ICO	11 ÜLÜ01C1LO	0520		MTOADO	7
ICl	000L10 O Olli ■	. 05'21	SUBlOPT	AKAC	L 5 " .
LC 2	CLOOOLO LLLL .	.0522		BRNC	MULTlL
LC3	L.U L L LOO O LOL	0523		öRNC	N UL 3
LCA	IO 101011110	0524		LKRA	9
IC5	UOOOIUL lOOL	0525	"".""7 MLLTLl	TSTFl	F3
1X6	COlOOO L OLOO	052ö		BRNC	MULTL3
1C7	LO lllOOlOLO	0527		CALL	T0GF3
LC8	Ll lOlÜLOOlL	• 0528	MLLTL2	BRNC	MUL3
ICS	LO lülOllllO	052<3		LKRA	. 8
ICA	0000101 1000	053C	MULTL3	BRNC	MULT12
LCE	ίο iiioüiooo	05 31

Stets Verzweigung Stets Verzweigung

Stets Verzweigung Stets Verzweigung

Tabelle II (Fortsetzung)

	RON- Adresse	Befehl	Anweisung	Beispiel	des ROM-ProGramms	MTCAOl 7	AK=A .	EXBC	PLMl 2	Cl 9
	ice	000110 1 Olli	0532	Primlranweisung	ATOMOO -7 ·	MTOADl 9	SUBOPT	O	" PLMI5 .
	ice	oiiui ο oiii	0533	C TOA	CALL	ATOMCl 6	1 F3	PLMI4	A+C = A
	ICE	Il lOUOÖOU	0534		'""CALL	PLM13	MTOACl 8	PLMI8
	ICF	000110 I 10Ü1	0535'		. CALL	TGGF^	AMAC	" "8 "'
	IDC	OUlU 1 OUO	0536		TSTF	EXSIGN	BRNC	PLMI6
cn	101	11 100010010	"". 05 37		BRNC	EXBA	CALL	CALL EXSI
ο	102	u ioooiiior	0536-	~ PlM Il	CALL	PLMIl	BRNC	EXBC
CD	103	COlOOO I OiOO ■	• 0539	PLMI2	CALL	EXBA ■	AKAC	A-C = A
00	104	10 11 ΙΌ I IiU	054C		CALL	SR	BRNC
ISJ C -%	' IDS	11 iÜlUlCCll	0541		8RNC	EXBA
	106	Il OiUlOlOl	0542		CALL	15	CALL
O	ID7	11 OIUOICIIO	0543		CALL	ATOMD(T 7	CALL
-4	ι 108 ·	10 IIIOIOOOI	054 4		CALL	BRNC
CO	109	Il OIOOIOIIO	054 5		AKAC	CKAC
cn	i IDA	11 HÖH 1001	0546	PLMI4	BRNC
	IDE	11 ÜIOOIOIIÜ	0547
	IDC	OIOOOIO UU	0548
	i IDC	CUlIl O Olli	054S
	IDE	10 111010010	0550
	; IDF	CUOOOO 0000	05 51
	IEC	lü lllOllOOl	0552	PLMI 3
	IEl	000110 I 100 0	0553
	1&2	010*111 1 1001	0554
	IE3	IO 111100110	0555
	IE4	Il lÜUOGOU .	0556
	1E5	10 1 UlO UOl	0557	PLMI6
	1E6	ClüOOlO 1000	0558
	1E7	IO IIUOOIOO	0559	"PLMi5
	'. IEe	U OllllOlOl	056C
	its	Il lOOOlOClO	0561	PLMI7
	IEA	Π 100100101	0562

Stets Verzweigung

Stets Verzweigung

Stets Verzweigung

Tabelle II (Fortsetzung)

Beispiel des ROM-Programms

ROH- Adresse	Befehl	Anweisung	Primäranweisung	CKAC	•	O
IEB	OlIΟΌΟΟ OGOO	0563	BRNC	PLMI9
ItC	lü lllllCOlO	0564	PLMI8 CALL	EXBC
IbC	11 lOOÜlOOlO	0565	LKAC -	O
ItE	COOO000 OOOÜ	0566	' EXAMCl	6
IEF	CCOLLl l" OiIO.	056 7	ATOMDl	9
IFQ .	011111 1 1001	0568	SRNC	PPOST
IFl	U 10 IHlOUO	0569	PLMI9 CALL	AtC=A
1F2	Il lOllOOOll	057C	CALL	EXBA
1F.3	11 010010110	0571	CALL	EXBC
1F4	11 iüOülOOlO".	0572	■ CALL	EXBA
IF 5	Ii 010010110	0573	BRNC	PLMI7
IF6	IQ llHOlOOO	- 0574

Stets Verzweigung

Stets Verzweigung

CP U) IsJ

Claims (1)

1. Pate nt ansprüche

   Elektronische Rechenanordnung mit einer adressierbaren Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung zum Abgeben von Befehlen, die die von der Rechenanordnung ausgeführte Operation bestimmen, und einer Ausgabeschaltung, dadurch gekennzeichnet, daß die Ausgabeschaltung aus folgenden Baueinheiten besteht :

   a) eine an den Ausgang des Rechenwerks angeschlossene erste Mehrfunktions-Registereinheit zur Abgabe erster codierter Ausgangssignale in einem ersten codierten Format sowie von Adressen der Datenspeichereinheit,

   b) eine zweite Mehrfunktions-Registereinheit zur Abgabe zweiter codierter Ausgangssignale in einem zweiten codierten Format sowie von Daten,

   c) eine Ausgabevorrichtung mit ersten und zweiten Gruppen von Anschlüssen,

   d) eine an die Ausgabevorrichtung angeschlossene erste Decodiereinheit zum Decodieren der ersten codierten Ausgangssignale aus dem ersten codierten Format in ein drittes codiertes Format zur Ausgabe an die erste Gruppe von Anschlüssen,

   e) eine an die Ausgabevorrichtung angeschlossene zweite Decodiereinheit zum Decodieren der zweiten codierten Ausgangssignale aus dem zweiten codierten Format in ein viertes codiertes Format zur Ausgabe an die zweite Gruppe von Anschlüssen,

   60982 3/0 7 35

   - 56 -

   f) eine erste Gruppe von Halteschaltungen, die die erste Registereinheit mit der ersten Decodiereinheit verbindet und die ersten codierten Ausgangssignale in dem ersten codierten Format festhält und

   g) eine zweite Gruppe von Halteschaltungen, die die zweite Registereinheit mit der zweiten Decodiereinheit verbindet und die zweiten codierten Ausgangssignale in dem zweiten codierten Format festhält, wobei

   h) die erste Registereinheit und die zweite Registereinheit derart ausgebildet sind, daß sie Adressen bzw. Daten liefern, während Ausgangssignale gleichzeitig von den Halteschaltungen über die Decodiereinheiten an die ersten und zweiten Gruppen von Anschlüssen geliefert werden.

   2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das

   erste codierte Format ein binäres Format ist.

   3. Anordnung nach Anspruch 1, dadurch gekennzeichnet', daß das zweite codierte Format ein binäres Format ist.

   4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte codierte Format das Format 1-aus-n bei η Anschlüssen der ersten Gruppe ist.

   5c Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß jeder der η Anschlüsse mit einer Anzeigeziffernstelle verbunden ist, die entsprechend dem ersten codierten Ausgangssignal gemäß der Decodierung durch die erste Decodiereinheit ausgewählt ist«,

   09823/0735

   - 57 -

   6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das vierte codierte Format das 7-Segment-Format ist«

   7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung derart ausgebildet ist, daß sie das Rechenwerk veranlaßt, den Inhalt der ersten Registereinheit periodisch zu erhöhen, und daß die erste Decodiereinheit derart ausgebildet ist, daß sie die erste Gruppe der Anschlüsse aufeinanderfolgend.betätigt.

   8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenspeichereinheit, das Rechenwerk, die erste Mehrfunktions-Registereinheit und die zweite Mehrfunktionsregistereinheit im 4-Bit-Parallelformat ausgebildet sind, und daß sowohl die erste als auch die zweite Gruppe der Anschlüsse eine größere Anzahl von Anschlüssen als vier enthält.

   9· Elektronische Rechenanordnung mit einer adressierbaren Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung zum Abgeben von Befehlen, die die von der Rechenanordnung ausgeführte Operation bestimmen, und einer Ausgabeschaltung, dadurch gekennzeichnet, daß die Ausgabeschaltung aus folgenden Baueinheiten besteht:

   a) ein an den Ausgang des Rechenwerks angeschlossene erstes Mehrfunktions-Register, das binäre Ausgangssignale und binäre Adressen der Datenspeichereinheit abgibt,

   b) ein zweites an den Ausgang des Rechenwerks angeschlossenes Mehrfunktions-Register, das zweite binäre Ausgangssignale und binäre Daten abgibt,

   609823/0735

   - 56 -

   c) eine Ausgabevorrichtung mit einer ersten Gruppe von

   η Anschlüssen entsprechend η Ziffernstellen und einer zweiten Gruppe von m Anschlüssen entsprechend m Segmenten,

   d) eine erste mit den Ziffernstellenanschlüssen verbundene Decodiereinheit zum Decodieren der ersten Ausgangssignale vom Binärformat in das 1-aus-n-Format zur Auswahl jeweils einer der η Ziffernstellen,

   e) eine mit den Segmentanschlüssen der Ausgabevorrichtung verbundene zweite Decodiereinheit zum Decodieren der zweiten Ausgangssignale vom Binärformat in das m-Segment-Format, das bestimmte an der ausgewählten Ziffernposition anzuzeigende Ziffern angibt,

   f) eine erste Gruppe von Halteschaltungen, die das erste Register mit der ersten Decodiereinheit verbindet und die ersten codierten Ausgangssignale im Binärformat festhält, und

   g) eine zweite Gruppe von Halteschaltungen, die das zweite Register mit der zweiten Decodiereinheit verbindet und die zweiten öecodierten Ausgangssignale im Binärformat festhält, wobei

   h) das erste Register und das zweite Register derart ausgebildet sind, daß sie Adressen bzw. Daten liefern, während Ausgangsdaten gleichzeitig mittels der Halteschaltungen über die Decodiereinheiten an die ersten und zweiten Gruppen von Anschlüssen geliefert werden.

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   - 5© - ■

   -fco- 2 b b 312 a

   10· Anordnung nach Anspruch 9» dadurch gekennzeichnet,

   daß die Datenspeichereinheit, das Rechenwerk, die erste Mehrfunktions-Registereinheit und die zweite Mehrfunktionsregistereinheit im 4-Bit-Parallelformat ausgebildet sind, und daß sowohl die erste als auch die zweite Gruppe der Anschlüsse eine größere Anzahl von Anschlüssen als vier enthält,

   11. Elektronische Rechenanordnung, gekennzeichnet durch

   a) ein Tastenfeld zum Eingaben von numerischen Daten und von Funktionsdaten,

   b) eine mehrstellige Anzeigevorrichtung zum Anzeigen von Daten,

   c) eine adressierbare Datenspeichereinheit zum Speichern von Daten,

   d) ein Rechenwerk zur Durchführung von Operationen an Daten,

   e) eine Steuerschaltung mit einer Befehlsspeichereinheit zum Abgaben der Befehle, die die von der Anordnung durchzuführende Operation definieren, in Abhängigkeit von den numerischen Daten und den Funktionsdaten, die vom Tastenfeld aus empfangen werden,

   f) eine an den Ausgang des Rechenwerks angeschlossene adressierbare Registereinheit zum Speichern von Adressen der Datenspeichereinheit im Binärformat und von Auswahlgruppen aus einer der mehreren Stellen entsprechend der Berechnung im Rechenwerk,

   g) eine Akkumulatorregistereinheit zum Speichern von Daten im Binärformat einschließlich von Ausgangsdaten, die bestimmte Ziffern definieren, die an Ziffernstellen

   60982-3/07 3 5

   -50-

   anzuzeigen sind, die von dem ersten Ausgangs signal ausgewählt sind,

   h) eine erste Gruppe von Halteschaltungen, die an die \ Adressregistereinheit angeschlossen ist und die Auswahlgruppen im Binärformat speichert,

   t.) eine zweite Gruppe von Hai te schaltungen, die an die Akkumulatorregistereinheit angeschlossen ist und die Aasgangsdaten im Binärformat speichert und

   j) eine an die Steuerschaltung angeschlossene Logikeinheit zur Freigabe der ersten und zweiten Gruppen von Halte-

   . schaltungen für das Speichern der Ausgangssignale in Abhängigkeit von periodischen Ladeausgabebefehlen, wobei die Adress - und Akkumulatorregistereinheiten derart ausgebildet sind, daß sie Adressen bzw. Daten liefern, während gleichzeitig Ausgangsdaten von der Anzeigeeinheit angezeigt werden.

   12. Rechenanordnung mit einer Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung mit einer adressierbaren Befehlsspeichereinheit zum Abgeben von Befehlen, die die von der Rechenanordnung · durchzuführende Operation definieren, und einer Einschaltlöschschaltung, dadurch gekennzeichnet, daß die Einschaltlöschschaltung folgende Baueinheiten enthält:

   a) eine bistabile Halteschaltung, die abhängig von dem anfänglichen Anlegen der Versorgungsenergie an die Anordnung in eiruen ersten vorbestimmten Zustand einstellbar ist,

   b) eine Programmzählereinheit zur Erzeugung von Adressen

   der Befehlsspeichereinheit mit einer Fortschaltvorrichtung,

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   die abhängig von der anfänglichen Anlegung der Versorgungsenergie an die Rechenanordnung in ausgewählter Weise den Stand der Programmzählereinheit erhöht, und

   c) eine an den Ausgang der Programmzählereinheit und an die Halteschaltung angeschlossene Verknüpfungsvorrichtung zum Einstellen der Halteschaltung in einen zweiten vorbestimmten Zustand abhängig von einer vorbestimmten, von der Programmzählereinheit erzeugten Adresse.

   13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die vorgewählte Adresse die Steuerschaltung veranlaßt, einen Leerlaufzustand einzunehmen und auf eine Tastenfeld-

   -eingabe zu warten.

   14. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß sie als Halbleiterschaltungsanordnung mit Injektionslogik aufgebaut ist und daß die Halteschaltungen wenigstens einen Injektor aufweisen, der relativ größer als- die anderen Injektoren ist, wodurch die Halteschaltungen stets in den ersten vorbestimmten Zustand eingestellt werden, wenn die Versorgungsenergie anfänglich an die Anordnung angelegt wird.

   Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß eine ausgewählte Anzahl von Verknüpfungsschaltungen in der gesamten Anordnung Injektoren aufweist, die relativ größer als andere Injektoren sind, wodurch die ausgewählten Verknüpfungsschaltungen stets in einen vorbestimmten Zustand eingestellt werden, wenn die Versorgungsenergie anfänglich an die Anordnung angelegt wird.

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   - 62 -

   16. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die bistabile Halteschaltung aus zwei kreuzweise miteinander verbundenen NAND-Schaltungen besteht.

   17. Rechenanordnung mit einer Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung mit einer adressierbaren Befehlsspeichereinheit zum Abgeben von Befehlen, die die von der Rechenanordnung

   . durchzuführende Operation definieren, und einer Einschaltlöschschaltung, dadurch gekennzeichnet, daß die Einschaltlöschschaltung folgende Baueinheiten enthält:

   a) eine Anschlußvorrichtung zum Anlegen der Versorgungs-■\ energie an die Rechenanordnung,

   b) eine bistabile Halteschaltung mit ersten und zweiten vorbestimmten Zuständen,

   c) eine Kopplungsvorrichtung, die die Energieversorgungsanschlußvorrichtung an die bistabile Halteschaltung ankoppelt, damit die bistabile Halteschaltung, jedesmal dann, wenn die Versorgungsenergie anfänglich an die Anschlußvorrichtung angelegt wird, in den ersten vorbestimmten Zustand eingestellt wird,

   d) eine Adressengeneratoreinheit zur Erzeugung von Adressen der Befehlsspeichereinheit mit einer Fortschaltvorrichtung, die abhängig von dem ersten vorbestimmten Zustand der bistabilen Halteschaltung den Inhalt der Programmsählereinheit in ausgewählter Weise erhöht, und

   6-0 9'8 2-3/0 "

   e) eine an den Ausgang der Progrararazählereinheit und an die bistabile' Halteschaltung angeschlossene Verknüpfungsvorrichtung zum Rückeetzen der Halteschaltung abhängig von einer von der Programmzählereinheit erzeugten vorgewählten Adresse.

   18. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß die Verknüpfungsvorrichtung eine UND-Schaltung zum Feststellen der ersten oder letzten Adresse der Befehlsspeichereinheit enthält.

   19· Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß die vorgewählte Adresse die Steuerschaltung veranlaßt, einen Leerlaufzustand anzunehmen und auf eine Tastenfeldeingabe zu warten.

   20. Anordnung nach Anspruch 17, dadurch gekennzeichnet,daß sie als Halbleiterschaltungsanordnung mit Injektionslogik aufgebaut ist und daß die Halteschaltungen wenigstens einen Injektor aufweisen, der relativ größer als die anderen Injektoren ist, wodurch die Halteschaltungen stets in den ersten vorbestimmten Zustand eingestellt werden, wenn die Versorgungsenergie anfänglich an die AnschlußvorÄchtung angelegt wird.

   21. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß die Kopplungsvorrichtung, die die Anschlußvorrichtung mit der Halteschaltung verbindet, eine Ladungsspeichervorrichtung enthält, die bewirkt, daß die Halteschaltung in den ersten vorbestimmten Zustand eingestellt wird.'

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   - 6ft - . •fe.

   22. Elektronische Rechenanordnung, gekennzeichnet durch

   a) eine Datenspeichereinheit,

   b) eine Steuerschaltung zum Abgeben von Befehlen , die die Operationen der Rechenanordnung definieren,

   c) ein Rechenwerk zum Durchführen von Operationen an Daten mit mehreren 1-Bit-Addiererabschnitten, die jeweils zwei Eingangsbits und einen Eingangsubertrag von einem vorhergehenden Abschnitt addieren und eine Ausgangssumme und einen Ausgangsübertrag für einen nächsten Abschnitt erzeugen, und

   d) eine steuerbare Kopplungsvorrichtung, die die Übertragausgangssignale von jedem vorhergehenden Abschnitt als Übertrageingangssignale des nächsten Abschnitts anlegen und in ausgewählter Weise die Überträge von Abschnitt zu Abschnitt entsprechend Befehlen aus der Steuerschaltung freigeben oder unwirksam machen.

   23. Anordnung nach Anspruch 22, dadurch gekennzeichnet, daß die Steuerschaltung eine Befehlsspeichereinheit enthält und

   . daß Steuerfreigabesignale direkt von ausgewählten Bits erzeugt werden, die von der Befehlsspeichereinheit zu der steuerbaren Kopplungsvorrichtung ausgegeben werden,

   24. Anordnung nach Anspruch 22, dadurch gekennzeichnet, daß die Steuerschaltung derart ausgebildet ist, daß sie Kennzeichenumschaltbefehle zum einzelnen Umschalten von 1-Bit-Kennzeichen liefert, die den Zustand des· Systems kennzeichnen, und daß jeder Kennzeichenumschaltbefehl einen Anzeiger für die Steuerschaltung enthält, damit die Kopplungsvorrichtung derart gesteuert wird, daß die

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   Überträge von Abschnitt zu Abschnitt unwirksam gemacht werden.

   25. Anordnung nach Anspruch 22, dadurch gekennzeichnet, daß die Steuerschaltung derart ausgebildet ist, daß sie das Rechenwerk veranlaßt, Daten durch Addieren des Werts "1" zu komplementieren, wobei die Kopplungsvorrichtung so

   \ gesteuert wird, daß die Überträge, von Abschnitt zu Abschnitt unwirksam gemacht werden.

   26. Elektronische Rechenanordnung, gekennzeichnet durch

   a) eine Datenspeichereinheit,

   b) eine Steuerschaltung zum Abgeben von Befehlen, die die Operationen der Rechenanordnung definieren,

   c) ein Rechenwerk zur Durchführung vonOperationen an Daten mit mehreren 1-Bit-Addiererabschnitten, die jeweils erste und zweite Halbaddiererstufen enthalten, wobei die erste Stufe zwei Eingangsbits zur Erzeugung einer Summe addiert, während die zweite Stufe ein Übertragausgangssignal von

   • '.. einem vorhergehenden Abschnitt zur Summe aus der ersten Stufe addiert, damit eine Ausgangssumme und ein Übertragausgangssignal zu einem nächsten Abschnitt erzeugt werden,

   d) eine Kopplungsvorrichtung, die die Übertragausgangssignale jedes vorhergehenden Abschnitts an die Übertrageingänge jedes nächsten Abschnitts koppelt und die Überträge von Abschnitt zu Abschnitt entsprechend Befehlen aus der Steuerschaltung freigibt oder unwirksam macht.

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   - es -

   27. Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß die Steuerschaltung eine Befehlsspeichereinheit enthält, und daß das Freigabesignal durch Decodieren ausgewählter Bits erzeugt wird, die von der Befehlsspeichereinheit ausgegeben werden.

   28. Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß die Steuerschaltung derart ausgebildet ist, daß sie Kennzeichenumschaltbefehle zum· einzelnen Umschalten von 1-Bit-Kennzeichen liefert, die den Zustand des Systems kennzeichnen, und daß jeder Kennzeichenumschaltbefehl einen Anzeiger für die Steuerschaltung enthält, damit die Überträge von Abschnitt zu Abschnitt unwirksam gemacht werden.

   29· Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß die Steuerschaltung derart ausgebildet ist, daß sie das Rechenwerk veranlaßt, die Daten durch Addieren der Werte yi" zu komplementieren, wobei die Überträge unwirksam gemacht sind.

   30. Elektronische Rechenanordnung, gekennzeichnet durch

   a) ein Tastenfeld zum Eingeben von numerischen Daten und von Funktionsdaten in die Rechenanordnung,

   b) eine Steuerschaltung zum Abgeben vQn Befehlen, die die Operationen der Rechenanordnung definieren,

   c) eine Datenspeichereinheit,

   d) ein an die Steuerschaltung angeschlossenes und von dieser Steuerschaltung gesteuertes Rechenwerk zur Durchführung arithmetischer und logischer Operationen an Daten, die in der Speichereinheit gespeichert sind,

   mit mehreren Paralleladdiererabschnitten, die jeweils erste und zweite Dateneingänge und einen Übertrageingang von einem vorhergehenden Abschnitt aufweisen, damit die Daten an den ersten und zweiten Dateneingängen und am Übertrageingang zur Erzeugung eines Summenausgangssignals und eines Übertragsausgangssignals für den nächsten Abschnitt addiert werden,

   e) eine steuerbare Verknüpfungsvorrichtung, die die Übertragausgangssignale jedes vorhergehenden Abschnitts

   ■ an den Übertrageingang jedes nächsten -Abschnitts anlegt und die Überträge von Abschnitt zu Abschnitt entsprechend Befehlen aus der Steuerschaltung freigibt oder unwirksam macht, und

   f) eine Anzeigeeinheit zum Anzeigen von mittels -des Rechenwerks unter der Steuerung durch die Steuerschaltung berechneten Daten.

   31· Rechenanordnung mit einerDatenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten und einer Steuerschaltung zum Abgeben von Befehlen, die die Operationen des Systems definieren, gekennzeichnet durch

   a) eine Zustandshalteschaltung,

   b) eine Vergleichsschaltung in dem Rechenwerk, die an die Zustandshalteschaltung angeschlossen ist und Eingänge zum Vergleichen mehrerer Gruppen von Daten aufweist und einZustandssignal zum Einstellen der Zustandshalteschaltung entsprechend den Vergleichsergebnissen abhängig von Vergleichsbefehlen aus der Steuerschaltung erzeugt, und

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   - 6β -

   c) mehrere TastenfeldeingangsanschlUsse zum Empfangen von Eingangssignalen von einem Tastenfeld, wobei eine entsprechende Anzahl von Verknüpfungsschaltungen vorgesehen ist, die die Tastenfeldeingangsanschlüsse mit der Zustandshalteschaltung verbinden, damit die Zustandshalteschaltung entsprechend der ODER-Verknüpfung von Eingangssignalen von ausgewählten Tastenfeldeingangsanschlüssen abhängig von Tastenprüfbefehlen von der ^Steuerschaltung eingestellt w.ird.

   32. Anordnung nach Anspruch 31, dadurch gekennzeichnet, daß eine zweite Anzahl von Verknüpfungsschaltungen vorgesehen ist, die die Datenspeichereinheit mit der Zustandshalte schaltung

   • verbindet, damit die Zustandshalteschaltung entsprechend der ODER-Verknüpfung ausgewählter Datenbits aus der Datenspeichs reinheit abhängig von einem Kennzeichenprüfbefehl aus der Steuerschaltung eingestellt wird.

   33. Anordnung nach Anspruch 31, dadurch gekennzeichnet, daß das Rechenwerk eine Vorrichtung zur Erzeugung eines Übertragausgangssignals enthält, und daß eine Kopplungsvorrichtung vorgesehen ist, die das Ubertragausgangssignal an die Zustandshalte schaltung anlegt, damit diese entsprechend dem Zustand des Übertragausgangssignals abhängig von einem Additions-

   : ■ befehl aus der Steuerschaltung eingestellt wird.

   34. Anordnung nach Anspruch 31, dadurch gekennzeichnet, daß an die Steuerschaltung eine Logikeinheit angekoppelt ist, die abhängig vom Zustand der Zustandshalteschaltung die Steuerschaltung veranlaßt, eine Verzweigung auszuführen.

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   35· Anordnung nach Anspruch 31, dadurch gekennzeichnet, daß die Steuerschaltung eine adressierbare Befehlsspeichereinheit zum Speichern von Befehlen enthält, daß eine Programmzählereinheit in der Steuerschaltung Adressen der Befehlsspeichereinheit erzeugt und daß eine Logikeinheit abhängig von der Steuerschaltung und vom Zustand der Zustandshalteschaltung die Erzeugung von Verzweigungsadressen in der Programmzählereinheit bewirkt., -

   36. Anordnung nach Anspruch 35, dadurch gekennzeichnet, daß eine·Registereinheit zum Speichern von Rückkehradressen vorgesehen ist.

   37. Rechenanordnung mit einer Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten und einer Steuerschaltung zum Abgeben von Befehlen, die die Operationen des Systems definieren, gekennzeichnet durch

   a) eine Zustandshalteschaltung,

   b) eine Vergleichsschaltung in dem Rechenwerk, die an die Zustandshalteschaltung angeschlossen ist und Eingänge

   zum Vergleichen mehrerer Gruppen von Daten aufweist und ein Zustandssignal zum Einstellen der Zustandshalteschaltung ent-' . sprechend den Vergleichsergebnissen abhängig von Vergleichsbefehlen aus der Steuerschaltung erzeugt, und

   c) eine Verknüpfungsvorrichtung, die die Datenspeichereinheit mit der Zustandshalteschaltung verbindet und diese durch die ODER-Verknüpfung ausgewählter Datenbits aus der Datenspeichereinheit abhängig von Prüfbefehlen aus der Steuerschaltung einstellt.

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   -W-

   38. Anordnung nach Anspruch 37, dadurch gekennzeichnet, daß die Daten aus der Datenspeichereinheit Kennzeichendaten sind und daß der Prüfbefehl ein Kennzeichenprüfbefehl ist.

   39· Anordnung nach Anspruch 37» dadurch gekennzeichnet, daß die Zustände ausgewählter Bits des Befehls direkt bestimmte Datenbits aus der Datenspeichereinheit auswählen, die die Zustandshalteschaltung einstellen.

   40. Anordnung nach Anspruch 37, dadurch gekennzeichnet, daß das Rechenwerk eine Vorrichtung .zur Erzeugung eines Übertragausgangssignals enthält, und daß eine Kopplungsvorrichtung vorgesehen ist, die das Übertragausgangssignal an die Zustandshalteschaltung anlegt, damit diese entsprechend dem Zustand des Übertragausgangssignals abhängig von einem Additionabefehl aus der Steuerschaltung eingestellt wird.

   41. Anordnung nach Anspruch 37, dadurch gekennzeichnet, daß an die Steuerschaltung eine Logikeinheit angekoppelt ist, die abhängig vom Zustand der Zustandshalteschaltung die Steuerschaltung veranlaßt, eine Verzweigung auszuführen.

   42. Anordnung nach Anspruch 37/ dadurch gekennzeichnet, daß die Steuerschaltung eine adressierbare Befehlsspeichereinheit zum Speichern von Befehlen enthält, daß eine Programmzählereinheit in der Steuerschaltung Adressen der Befehlsspeichereinheit erzeugt und daß eine Logikeinheit abhängig von der Steuerschaltung und vom Zustand der Zustandshalte schaltung die Erzeugung von Verzweigungsadressen in der Programmzählereinheit bewirkt.

   -IA-

   43. Anordnung nach Anspruch 37₁ dadurch gekennzeichnet, daß eine Registereinheit zum Speichern von Rückkehradreseen vorgesehen ist.

   44. Rechenanordnung, gekennzeichnet durch

   a) eine Datenspeichereinheit,

   b) ein Rechenwerk zur Durdi führung von Operationen an Daten,

   c) eine Steuerschaltung zum Abgeben von Befehlen, die die Operationen des Systems definieren, mit einer adressierbaren Befehlsspeichereinheit zum Speichern der Befehle und einer Programmzählereinheit zum ausgewählten Erzeugen von Adressen der Befehlsspeichereinheit,

   d) eine Zustandshalteschaltung,

   e) eine Logikeinheit, die abhängig von ausgewählten Befehlen aus der Befehlsspeichereinheit und vom Zustand der Zustandshalte schaltung die Erzeugung·von Verzweigungsaduessen in der Programmzählereinheit bewirkt,

   f) eine Vergleichsschaltung in dem Rechenwerk, die an die Zustandshalteschaltung angekoppelt ist und Eingänge zum Vergleichen mehrerer Gruppen von Daten aufweist, und ein Zustandssignal zum Einstellen der Zustandshalteschaltung entsprechend den Vergleichsergebnissen abhängig von Vergleichsbefehlen aus der Steuerschaltung erzeugt, und

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   -ie-

   g) eine Verknüpfungsvorrichtung, die die Datenspeichereinheit mit der Zustandshalteschaltung verbindet und diese mittels der ODER-Verknüpfung ausgewählter Datenbits aus der Datenspeichereinheit abhängig von ausgewählten Prüfbefehlen aus der Steuerschaltung einstellt.

   45. Anordnung nach Anspruch 44, gekennzeichnet durch mehrere Tastenfeldeingangsanschlüsse zum Empfangen von Eingangssignalen von einem Tastenfeld, wobei eine entsprechende Anzahl von Verknüpfungsschaltungen vorgesehen ist, die die Tastenfeldeingangsanschlüsse mit der Zustandshalte schaltung verbinden, damit die Zustandshalteschaltung entsprechend der ODER-Verknüpfung von Eingangssignalen von ausgewählten Tastenfeldeingangsanschlüssen abhängig von Tastenprüfbefehlen von der Befehlsspeichereinheit eingestellt wird.

   46. Anordnung nach Anspruch 45, gekennzeichnet durch ein Tastenfeld zum Anlegen von numerischen Daten und von Funktionsdaten für die Rechenanordnung an die Tastenfeldeingangsanschlüsse und eine Anzeigeeinheit zum Anzeigen berechneter Ergebnisse. .

   47. Elektronische Rechenanordnung mit einer adressierbaren Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung mit einer Befehlsspeichereinheit zum Abgeben von Mehrbit-Befehlen . an ihrem Ausgang, die die Operationen der Rechenanordnung definieren, und einer Adressierungsschaltung zum direkten und indirekten Adressieren der Datenspeichereinheit, gekennzeichnet durch -

   a) eine Vorrichtung im Rechenwerk zum wahlweisen Erzeugen indirekter Adressen der Datenspeichereinheit,

   b) eine Registervorrichtung, die zum Speichern der indirekten Adressen mit dem Rechenwerk verbunden ist.

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   c) eine Wählvorrichtung, die mit einem Eingang an ausgewählte Bits am Ausgang der Befehlsspeichereinheit, mit einem zweiten Eingang an die Registervorrichtung und mit dem Ausgang an die adressierbare Datenspeichereinheit angeschlossen ist, damit entweder die ausgewählten Bits aus der Befehlsspeichereinheit als direkte Adresse oder die indirekte Adresse aus der Registervorrichtung zur Adressierung der Datenspeichereinheit geliefert werden, und

   d) eine Kopplungsvorrichtung, die die Steuerschaltung zur Steuerung der Wählvorrichtung für die Auswahl der direkten oder der indirekten Adresse entsprechend den Befehlen der Wählvorrichtung verbindet.

   48. Anordnung nach Anspruch 47, dadurch gekennzeichnet, daß die Kopplungsvorrichtung an ausgewählte Bitausgänge der Befehlsspeichereinheit angeschlossen ist und von diesen gesteuert wird.

   49. Anordnung nach Anspruch 47, gekennzeichnet durch eine Vorrichtung in der Steuerschaltung zur Erzeugung von Basisadressen für das Rechenwerk und zur Steuerung der selektiven Erhöhung der Basisadresse zur Abgabe indirekter Adressen an die Registervorrichtung.

   50. Anordnung nach Anspruch 49, dadurch gekennzeichnet, daß die adressierbare Datenspeichereinheit entsprechend den ausgewählten Bits am Ausgang der Befehlsspeichereinheit ohne Beeinflussung des Inhalts der Registervorrichtung adressiert wird.

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   51. Anordnung nach Anspruch 47, dadurch gekennzeichnet, daß die Befehlsspeichereinheit ein programmierter Festspeicher ist.

   52. Elektronische Rechenanordnung, gekennzeichnet durch

   a) ein Tastenfeld zum Eingeben von Zahlen und Befehlen,

   b) eine adressierbare Datenspeichereinheit,

   c) ein Rechenwerk zur Durchführung von Operationen an Daten,

   d) eine Steuerschaltung mit einer Befehlsspeichereinheit zum Abgeben von Mehrbit-Befehlen, die die Operationen der Rechenanordnung definieren,

   e) eine Vorrichtung in dem Rechenwerk zum selektiven Erzeugen indirekter Adressen der Datenspeichereinheit,

   f) eine erste Registervorrichtung, die zum Speichern der indirekten Adressen an das Rechenwerk angeschlossen ist,

   g) eine zweite Registervorrichtung, die zum Speichern von Daten an das Rechenwerk angeschlossen ist,

   h) eineWählvorrichtung mit ersten und zweiten Gruppen von Eingängen und einem Ausgang,

   i) eine Kopplungsvorrichtung,die den ersten Eingang der Wählvorrichtung mit ausgewählten Befehlsbits aus der Datenspeichereinheit zum Empfangen direkter Adressen verbindet,

   6 0 9 8 2 3/0

   j) eine Kopplungsvorrichtung, die den zweiten Eingang der Wählvorrichtung mit der Registervorrichtung zum Empfangen indirekter Adressen verbindet,

   ' k) eine Kopplungsvorrichtung, die den Ausgang der Wählvorrichtung mit der adressierbaren Datenspeichereinheit verbindet, damit entweder direkte oder indirekte Adressen zum Adressieren der Datenspeichereinheit abgegeben werden,

   1) eine Logikvorrichtung, die die Steuerschaltung zum direkten Steuern der Wählvorrichtung für die Auswahl der direkten oder indirekten Adressen entsprechend den Befehlen mit der Wählvorrichtung verbindet, und

   m) eine an die zweite Registervorrichtung angeschlossene Anzeigevorrichtung zum Anzeigen der Ergebnisse von Berechnungen,die von der Rechenanordnung durchgeführt sind.

   53. Anordnung nach Anspruch 52, dadurch gekennzeichnet, daß die Logikvorrichtung an ausgewählte Bitausgänge der Befehlsspeichereinheit angeschlossen ist, und direkt von diesen gesteuert wird.

   54. Anordnung nach Anspruch 52, gekennzeichnet durch eine Vorrichtung in der Steuerschaltung zur Erzeugung von Basisadressen für das Rechenwerk und zur Steuerung der selektiven Erhöhung der Basisadresse zur Abgabe indirekter Adressen an die Registervorrichtung.

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   - 76 -

   55. Anordnung nach Anspruch 52, dadurch gekennzeichnet, daß die adressierbare Datenspeichereinheit entsprechend den ausgewählten Bits am Ausgang der Befehlsspeichereinheit ohne Beeinflussung des Inhalts der Registervorrichtung adressiert wird. \

   56. Anordnung nach Anspruch 52, dadurch gekennzeichnet, daß die Befehlsspeichereinheit ein programmierter Festspeicher ist.

   57. Elektronische Rechenanordnung mit einer Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung zum Abgeben von Befehlen, die die Operationen des Systems definieren, einer Ausgabevorrichtung mit ersten und zweiten Gruppen von Ausgangsanschlüssen und einer automatischen Austastschaltung, gekennzeichnet durch

   a) eine erste Vorrichtung, die an die erste Gruppe der Ausgangsanschlüsse zum Abgeben von Ausgangsdaten an die erste Gruppe der Ausgangsanschlüsse angekoppelt ist,

   b) eine zweite Vorrichtung, die zum wahlweisen Freigeben der zweiten Gruppe von Ausgangsanschlüssen an die zweite Gruppe von Ausgangsanschlüssen .angekoppelt ist, und

   c) eine Abschaltvorrichtung, die an die erste Vorrichtung . angeschlossen ist und abhängig von den Ausgangsdaten die zweite Vorrichtung für Ziffernstellen abschaltet, die als Leerstellen anzuzeigen sind.

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   - -iff -

   58. Anordnung nach Anspruch 57, dadurch gekennzeichnet, daß eine Gruppe von Eingangsanschlüssen zum Anlegen von Eingangsdaten vorgesehen ist, die entsprechend der ausgewählten Freigabe durch die zweite Gruppe von Ausgangsanschlüssen bestimmt werden, und daß die automatische Austastschaltung eine Verzögerungsvorrichtung zum Verzögern

   * ·. der Abschaltung der zweiten Vorrichtung für eine vorbestimmte Zeitdauer für die Anzeige ausgetasteter Ziffernstellen enthält, wobei vom Tastenfeld eingegebene Daten während dieser vorbestimmten Zeitdauer bestimmbar sind.

   59. Anordnung nach Anspruch 58, dadurch gekennzeichnet, daß ein Taktgeber zur Erzeugung von Taktimpulsen für die Anordnung vorgesehen ist, und daß eine Steuervorrichtung die zweite Vorrichtung zum selektiven Freigeben verschiedener Anschlüsse der zweiten Gruppe für die Dauer einer vorbestimmten Anzahl der Taktimpulse steuert, und daß die Verzögerungsvorrichtung in der automatischen Austastschaltung das Abschalten der zweiten Vorrichtung für einen relativ kleinen prozentualen Anteil der vorbestimmten Anzahl von Taktimpulsen verzögert.

   60. Anordnung nach Anspruch 57, gekennzeichnet durch eine an die zweite Vorrichtung angeschlossene Steuereinrichtung zum Steuern der zweiten Vorrichtung, derart, daß diese die zweite Gruppe der Ausgangsanschlüsse steuert.

   61. Anordnung nach Anspruch 57, dadurch gekennzeichnet, daß

   die die Anordnung bildende Schaltung eine bipolare Schaltung mit Injektionslogik ist.

   62. Anordnung nach Anspruch 57, gekennzeichnet durch bipolare Treibertransistoren mit an Masse liegendem Emitter, die die erste Vorrichtung und die zweite Vorrichtung mit der

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   ersten Gruppe bzw. mit der zweiten Gruppe der Anschlußvorrichtungen verbinden.

   63. Elektronische Rechenanordnung mit einer Datenspeichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung zum Abgeben von Befehlen,

   « , die die Operationen der Anordnung definieren, einer Gruppe von Eingangsanschlüssen zum Empfangen von Eingangssignalen, einer Gruppe von Ausgangsanschlüssen zur Erzeugung von Ausgangssignalen, einer gemeinsamen Gruppe von Anschlüssen zum gleichzeitigen Abtasten der Eingangsanschlüsse und zum Multiplexieren der Ausgangsanschlüsse,einen Taktgeber zur Erzeugung von Taktimpulsen für die Anordnung und einer automatischen Austastschaltung, gekennzeichnet durch

   a) eine Freigabevorrichtung zum wahlweisen Anlegen von Freigabesignalen an die gemeinsame Gruppe von Anschlüssen, wobei jeder einzelne gemeinsame Anschluß

   für eine vorbestimmte Anzahl von Taktimpulsen freigegeben wird, ·

   b) eine mit der Gruppe der Ausganganschlüsse verbundene Ausgabevorrichtung zum Abgeben von Daten an die Gruppe von Ausgangsanschlüssen und

   c) eine Sperrvorrichtung, die an die Ausgangsvorrichtung angeschlossen ist, und abhängig von den Ausgangsdaten die Freigabevorrichtung für eine vorgewählte Anzahl von Taktimpulsen in jeder Anzeigeperiode nur bei der Ausgabe von Daten, die Leerstellen anzeigen, sperrt.

   64. Anordnung nach Anspruch 63, gekennzeichnet durch Treibervorrichtungen, die die Ausgabevorrichtung mit der Gruppe der Ausgangsanschlüsse und die Freigabevorrichtung mit der

   6 0 9823

   gemeinsamen Gruppe der Anschlüsse verbindet.

   65. Anordnung nach Anspruch 64, dadurch gekennzeichnet, daß die Treibervorrichtungen bipolare Treibertransistoren mit an Masse liegendem Emitter enthalten.

   66. Elektronische Rechenanordnung mit einer adressierbaren Speichereinheit, einem Rechenwerk zur Durchführung von Operationen an Daten, einer Steuerschaltung zum Abgeben von Befehlen, die die Operationen der Anordnung definieren, und eine Eingabe/Ausgabe-Schaltung, gekennzeichnet durch

   a) eine erste Registereinheit, die an den Ausgang des Rechenwerks angeschlossen ist, und codierte.Freigabesignale in einem ersten codierten Format sowie Adressen der Datenspeichereinheit abgibt,

   • b) eine zweite Registereinheit, die an den Ausgang des Rechenwerks angeschlossen ist und codierte Ausgangssignale in einem zweiten codierten Format sowie Daten abgibt,

   c) eine Eingabevorrichtung mit einer Gruppe von Eingangsanschlüssen,

   d) eine Ausgabevorrichtung mit einer Gruppe von Ausgangsanschlüssen,

   e) eine an die erste Registereinheit angeschlossene Freigabevorrichtung zur Abgabe von Freigabesignalen an eine gemeinsame Gruppe von Anschlüssen zum gleichzeitigen Abtasten der Eingangsanschlüsse und zum Multiplexieren der Ausgangsanschlüsse,

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   -etf-

   f) eine die zweite Registereinheit mit der Ausgabevorrichtung verbindende Decodiereinheit zum Decodieren der codierten Ausgangssignale aus dem ersten codierten Format in ein drittes codiertes Format für die Ausgabe zu der Gruppe von Ausgangsansch Kissen und zur Abgabe eines Anzeige signals, das Leerstellenausgangsdaten anzeigt, und

   g)...eine Sperrvorrichtung, die abhängig von dem Anzeigesignal die Freigabevorrichtung für die Dauer vorgewählter Zeitperioden entsprechend der Anzeige eines Leerstellenausgangssignals sperrt.

   67. Anordnung nach Anspruch 66, gekennzeichnet durch eine Tastenfeldvorrichtung, die zum Eingeben von numerischen Daten und von Funktionsdaten in die Anordnung an die Eingangsanschlüsse und an die gemeinsamen Anschlüsse angeschlossen ist, und eine Anzeigevorrichtung, die zum Anzeigen von Ausgangsdaten an die Ausgangsanschlüsse und an die gemeinsamen Anscüüsse angeschlossen ist.

   68. Elektronische Rechenanordnung mit einer Datenspeichereinheit, einem Rechenwerk mit ersten und zweiten Eingabevorrichtungen zur Durchführung von Operationen an Daten, die an die Eingabevorrichtungen angelegt; Mnd, einer Steuerschaltung mit einer adressierbaren Befehlsspeichereinheit zum Abgeben von Mehr-Bit-Befehlen an ihrem Ausgang, die die Operationen der Anordnung definieren, und einer Vergleichsanordnung zum direkten Vergleichen ausgewählter Bits aus der Befehlsspeichereinheit mit Ergebnisdaten aus dem Rechenwerk, gekennzeichnet durch

   a) eine an die ersten und die zweiten Eingabevorrichtungen des Rechenwerks, angeschlossene Vergleichseinheit zum Vergleichen von Daten, die an die ersten Eingabevorrichtungen angelegt sind, mit Daten,die an die zweiten

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   Eingabevorrichtungen angelegt sind, und zur Erzeugung eines die Vergleichsergebnisse anzeigenden Signals,

   b) eine Kopplungsvorrichtung zum direkten Anlegen erster ausgewählter Bits am Ausgang der Befehlsspeichereinheit an die erste Eingabevorrichtung des Rechenwerks,

   c) eine an das Rechenwerk angeschlossene Registereinheit zum Empfangen von Daten aus dem Rechenwerk,

   d) eine Kopplungsvorrichtung zum Verbinden der Registereinheit mit der zweiten Eingabevorrichtung des Rechenwerks, und

   e) eine Steuereinheit, die an zweite ausgewählte Bits

   an den Ausgängen der Befehlsspeichereinheit angeschlossen ist und die Vergleichseinheit derart steuert, daß die ersten ausgewählten Bits entsprechend einem Vergleichsbefehl, der von den zweiten ausgewählten Bits definiert wird, mit dem Inhalt der Registereinheit verglichen wird.

   69. Anordnung nach Anspruch 68, dadurch gekennzeichnet, daß die Befehlsspeichereinheit ein Festspeicher ist.

   70. Anordnung nach Anspruch 68, dadurch gekennzeichnet, daß die Registereinheit ein Akkumulatorregister zum Speichern von Ergebnisdaten ist.

   71. Anordnung nach Anspruch 68, dadurch gekennzeichnet, daß die Registereinheit ein Adressregister zum Bilden von Adressen für die Datenspeichereinheit ist.

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   dV

   72. Anordnung nach Anspruch 68,gekennzeichnet durch eine Zustandshalteschaltung, die an die Vergleichseinheit angeschlossen ist und entsprechend den Ergebnissen des Vergleichsvorgangs mit Hilfe eines Zustandssignals einstellbar ist.

   73. Anordnung nach Anspruch 72, gekennzeichnet durch eine Programrazählereinheit zur Erzeugung von Adressen der Befehlsspeichereinheit und eine abhängig von der Steuerschaltung und von dem Zustand der Zustandshalteschaltung arbeitende Verzweigungseinheit zur Erzeugung von Verzweigungsadressen in der Programmzählereinheit.

   74. Anordnung nach Anspruch 73, gekennzeichnet durch eine Unterprogrammregistereinheit zum Speichern von Rückkehradressen.

   75. Elektronische Rechenanordnung mit einer adressierbaren Speichereinheit, einem Rechenwerk mit ersten und zweiten Eingabevorrichtungen zur Durchführung von Operationen an Daten, die der Eingabevorrichtung zugeführt werden, einer Steuerschaltung mit einer adressierbaren Befehlsspeichereinheit zum Abgeben von Mehr-Bit-Befehlen an ihrem Ausgang, die die Operationen der Anordnung definieren, und eine Vergleichsanordnung zum direkten Vergleichen des Inhalts eines adressierten Worts der Datenspeichereinheit mit

   Daten aus dem Rechenwerk, gekennzeichnet durch

   a) eine an das Rechenwerk angeschlossene erste Registereinheit zum Speichern indirekter, im Rechenwerk erzeugter Daten,

   b) eine an das Rechenwerk angeschlossene zweite Registereinheit .zum Speichern von Ergebnisdaten aus dem Rechenwerk,

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   c) eine an die ersten und zweiten Eingabevorrichtungen des Rechenwerks angeschlossene Vergleichsvorrichtung zum Vergleichen von Daten, die der ersten Eingabevorrichtung zugeführt werden, mit Daten, die der zweiten Eingabevorrichtung zugeführt werden, und zur Erzeugung eines die Ergebnisse des Vergleichs anzeigenden Signals,

   d) eine Kopplungsvorrichtung, die die zweite Registereinheit mit der ersten Eingabevorrichtung des Rechenwerks verbindet,

   e) eine Kopplungsvorrichtung, die die Datenspeichereinheit mit der zweiten Eingabevorrichtung des Rechenwerks verbindet,

   f) eine Wählvorrichtung mit ersten und zweiten Eingängen und einem Ausgang, wobei die Wählvorrichtung mit einem Eingang an ausgewählte Bits am Ausgang der Befehlsspeichereinheit, mit dem zweiten Eingang an die erste Registereinheit und mit dem Ausgang an die adressierbare Datenspeichereinheit angeschlossen ist, damit in ausgewählter Weise entweder die ausgewählten Ausgangsbits aus der Befehlsspeichereinheit als direkte Adresse oder die indirekte Adresse aus der ersten Registereinheit zum Adressieren der Datenspeichereinheit gebildet werden, und

   g) eine die Steuerschaltung mit der Wählvorrichtung verbindende Steuerlogik, die die Wählvorrichtung abhängig von Befehlen, gemäß denen der Inhalt der zweiten Registereinheit mit dem Inhalt eines adressierten Worts der Datenspeichereinheit zu vergleichen ist zur Auswahl der direkten oder der indirekten Adressen steuert.

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   76. Anordnung nach Anspruch 75, dadurch gekennzeichnet, daß die Steuerlogik direkt an zweite ausgewählte Bitausgänge der Befehlsspeichereinheit angeschlossen ist und direkt von diesen gesteuert wird.

   77. Anordnung nach Anspruch 73, gekennzeichnet durch eine an die Vergleichsvorrichtung angeschlossene Zustandshalteschaltung, die mittels eines Zustandssignals entsprechend den Ergebnissen des Vergleichs einstellbar ist.

   78. Anordnung nach Anspruch 77, gekennzeichnet durch eine Programmzählereinheit zur Erzeugung von Adressen der Befehlsspeichereinheit und eine Verzweigungseinheit, die abhängig von der Steuerschaltung und vom Zustand

   der Zustandshalteschaltung die Erzeugung von Verzweigungsadressen in der Programmzählereinheit herbeiführt.

   79. Anordnung nach Anspruch 78, gekennzeichnet durch eine Unterprogrammregistereinheit zum Speichern von Rückkehradressen.

   80. Elektronische Rechenanordnung mit einer adressierbaren Daten-Speichereinheit mit einem Adressierungseingang, einem Dateneingang und einem Datenausgang, einem Rechenwerk

   . mit ersten und zweiten Eingängen zur Durchführung von Operationen an Daten, die den Eingängen zugeführt werden und einer Speichereinheit mit einem Mehr-Bit-Befehlsausgang zum Abgeben von Befehlen, die die Operationen der Anordnung definieren, gekennzeichnet durch ·

   a) eine an die Eingänge des Rechenwerks angeschlossene Vergleichsvorrichtung zum Vergleichen von Daten am

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   ersten Eingang des Rechenwerks,mit Daten am zweiten Eingang des Rechenwerks,

   b) eine an den Ausgang des Rechenwerks angeschlossene erste Registereinheit zum Speichern von Adressen, die im Rechenwerk erzeugt werden,

   c) eine an den Ausgang des Rechenwerks angeschlossene zweite Registereinheit zum Speichern von Daten aus dem Rechenwerk ,,

   d) eine erste steuerbare Wählvorrichtung zum ausgewählten Verbinden des Ausgangs der Datenspeichereinheit und erster ausgewählter Bits am Ausgang der Befehlsspeichereinheit mit dem ersten Eingang des Rechenwerks,

   e) eine zweite steuerbare Wählvorrichtung zum wahlweisen Verbinden der ersten und zweiten Registereinheit mit dem zweiten Eingang des Rechenwerks,

   f ) eine dritte Wählvorrichtung mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang, wobei diese dritte Wählvorrichtung mit einem Eingang an zweite ausgewählte Bits am Ausgang der Befehlsspeichereinheit, mit dem zweiten Eingang an die erste Registereinheit und mit dem Ausgang am Adressierungseingang der adressierbaren Speichereinheit angeschlossen ist, damit entweder zweite ausgewählte Bits am Ausgang der Befehlsspeichereinheit als direkte Adresse oder der Inhalt der ersten Registereinheit als indirekte Adresse zur Adressierung der Datenspeichereinheit erzeugt werden, und

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   g) eine die Steuerschaltung mit der ersten, der zweiten und der dritten ^fahrvorrichtung verbindende Steuerlogik zur Steuerung jeder Wählvorrichtung entsprechend den Befehlen,

   81. Anordnung nach Anspruch 80, dadurch gekennzeichnet, daß die Steuerlogik an andere ausgewählte Ausgangsbits der Befehlsspeichereinheit angeschlossen ist und direkt von diesen gesteuert wird.

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