DE2324796A1 - Speichereinrichtung mit geringem leistungsbedarf - Google Patents

Description

TEL (0811) 32 25 3O 29 51 82 16« Mai 1 975

A 159 75 Ml/Kb

Firma SANDERS ASSOCIATES, INC., Daniel Webster Highway, South, Nashua. New Hampshire 02060, USA

Speichereinrichtung mit geringem Leistungsbedarf

Die Erfindung betrifft eine Speichereinrichtung und insbesondere Magnetkernspeichereinrichtungen.

Speichereinrichtungen, die Magnetkernmemories enthalten, sind für solche Anlagen besonders nützlich, in denen Informationen für die Verwendung in späterer Zukunft festgehalten werden sollen. Z.B. sind Magnetkernmemories und andere Speichervorrichtungen in Datenprozessoren wie auch in verschiedenen Bignalverarbeitenden Systemen eingesetzt, die mit digitaler Signalprozesstechnik arbeiten. Bei der Verarbeitung von Digital-Signalen in binären Systemen wird die kleinste Informationseinheit Bit genannt, die entweder den Wert Eins (1) oder Null (0) haben kann. Eine Gruppe oder ein Feld derartiger Bits, die zusammen eine größere Informationseinheit bilden, werden oft

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Datenwort genannt.

In einem Magnetkernmemory werden die zwei stabilen Hysteresezustände eines Magnetkerns verwendet, den Wert eines solchen Bit unbegrenzt zu speichern. Derartige Memories enthalten im allgemeinen ein Feld derartiger Magnetkerne, die zu adressierbaren Datenworten von jeweils η Kernen angeordnet sind. Die Zustände (gespeicherten Informationsgrößen) der Kerne eines adressierten Datenwortes werden ausgelesen oder abgefühlt, indem ihnen ein voller Aussteuerstroni einer ersten Polarität zugeleitet wird, der sie in den einen ihrer möglichen Zustände schaltet, beispielsweise den Nullzustand, oder sie in dem Zustand beläßt, wenn sie sich bereits in dem angesteuerten befinden. Beim Einschreib- oder Speichervorgang wird ein voller Aussteuerstrom der entgegengesetzten Polarität allen Kernen des adressierten Datenwortes zugeführt. Dadurch wex'den alle adressierten Kerne in den entgegengesetzten oder Eins-Zustand geschaltet. Wenn es nun gewünscht wird, in einen Kern oder in mehrere dieser Kerne eine 0 zu schreiben, muß ein Sperrstrom auf diese Kerne gegeben werden, der einen maßgeblichen Teil,(4O-5O#) des vollen Aussteuerstroms aufhebt oder abblockt. Um beispielsweise zwölf Nullen in ein 16-Bit Datenwort einzuschreiben, werden 12 Stromkomponenten von ausreichender Größe benötigt, die einen wesentlichen Teil des vollen Aussteuerstroms blocken, der den adressierten Kernen

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zugeführt wird. Hierfür werden ziemlich hohe Spitzenströme benötigt, insbesondere wenn Wörter eingeschrieben werden sollen, die wesentlich mehr Nullen als Einsen enthalten. In Fällen, in denen üblicherweise in den Datenwörtern mehr Nullen als Einsen vorkommen, ist auch der Durchschnittsleistungsbedarf ziemlich hoch.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Magnetspeicher-Memoryeinrichtung zu schaffen, deren Spitzenleistungs- und Strombedarf wesentlich gesenkt ist.

Die Magnetkernmemoryeinrichtung nach der Erfindung enthält demzufolge eine Einrichtung, die die Bits eines im Memory zu speichernden Datenwortee dahingehend prüft , ob mehr als die Hälfte der Bits normalerweise einen Sperrstrom erfordern. Ist dies der Fall, dann wird das Komplement des Wortes zusammen mit einem Kennzeichnungsbit im Memory gespeichert. Ist dies dagegen nicht der Fall, dann wird das Datenwort selbst zusammen mit seinem Kennzeichnungsbit im Memory gespeichert, ßelm Auslesen solcher Datenwörter und ihrer zugeordneten Kennzeichnungsbits werden dem Memoryausgang je nach Wert des Kennzeichnungsbits entweder das Datenwort selbst oder sein Komplement zugeführt.

Die Erfindung wird nun in Verbindung mit der Zeichnung an einem Ausführungsbeispiel bevorzugter Art beschrieben. Es

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zeigen:

Pig.	1
Fig.	2
Fig.	3
Fig.	4
Fig.	5

ein Blockdiagramm einer Magnetkernmemoryeinrichtung nach der Erfindung;

ein Blockdiagramm eines Memoryzeitsteuernetz^werks für das in Fig.1 gezeigte Memory;

ein die verschiedenen Memoryzeitsteuersignale während eines Zyklus zeigendes Signal-Zeitschema;

ein Blockdiagramm des Memorydatenregisters aus der Memoryeinrichtung nach Fig.1; und

ein Logikschema eines Teils des in Fig.2 gezeigten Memoryzeitsteuer-Zähldekoders.

Es versteht sich, daß Einrichtungen gemäß der Erfindung zur Leistungseinsparung in jeder Art von Memory eingesetzt werden können, in denen für den Einschreibvorgang der Leistungsbedarf eine Funktion des zu speichernden Datenwortes ist, welches mehr Bits der einen Wertigkeit als der anderen besitzt. Beispielhaft und im Sinne einer vollständigen Beschreibung soll eine die Erfindung enthaltende Einrichtung beschrieben werden die ein Magnetkernmemory der Drei-Draht-Dreindimensionaltype enthält.

In einem dreidimensional Magnetkernmemory befinden sich η Anordnungen von Speicherkernen, eine für jede Bitposition eines Datenwortes, wobei die Kerne in jeder Anordnung in Reihen und Spalten aufgeführt sind. Separate Reihen- (X) und Spaltenleitun-

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gen (Y) verbinden die Kerne der verschiedenen Reihen und Spalten einer jeden Anordnung, wobei die X-und Y-Leitungen der entsprechenden Reihen und Spalten der verschiedenen Anordnungen in Serie geschaltet sind. Durch bestimmte einzig mögliche Anwahl einer X- und einer Y-Leitung wird ein Memoryplatz, bestehend aus η Speichern, adressiert, wobei sich ein Speicher in jeder Anordnung oder Ebene befindet, so daß dann ein Datenwort eingeschrieben oder ausgelesen werden kann. Für jede Anordnung gibt es einen dritten Draht, der als FUhl-/Sperrdraht bekannt ist und der alle Speicher dieser Anordnung oder Gitterebene verbindet. Es existieren also η Füht/Sperrleitungen, eine für jede Gitterebene.

Die η Speicher eines Memoryplatzes werden durch Zufuhr eines halben Aussteuerstroms adressiert (die Hälfte der Stromamplitude, die benötigt wird, um den Hystereseschaltpegel des Kerns zu überwinden), und zwar der Schreib- oder Auslesepolarität zu einer einzigen X- und einer einzigen Y-Leitung. Dadurch wird nur den η Kernen der volle Aussteuerstrom zugeführt, die durch die beiden angewählten Leitungen X und Y miteinander gekoppelt sind. Für das Auslesen sind die halben Aussteuerstromimpulse von einer ersten Polarität, so daß sämtliche adressierten Kerne je nach ihrem Zustand denselben Hysteresezustand annehmen oder in ihm verbleiben, angenommen den O-Zustand. Beim Einschreibvorgang andererseits ist die Polarität der halben

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Aussteuerimpulse derart, daß alle adressierten Kerne den entgegengesetzten oder Eins-Zustand annehmen. Um eine 0 in irgendeinem der adressierten Kerne während des Einschreibvorgangs einzuschreiben, wird ein Strom einer Polarität (dessen Größe 40 bis 50$ des vollen Aussteuerstroms ist) die dem Eirajhreibstrom entgegen gerichtet ist, der Fühl-/Sperrleitung für die Gitterebene zugeleitet, zu der die Bitposition oder Stelle, in der die 0 geschrieben werden soll, gehört.

In Fig.1 nun ist eine Speichereinrichtung gemäß der Erfindung in einem Speicherabschnitt 25 eines typischen Computersystems gezeigt. Das Computer sy stern enthält weiterhin eine Zen-

Daten über eine

tralprozessoreinheit (CPU) 20, die dem Memöryabschnitt/Dateneingangssammelleitung 21 zuführt und über eine Datenausgangssammelleitung 22 wieder entnimmt. Der Einfachheit halber sind die Sammelleitungen als Einzelleitung in derDarstellung mit einem Querstrich gezeichnet,an dem sich eine Zahl befindet, die die Anzahl der tatsächlich vorhandenen Leitungen angibt. Bei der dargestellten Computereinrichtung bestehen somit die Sammelleitungen 21 und 22 aus sieben Einzeladern, jeweils eine für ein Bit eines Datenwortes. Eine Einzelader ist in der Zeichnung durch eine einzelne Leitung ohne Querstrich gezeichnet. Die CPU 20 enthält Eingangsdatenwörter von und gibt Ausgangsdatenwörter ab an Eingabe/Ausgabeeinheiten (I/O) 23 über einen Kanal

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24. Der Kanal 24 hat eine Anzahl von Datenleitungen, eine für jedes Bit in einem Datenwort und eine Anzahl von Steuersignalleitungen. Die Einzelheiten derartiger I/O Einrichtungen und der CPU sowie deren Verbindung untereinander sind wohlbekannt und sollen an dieser Stelle in Verbindung mit der Erfindung nicht weiter erörtert werden.

Der Speicherabschnitt 25 enthält eine Magnetkernanordnung (Gitterstapel) 26 und zugeordnete X- und Y-Adressennetzwerke 27 und 28, welche alle in üblicherjweise aufgebaut sein können. Die X und Y-Adressennetzwerke 27 und 28 sprechen auf Adressenfelder an, die von der CPU 20 über eine Adressensammelleitung zugeführt werden, sowie auf Schreib- (WRT) und Auslese- (RET) Speicher^zeitsteuersignale, die von einem Memory-Zeitsteuernetzwerk J50 erzeugt werden, womit Speicherplätze im Kernspeicher 26 mit vollen Aussteuerströmen entweder der Einschreiboder Auslesepolarität adressiert werden. Wenn die CPU 20 eine Speicheradresse auf der Adressensammelleitung 29 erzeugt, überträgt sie gleichzeitig einen Memoryzyklus-Startimpuls (INA) und ein Memorymode-Signal (MODE) auf das Memoryzeitsteuernetzwerk 30. Das Memoryzeitsteuernetzwerk reagiert auf diese zwei Signale mit der Erzeugung der WRT und RET-Zeitsteuersignale und einer Anzahl weiterer Zeitsteuersignale, deren zeitlicher Verlauf in der Fig.3 wiedergegeben ist. Aus der Fig.3 ist ersichtlich, daß das RET-Signal im Zyklus zuerst und das WRT-Signal danach erscheint, wodurch im Zyklus die Auslese- und

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Einschreibabschnitte festgelegt werden. Die beiden Werte des Modesignals werden dazu verwendet, die Arbeitsweise des Memoryabschnitts 25 zu bestimmen, hat das Modesignal einen höheren Pegel, dann befindet sich der Memoryabschnitt 25 in einem Auslese- und Zurückstellzustand (R/R),in dem ein adressiertes Datenwort aus dem Memory 26 mit Hilfe eines Fühl erne tzwerks 3I in ein Memory-Datenregister (MDR) 32 ausgelesen wird in dem Zeitpunkt, in dem das Memory-Abtastimpuls-Zeitsteuersignal (St) das Fühlernetz^werk 3 ^ abtastet. Vor dem Auftreten des St-Signals wird das MDR durch ein CDR-Signal (Fig.3) geleert. Das so ausgelesene Datenwort wird der CPU über die Datenausgangssammelleitung 22 dann zugeleitet und wird außerdem am selben adressierten Speicherplatz im Memory 26 unter der Steuerung eines Sperrnetzwerks 33 und eines Sperr- (INT) Memory-Zeitsteuersignals und dem WRT-Abschnitt eines R/R Zyklus gespeichert. Das Sperrnetz^werk 33 ist wie das Adressennetzwerk 27 und 28 des Memories 26 von bekannter üblicher Gestalt. Jede dieser Komponenten arbeitet in der Weise, wie sie oben beschrieben ist, wobei nämlich beim Auslesen ein voller Aussteuerstrom jedem derKerne eines adressierten Memoryplatzes zugeführt wird. Dieser bringt alle die Kerne in einen der möglichen zwei Zustände, beispielsweise den 0-Zustand. Andererseits wird bei einem Einschreibvorgang der volle Aussteuerschreibstrom den Kernen im adressierten Memoryplatz zugeführt, der dann alle diese Kerne in den entgegengesetzten oder 1-Zustand zu schalten trachtet. Um in einen

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dieser Kerne eine O einzuschreiben an einem adressierten Memoryplatz, muß daß Sperrnetzwerk 33 diesen Kern einen Strom zuleiten, der einen wesentlichen Anteil des vollen Aussteuerschreibstroms, der den Kern zugeleitet wird, abblockt, mit anderen Worten, ihm entgegenwirkt.

Wenn das Mode-Signal den niedrigeren von zwei Werten hat, dann arbeitet der Memoryabschnitt 25 in einem Lösch/Schreibzustand. Während des Leseabschnitts des Lösch/Schreibmodes tritt weder das CDR- noch das St-Zeitsteuersignal auf, so daß das MDR nicht gelöscht und das Datenwort, das vom Fühlernetz^werk 31 aufgespürt wurde, nicht in das MDR überschrieben wird. Während des Schreibabschnitts des Lösch/Schreibmodes erzeugt die CPU ein Dateneingangswort auf der Dateneingangssammelleitung 21. Dieses Eingangswort wird unter Steuerung von Ladeimpulsen in das MDR 32 eingegeben, die vom Memoryzeitsteuernetzwerk 30 hervorgerufen werden, und es wird nachfolgend in dem adressierten Memoryplatz während des Einschreibabschnitts des Zyklus gespeichert.

Wie an früherer Stelle bereits dargelegt, kann in den Fällen, in denen viele Datenwörter wesentlich mehr Nullen als Einsen enthalten, der Spitzenstrom und der Leistungsbedarf für das Sperrnetzwerk 33 ziemlich groß sein. Bei der Erfindung nun ist eine Einrichtung geschaffen, durch die d er Spitzen-

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strom und der Lejsfcungsbedarf während des Schreibabschnitts des Memoryzyklus wesentlich gesenkt werden,, Dies geschieht dadurch, daß die Bits eines Eingangsdatenwortes geprüft werden und fest- gestellt wird, ob mehr als die Hälfte von ihnen normalerweise einen Sperrstrom erfordern» Ist dies der FaIl_x, wird das Komplement des Eingangswortes zusammmen mit einem Kennzeichnungsbit (vom Nullwert) im Memory gespeichert_o Es ist dagegen nicht der Fall, dann wird das Daterw-jort selbst mit einem Kennzeichnungsbit (vom Wert 1) im Memory gespeicherte Beim Auslesen derartiger Datenwört.er und ihrer zugehörigen Kennzeichnungsbits werden entweder die Datenwörter oder ihre Komplemente dem Memoryausgang zugeführt je nach Wert des KeraiseiehnungsMtSo

Ein Major-itätsdetektor 35 stellt fest,, ob ein Eingangsdatenwort mehr Einsen oder- mehr Nullen enthält;_o Gemäß einem Ausführungsbeispiel der Erfindung kann der- Majoritätsdetektor 33 ein Festwertspeicher sein,, der vom Singangsdatenwort adressiert ist. Der Festwertspeicher ist so programmierte daß er an seinem Ausgang den Wert 0 erzeugt, wenn eine Majorität von Nullen vorliegt und den Wert 1,wenn im Eingangsdatenwort eine Majorität von Einsen vorhanden ist. Dieses Ausgangssignal stellt das Kennseichnungsbit dar^ daß in eins Bitposition des MDR 32 eingebracht wird, auf ein Memory-Zeitsteuersignal hin, das in den Fig. 1, 2 und 3 mit LDM bezeichnet ist, Fig„3 zeigt, daß das

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LDRA Signal eine Zeitspanne ti nach dem Erscheinen des CDR Signals erzeugt wird. Wenn das Kennzeichnungsbit in das MDR 32 eingegeben ist, wird es dazu verwendet zu bestimmen, ob das Eingangsdatenwort oder sein Komplement in das MDR geladen wird. Dazu wird das Kennzeichnungsbit auf den Setzeingang S eines Multiplexers (MUX) 34 gegeben. Ist das Kennzeichnungsbit 0 (was andeutet, daß im Eingangsdatenwort eine Majorität von Nullen vorhanden ist), veranlaßt der MUX 34, daß dem MDR das Komplement des Eingangsdatenwortes zugeleitet wird. Ist das Kennzeichnungsbit eine 1 (kennzeichnendfür eine Majorität von Einsen), gibt das MUX 34 das Eingangsdatenwort selbst auf das MDR 32. Um diese Art von Wirkungsweise zu erreichen, wird das Eingangsdatenwort auf beide Multiplexeingänge des MUX 34 gegeben. Ein gleicher MUX 35 wird auch durch das Kennzeichnungs« bit gesteuert, so daß entweder das im MDR 32 gespeicherte Datenwort oder sein Komplement über die Datenausführung 22 der CPU zugeführt werden. Die Multiplexer 34 und 35 können jede geeignete Gestalt annehmen und können z.B. jeder ein Paar von "Quad two input multiplexers" enthalten, Modell 8266 der Signetics Corp., Sunnyvale, Californien. Es sei jedoch bemerkt, daß das Komplementieren und Multiplexen auch auf andere Art erreicht werden kann. Z.B. können separate Komplementiermeßwerke für das Eingangsdatenwort und den Ausgang des MDR eingesetzt werden. Separate Multiplexer können dann entweder die echten Werte der Eingangsdatenwörter oder den Ausgang des MDR

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oder die Ausgänge der entsprechenden Komplementoren gemäß dem Wert des Kennzeichnungsbits abgeben.

Eine mögliche Ausführungsform des Memorydatenregisters 32 ist in Fig.4 dargestellt. Das MDR enthält ein erstes D-Typen Flip-Flop 40 zur Speicherung der Kennzeichnungsbits und eine Gruppe von sieben weiteren Flip-Flops, die als einziges Flip-Flop.;41 gezeichnet sind, zum Speichern des Datenwortes oder seines Komplements. Das Laden eines Datenworts während des Auslesens in der Auslese/RUckstellmode wird durch zuführen des Kennzeichnungsbits zum Voreinstelleingang (P) des Flip-Flop 40 und der sieben Datenbits auf die verschiedenen P Eingänge der Flip-Flops 41 erreicht. In dieser Lese/Rückstellmode werden die Flip-Flops 40 und 41 zuerst durch das CDR-Signal (siehe Fig. 3) gelöscht. Das St-Signal erscheint im Anschluß daran, um das Datenwort, das vom Fühlnetzwerk ausgelesen wird, auf die P-Eingänge der Flip-Flops 40 und 41 zu verteilen. Dadurch nehmen die Flip-Flops die Zustände der auf ihrer entsprechenden P-Klemmen gegebenen Bits an.

Während der Lösch/Schreibphase wird das Memorysignal St nicht erzeugt, und die P-Eingänge der Flip-Flops 40 und 41 erhalten während des gesamten Speicherzyklus O-Pegel. Das Kennzeichnungsbit und das Eingangsdatenwort oder sein Komplement werden in die Flip-Flops 40 und 41 unter dem steuernden Ein-

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fluß der Memory-Zeitsteuersignale LDRA und LDRB eingegeben. Dazu wird das Kennzeichnungsbit vom Majoritätsdetektor 33 auf den D-Eingang des Flip-Flop 40 geleitet, dessen Zeitimpulseingänge CP so geschaltet sind, daß sie das LDRA-Signal empfangen. Im Zeitpunkt T1 wird das Flip-Flop 40 somit getastet, so daß es den Wert der Kennzeichnungsbits annimmt, die zu einem D-Eingang zugeführt werden. Die D-Eingänge der Flip-Flops 41 sind so geschaltet, daß sie die 7 Datenausgangsbits des MUX 34 erhalten. Im Augenblick t2 wird der LDRB-Impuls auf den CP-Eingang der Flip-Flops 41 gegeben, so daß diese die Werte der Datenbits annehmen, die ihren entsprechenden D-Eingängen zugeleitet werden.

Das Memory-Zeitsteuernetzwerk 30 (Flg.1) ist eine im wesentliche übliche Komponente, das die WRT-, RET-, INT-, CDR-, LDRB- und St- Zeitsteuersignale hervorbringt. Ein Blockdiagram des Zeitsteuernetzwerks ist in Fig.2 gezeigt, um zu zeigen, wie ein übliches Memory-Zeitsteuernetzwerk abgewandelt werden kann, damit es auch den zusätzlichen LDRA-Memory-Zeitsteuerimpuls erzeugt, der gebraucht wird, um das Kennzeichnungsbit für die Memoryeinrichtung gemäß der Erfindung zu laden. Wie Fig.2 zeigt, nimmt durch den ΙΝΑ-Memoryanfangsimpuls, der von der CPU im Zeitpunkt tO erzeugt wird, ein D-Typen-Flip-Flop 50 den Zustand 1 an. Dies deswegen, weil das D-Typen-Flip^Flop mit seinem D-Eingang an einen permanenten 1-

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Pegelwert (z.B. eine Spannu-ngsquelle positiver Spannung) angeschlossen ist und sein Löscheingang CL ein Memoryzyklus-Endsignal (EOC) erhält. Dadurch ist das Flip-Flop 50 am Ende jedes Memoryzyklus durch das EOC-Signal in seinen 0-Zustand versetzt und wird zu Beginn eines Memoryzyklus durch das INA-Signal, das si/enem CP-Eingang zugeleitet wird, in seinen 1-Zustand gebracht. Wenn das Flip-Flop 50 in seinem 1-Zustand ist, kann ein Impulsgenerator 51 Zeitsteuersignale jZf abgeben, während zugleich ein Zähler 52 bereitgeschaltet wird, die ZeitSteuersignale Sf zu zählen. Der Zähler 52 ist vorzugsweise ein Dreibitzähler, dessen Ausgänge jeder seiner Stufen (sowohl <iie Tatsächlichen als die Komplementwerte) einem Dekoder 53 zugeleitet werden. Der Dekoder 53 ist ein Teil eines gewöhnlichen Memoryzeitsteuernetzwerkes und spricht auf die verschiedenen Zählwerte des Zählers 52 und auf das Zeitsteuersignale Si in der Weise an, daß es CDR-, EOC-, RET-, LDRB-, WRT-, INT- und St-Memory-Zeitsteuersignale erzeugt.Außerdem werden die Ausgänge des Zählers 52 auf einen weiteren Dekoder 54 gegeben. Der Dekoder 54 spricht auf einen Zählwert des Zählers 52 und die Zeitimpulse 0 sowie auf das Modesignalan und erzeugt das LDRA-Signal.

Eine mögliche Ausführungsform des Dekoders 54 ist in der Flg»5 gezeigt, in welcher ein Nand-gate 55 und ein Nor-gate 56 zusammengeschaltet sind. Bei dieser Ausbildung wird das Nandgate 55 dazu verwendet, einen Zählwert von 3 (dritter Zeitimpulszyklus) festzustellen. Dazu erhält das Nand-Gate 55 die

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A, B und C Ausgänge des Zählers 52 die dem ersten, zweiten und dritten Zählerzustand entsprechen. Dasn Nand-gate 55 enthält auch das Komplement 0 des Zeitimpulssignals, so daß sein Ausgang 0 nur während der zweiten Hälfte des dritten Zeitimpulszyklus wird. Da das LDRA-Signal nur während des Läsch/Schreibmode erzeugt werden soll, wird der Ausgang des Nand-gate mit dem Modesignal im Nor-gate 56 kombiniert. Dadurch ist während des Lösch/Schreibmode das Modesignal 0 (tief), so daß am Ausgang des Nor-gates 56 der Wert 1 erzeugt wird, wenn der Ausgang des Nand-gate 55 0 wird. Dies dauert selbstverständlich einen halben Zeitimpulszyklus, bis das 0 Signal 0 wird zu Beginn des vierten Zeitimpulszyklus. Während des Auslese/ Rückstellmode ist das Modesignal 1, wodurch verhindert wird, daß das Nor-gate 56 auf die 1 am Ausgang des Gate 55 während der letzten Hälfte des dritten Zeitimpulszyklus anspricht.

Mit vorangehender Beschreibung ist eine Memoryeinrichtung dargelegt, in der der Spitzenstrom und der allgemeine Leistungsbedarf während der Einschreiboperation wesentlich verringert sind. Es versteht sich, daß andere Gestaltungen der Memoryeinrichtung selbst möglich sind. So sind z.B. Abwandlungen des Multiplexers und des Komplementiernetzwerks möglich. Auch der Majoritätsdetektor 35 kann eine andere Gestalt als die eines Festwertspeichers annehmen.

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Claims (1)

1. PATENTANSPRÜCHE

   1.; Speichereinrichtung mit einem Memory mit adressierbaren Plätzen, gekennzeichnet durch Speichermittel für ein Datenwort und ein Kennzeichnungsbit von einem ersten Binärwert in einem adressierten Speicherplatz, sofern das Datenwort mehrere Bits einer ersten Binärwertigkeit enthält, und für das Komplement des Wortes und ein Kennzeichnungsbit eines anderen Binärwertes, sofern das Wort mehr Bits der anderen Binärwertigkeit enthält.

   2. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Memory ein Sperrnetzwerk enthält zum Einschreiben von Bits der anderen Binärwertigkeit in das Memory und das die Speichermittel einen Majoritätsdetektor zum Ermitteln der Majorität von Bits einer Bitwertigkeit in dem Datenwort und zur Erzeugung des Kennzeichnungsbits aufweisen sowie Mittel zur Erzeugung des Komplementes des Wortes, wenn das Kennzeichnungsbit den anderen Binärwert hat, und Mittel zum Zuführen des Kennzeichnungsbit und entweder des Datenwortes oder seines Komplements zum Sperrnetzwerk.

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   J. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Mittel zum Zuführen ein Speicherdatenregister aufweisen, dessen eine Bitposition zur Aufnahme des Kennzeichnungsbit und dessen andere Bitpositionen zur Aufnahme des Datenwortes oder seines Komplementes geschaltet sind.

   4. Speichereinrichtung nach Anspruch J5* gekennzeichnet durch vom Kennzeichnungsbit gesteuerte Mittel, die entweder den Registerinhalt oder dessen Komplement einer Memoryausgangssammelleitung zuführen.

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