DE1524856A1 - Wortadressierbare Datenspeicher mit mehreren defekten Speicherelementen - Google Patents

Description

PATENTANWALT DIPL.-ING. H. E. BÖHMER

703 B(JBLINGEN SINDELFINGER STRASSE 49 FERNSPRECHER (07031)6613040

Böblingen, 3. Juli 1967 " ko-hn

Anmelderin: International Business Machines

Corporation, Armonk, N. Y. 10 504

Amtliches Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket 10 898

Wortadressierbare Datenspeicher mit mehreren defekten Speicherelementen

Die Erfindung betrifft ein Verfahren zum Betrieb von wortadressierbaren Datenspeichern mit mehreren defekten Speicherelementen.

Die überwiegende Mehrzahl üblicher Speicher ist vom magnetischen Typ und hat adressierbare Wortspeicher stellen. Bei den meisten dieser Spei-

keine
eher istVVorsorge getroffen für den Fall, daß eine oder mehrere dieser Wortstellen defekte Speicherstellen enthalten; allenfalls kann der Programmierer die Benutzung gewi-sser Adressen vermeiden. Mit wa-chsender Speichergröße wächst das Problem, mit leistungsfähigen Stromkreisen bei wirtschaftlichem Aufwand einen Speicher mit defekten Speicherelementen ohne Programmier eins chränkungen noch weiter zu betreiben. Es ist ein Verfahren bekannt, dem ganzen Speicher oder bfcliebigen Teilen desselben ein oder mehrere weitere Speicherelemente zuzu-

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ordnen, deren Speicherinhalte vorbestimmte Operationen, die den Inhalt der zugehörigen Speicherstelle betreffen, unterdrücken und/oder modifizieren (DAS 1 114 049). Dabei findet jedoch keine Änderung der Adresse statt.

Das Problem wird noch komplizierter, wenn der Speicher aus Massenspeicherelementen wie z. B. Ferritröhren oder dünnen magnetischen Filmen hergestellt ist statt aus diskreten Speicherelementen wie z. B. Magnetkernen. Die letzteren Speicherelemente können individuell vor der Verdrahtung geprüft werden, so daß defekte Elemente ausgeschieden werden können. Einige Elemente können aber erst beim Zusammenbau der Ebenen, oder noch später beim Gebrauch defekt werden. Die vorliegende Erfindung findet auf alle diese Fälle Anwendung als auch in gesteigertem Maße auf umfangreiche Großraumspeicher mit Massenspeicherelementen, bei deren Fabrikation, die zur gleichen Zeit gemeinsam stattfindet, viele Elementgruppen ein oder mehrere defekte Speicherelemente enthalten. Großraumspeicher enthalten normalerweise eine größere Anzahl defekter Speicherpositionen als Speicher aus diskreten Elementen. Weiterhin sind diese defekten Positionen über den ganzen Speicher verteilt und die Verteilung ist unterschiedlich bei sonst gleichen Speichern.

Der moderne Einsatz datenverarbeitender Maschinen macht es erforderlich, daß dem Programmierer keine Einschränkungen bei der Pro-

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grammierung derartiger Großraumspeicher auferlegt werden, dergestalt, daß gewisse Speicherpositionen nicht benutzt werden dürfen, und daß diese Programme auf anderen Maschinen mit an anderen Speicherplätzen defekten Speichern nicht benutzt werden dürfen.

Es ist daher die Aufgabe der Erfindung, ein verbessertes und wirtschaftliches Speicherverfahren zu erstellen, welches ohne Änderung von Programmadressen für das System, auch mit einer Anzahl defekter, willkürlich verteilter Speicherstellen betrieben werden kann.

Für ein Verfahren zum Betrieb von wortadressierbaren Datenspeichern mit mehreren defekten Speicherelementen und je einem Wort zugeordneten zusätzlichen, statusanzeigenden Speicherelementen besteht die Erfindung darin, daß beim Adressieren eines Wortes ein Prüfbittreiber zunächst das dem Wort zugeordnete, statusanzeigende Speicherelement abfragt, daß das Ausgangs signal des zusätzlichen Speicherelements eine'Vorrichtung zur Adressmodifikation erregt, und daß beim Vorliegen eines Wortes mit einem oder mehreren defekten Speicherelementen die Vorrichtung statt der adressierten eine andere Wortstelle in geordneter Aufeinanderfolge auswählt.

Zur Durchführung dieses Verfahrens enthält die Vorrichtung zur Adress· modifikation erfindungsgemäß ein Verschieberegister aus bistabilen Speicherelementen, dessen Fortschaltung durch eine durch die Adresse

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der Wortstelle bestimmte Anzahl von Verschiebeimpulsen erfolgt, wobei bei einem oder mehreren defekten Speicherelementen der Wortstelle die zugehörige Stufe der bistabilen Speichervorrichtung umgangen, d. h. nicht gesetzt wird, wodurch nicht die adressierte defekte Wortstelle, sondern die nächstfolgende betriebsbereite Wortstelle im Speicher angesprochen wird.

Weiterhin erfolgt gemäß der Erfindung nach zerstörendem Lesevorgang das Wiedereinschreiben der vorher ausgelesenen Information in die zusätzlichen, statusanzeigenden Speicherelemente unter der Mitwirkung des einen Halbstromes, der die Spaltenleitung der Speicherelemente an der durch die modifizierte Adresse angegebenen Wortstelle durchfließt.

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Im folgenden wird die Erfindung an Hand eines durch Zeichnungen erläuterten Ausführungsbeispieles näher beschrieben. Es zeigen:

Fig. 1: ein Blockdiagramm des Speichersystems in der Ausführungsform der vorliegenden Erfindung,

Fig. 2B u. zusammen, wie in Fig. 2 gezeigt, mehr Einzelheiten der 2C

Adressmodifikation, die in Blockform in Fig. 2A erläutert ist und in dieser Form in das Blockdiagramm, der Fig. 1 aufgenommen ist.

Im Blockdiagramm, der Fig. 1 einer Ausführungsform der Erfindung stellen zwölf Blöcke die prinzipiellen funktioneilen Einheiten des Systems dar. Die zentrale Einheit des Systems ist der Speicher, durch Block 10 dargestellt. Der Speicher 10 besteht aus senkrechten Spalten und waagerechten Zeilen bistabiler Speicherelemente, die in einer Koordinatenanordnung zusammengestellt sind. Diese Speicherelemente werden für Lese- und Schreiboperationen adressiert,und Auslesesignale werden unter Benutzung zweier Leitungsbündel 1OX und 1OY erzeugt» Die Leitungen 1OY verlaufen senkrecht durch den Speicher, wobei jede Leitung mit allen Speicherelementen in einer entsprechenden Spalte der Anordnung gekoppelt ist. Die Leitungen in dem anderen Bündel 1OX verlaufen waagerecht durch die Anordnung, wobei jede dieser Leitungen mit allen Speicherelementen in einer entsprechenden Zeile der Anordnung gekoppelt ist. Die Speicherelemente der Anordnung

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können konventionelle ringförmige magnetische Kerne sein, da es jedoch Ziel der Erfindung ist, auch bei Vorhandensein einer Anzahl unwirksamer Speicherelemente den Betrieb des Speichers zu gewährleisten, und dieses Problem in seiner schwerwiegenden Form bei der Fabrikation sehr umfangreicher Großspeicher auftritt, ist die Erfindung nicht auf Kernspeicher beschränkt. Insbesondere kann der Speicher aus fortlaufenden röhrenförmigen Zylindern magnetischen Materials gefertigt sein, von denen jeder eine große Anzahl von Speicherelementen oder magnetischen Dünnfilmebenen enthält, die als integrierte Einheiten gefertigt sind, die eine große Anzahl von Speicherelementen in jeder Ebene enthalten.

Der Speicher 10 der in Fig. 1 dargestellten Ausführungsform ist ein 2 1/2D Speicher. Diese Bezeichnung wird benutzt, um den Speicher von konventionellen zweidimensionalen (2D) und dreidimensionalen (3D) Speichern zu unterscheiden. In einem 3D Speicher sind separate Bündel von Adressleitungen_Jund jedes Speicherelement in der Anordnung hat damit verbunden eine unterschiedliche Kombination von drei Leitungen, je eine von jeder der drei-Gruppen» In einer 2D Anordnung sind zwei Gruppen von Adressleitungen ,und jedes Speicherelement wird gesteuert von einer unterschiedlichen Kombination von zwei Leitungen, je einer von jeder dieser Gruppen. In einer 2 1/2D Anordnung ist der körperliche Aufbau ähnlich dem einer konventionellen 2D Anordnung, indem nur zwei Leitungsbündel verwendet werden, jedoch ist der Operationsmodus unterschiedlich, indem sowohl das Legen als auch das Schreiben von Informationsworten durch Halbstrombetrieb erreicht wird und Tor schaltungen

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am Eingang und Ausgang der Anordnung vorgesehen sind, um einen Speiche rbetricb mit einer minimalen Anzahl von Eingabe- Zeilen- und Spalten-Treiberstromkreisen und Ausgabe-LeBeverstärkern zu ermöglichen.

Genauer gesagt, stellt der Block 12 in dem System der Fig. 1 die Zeilentreiber dar und der Block 14 die Eingabematrix für die Zeilenauswahl, die die Signale durchschaltet, die von den Zeilentreibern einer ausgewählten Gruppe der Zeilen-Treiberleitungen 1OX zugeführt sind. Der Block 16 ™ stellt die Spaltentreiber und der Block 18 die Spaltenauswahl-Matrix dar, die die Signale von diesem Treiber zu den ausgewählten Spalten-Treiber leitungen 1OY durchschaltet. Ausgabe signale werden während einer Ausleseoperation auf den Zeilenleitern 1OX erstellt, die als Treiber- und als Leseleitungen dienen. Eine Ausgabematrix für Zeilenauswahl EO schaltet die Ausgangssignale aus den ausgewählten Leitungen 1OX durch und leitet sie zu einer Gruppe von allgemein mit 22 bezeichneten Leseverstärkern, die zehn Verstärkerpositionen Al bis AlO enthält. Die Leseverstärker i sind mit einem Datenregister 24 verbunden, welches zehn Positionen Rl bis RIO enthält, und die Ausgangsleitungen dieses Registers sind mit einem Ausgabeschalter 26 gekoppelt. Dieser Schalter wird so gesteuert, daß er die verstärkten Ausgänge der Speicher selektiv auf drei Leitungsbündel 26A, 26B und 26C leitet. Die Leitungen 26A, von denen es zehn gibt, übertragen diese Ausgänge auf die verbleibenden Teile des Systems, in denen der Speicher benutzt wird. Es gibt 10 Ausgangsleitungen 26B₁ und diese Leitungen sind auf die Eingangsleitungen 12A für die Zeilentreiber 12 zurückgeführt. Sieben dieser Leitungen 26B sind auch mit

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einem anderen Bündel verbunden, welches Prüf-Bit-Treiber genannt ist und von Block 30 dargestellt wird. Sieben Ausgangsleitungen 26C vom Ausgabe schalter 26 sind als Eingänge zur Adressmodifikation 32 geschaltet. Die Ausgänge dieses Stromkreises sind die Leitungen 32C und sind mit den Eingangsleitungen 14A und 2OA der Eingabe- und Ausgabematrizen für Zeilenauswahl 14 und 20 verbunden. Die Signale für die Steuerung des Betriebs des Speichersystems werden den verschiedenen funktioneilen Einheiten durch eine Steuerung 34 zugeführt.

Die allgemeine Organisation und Arbeitsweise des Speicher systems der Fig. 1 ist im wesentlichen die eines konventionellen 2 1/2D Speichers. Um die Erfindung richtig darzulegen, werden zunächst in der nachfolgenden Beschreibung die konventionellen Aspekle des Speichersystems beschriebenind danach die Wirkungsweise des Prüf-Bit-Treibers 30, der Adressmodifikation 32 und gewisser Speicherpositionen in einem Teil 10-8 des Speichers und die Steuerung dieser Komponenten, die die Fähigkeit besitzen, mit unwirksamen Speicherpositionen zu arbeiten.

Der Speicher 10 ist in acht Positionen aufgeteilt, die mit 10-1 bis 10-8 bezeichnet sind. Der achte Teil 10-8 ist ein Teil der Einrichtung zur Aufrechterhaltung des Speicherbetriebs, wenn er unwirksame Speicherpositionen aufweist und soll im Augenblick nicht beschrieben werden. Die sieben Teile des Speichers 10-1 bis 10-7 haben entlang jeder senkrechten Spalte 70 Speicherpositionen, die in sieben Gruppen mit 10 Speicherpositionen in jeder Gruppe unterteilt sind. Die Wortliinge

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für den Speicher dieser Ausführungsform ist zehn binäre Positionen, und daraus kann man ersehen, daß es sieben Wortspeicherstellen gibt, die je zehn Bits entlang jeder senkrechten Spalte des Speichers 10 enthalten. Die Anzahl der Speicherpositionen entlang jeder Zeile kann variieren und nur drei Treiberleitungen 1OY an jedem Ende der Anordnung sind gezeigt. Wenn man annimmt, daß es 20 solcher Treiberleitungen gibt und 20 Spalten im. Speicher, so ist der Speicher in der Lage, 140 Wörter zu speichern, wobei jedes Wort 10 Bits enthält. Es ist natürlich offensichtlich, daß Großspeicher des Typs, auf den sich diese Erfindung prinzipiell bezieht, üblicherweise sehr viel mehr Wortstellen und sehr viel mehr Speicherpositionen pro Wort enthalten. Die Ausführungsform der Fig. 1 mit der relativ kleinen Anzahl von Wortstellen und Speicherpositionen ist als ein Beispiel der Erfindung gezeigt, da die Prinzipien des Betriebs, wie sie sich auf die Erfindung beziehen, dieselben sind für diesen kleineren Speicher wie sie es auch für einen größeren Speicher sein würden. Diese Vereinfachung in der Anzahl der Speicherpositionen ist daher nur vorgenommen, um eine Verkomplizierung der Zeichnung mit mehr Verbindungen zu vermeiden, die in keiner Weise der Erklärung des erfinderischen Prinzips dienlich gewesen wäre.

Lese- und Schreiboperationen werden im Speicher 10 bei jeder Wortstelle ausgeführt. Während einer jeden solchen Operation wird^iie Stelle des zu verarbeitenden Wortes dadurch ermittelt, welche der Spalten-Treiberleitungen erregt sind und welche von den Gruppen der Zeilen-Treiberlei-

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tungen 1OX erregt sind. Es gibt eine Gruppe mit zehn solcher Leitungen für jede der sieben Teile 10-1 bis 10-7 der Speicheranordnung. Diese Auswahl wird unter der Steuerung der Spaltenauswahl-Matrix 18 und den Eingabe- und Ausgabematrizen für Zeilenauswahl 14 und 20 getroffen, die wiederum von Signalen gesteuert werden, die an die Eingangsleitungen 18A, 14A und 20A angelegt sind. Bei konventioneller 2 l/2D Arbeitsweise des Speichers stellen die Signale, die an diese Eingangsleitungen angelegt sind, die Eingangsadresse für den Speicher-Zyklus dar. Diese Adressen-Signale werden von der Steuerung 34 zugeführt. Es sei angenommen, daß der Speicher-Zyklus in der ersten Spalte des Speichers durchzuführen sei, und daß der Speicher-Zyklus, wie üblich, eine Lese- und eine Schreiboperation beinhaltet. Der betreffende Teil der ersten Spalte des Speichers, in dem das Wort auszulesen ist, wird durch das Anlegen der Adressensignale an die Leitungen 14A bestimmt, die die Matrix für die Zeilenauswahl veranlaßt, die für die Leseoperation richtige Gruppe der Zeilenleitungen 1OX auszuwählen. Die Auslese signale werden von den Zeilentreibern 12 zugeführt und werden durch die Matrix 14 auf den ausgewählten Speicherteil durchgeschaltet. Eine Leitung 12B aktiviert die Zeilentreiber auf ein von der Steuerung 34 empfangenes Signal hin, die Auslese signale zur Matrix für Zeilenauswahl 14 hin abzusenden. Wenn man annimmt, daß die Leitungen 1OX für den Speicherteil 10-1 ausgewählt sind, werden Halbstrom-Auslesesignale an diese Zeilenleitungen angelegt. Diese Signale haben eine Polarität, um jeden Kern, an den sie angelegt werden, in seinen binären NuIl-Zustand umzuschalten, eines alleine ist jedoch nicht in der Lage,

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den stabilen Zustand der Kerne zu ändern. In der ersten Spalte des Speichers und im Teil 10-1 dieser Spalte wird jedoch ein ähnliches Halbstromsignal an die Spalten-Treibferleitung 1OY angelegt, nachdem die Zeilen-Leitungen 1OX erregt sind. Es werden also Koinzidenzsignale an die zehn Speicherkerne in dieser Wortstelle angelegt und jeder Kern, der in seinem binären Eins-Zustand ist, wird in seinen binären NuIl-Zustandyumgeschaltet. Da jeder Kern nur an zwei Leitungen angeschlossen ist, und die Leitungen 1OX als Treiber- und Leseleitungen dienen, werden während einer Ausleseoperation die Leitungen 1OX erregt, und dann wird die ausgewählte Leitung 1OY erregt, wodurch ein Signal auf jeder Leitung 1OX in der ausgewählten Wortstelle induziert wird, welche mit einem Kern, der eine binäre Eins speichert, gekoppelt ist.

Die Eingabematrix für Zeilenauswahl 14 und die Spaltenauswahl-Matrix werden während einer Schreiboperation in derselben Art und Weise gesteuert. Der Spaltentreiber 16 führt dann jedoch einen Halbstrom-Impuls gegensinniger Polarität zu. Die Zeilentreiber IZ führen Signale nur denjenigen Leitxmgen für die Zeilen zu, in denen binäre Einsen geschrieben werden sollen, wobei diese Signale HalbBtrom-Signale entgegengesetzter Polarität als die während einer Leseoperation zugeführten sind.

Während einer Ausleseoperation werden den Leitungen 20A Signale von der Steuerung 34 zugeführt, um die Verbindung der Ausgabe-Matrix für Zeilenauswahl mit der ausgewählten Gruppe der Zeilenleitungen

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1OX zu veranlassen. Die Ausgangssignale, die auf den Leitungen 1OX entstanden sind, die mit dem ausgewählten Teil des Kernspeichers verbunden sind, durchlaufen die Ausgabematrix 20 und werden als Eingänge an die zehn Leseverstärker Al bis AlO angelegt. Hier werden diese Signale verstärkt und dem Datenregister 24 zugeführt. Bei der konventionellen Betriebsweise des 2 l/2D Speichers wird das vom Speicher zum Datenregister 24 ausgelesene Informationswort von diesem Register durch den Ausgabeschalter 26 auf die Leitungen IbA übertragen, die das Wort auf die anderen betriebsbereiten Einheiten des Systems übermitteln. Die Ausleseoperation ist, wie beschrieben, eine zerstörende Operation, d. h. , das Auslesen des Wortes zerstört die Information, die in der adressierten Wortstelle gespeichert ist. Die Ausgabeleitungen 26B vom Ausgabe schalter 26 übermitteln diese Information zurück auf die Leitungen 12A, die als Eingänge zu den Zeilentreibern 12 dienen, und eine Schreib-Operation des oben beschriebenen Typs wird ausgeführt, um die Information wieder zurück in den Speicher 10 zu schreiben.

Die Operation des Speichers, wie bis zu diesem Punkt beschrieben, ist die eines konventionellen 2 l/2D Speichers mit sieben Wortteilen 10-1 bis 10-7, in denen alle Bit-Speicherpositionen als fehlerfrei arbeitend anger ommen Find. Bei der Fabrikatirin von Großspeichern werden jedoch einige Spei ehe rposilionen nach dem Piüfcn als nicht fehlerfrei arbeitoul gefunden. Weiterhin ist es ebenialJt, möglich, daß gewisse Speiche rpo si ti one ri, die ursprünglich wirksam waren, nach dem Gebrauch im

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tatsächlichen Betrieb unwirksam werden. Da die Instandsetzung dieser Speicher selbst bei Benutzung von Kernen als Speicherelemente schwierig ist und sogar noch schwieriger dort, wo integrierte oder Großtypen dieser Geräte verwendet werden, sind die Vorteile offensichtlich, solche Speicher auch noch bei Vorhandensein unwirksamer Speicherelemente betreiben zu können. In der Ausführungsform der Fig. 1 wird der Teil 10-8 nicht zum Speichern von Informationsworten benutzt, sondern um, besser gesagt Kennzeichen zu speichern, ob alle Speicherpositionen in jedem Wort des Speichers betriebsbereit sind oder nicht. Der Teil 10-8 des Speichers enthält daher ein Speicherelement für jede Wortstelle im Speicher und es gibt sieben Speicherelemente in jeder senkrechten Spalte des Teils 10-8 des Speichers, Diese Speicherelemente werden statusanzeigende Speicherelemente genannt und kennzeichnen durch ihren binären Zustand^i&en betriebsfähigen Status der Wortstellen im Speicher. Der Speicher wird nach der Fabrikation oder während der Benutzung geprüft, um festzustellen, ob die Speicherelemente in den verschiedenen Wortstellen betriebsfähig sind. Wenn das Wort betriebsbereit ist, werden die zugehörigen Speicherelemente im Teil 10-8 in ihren binären NuIl-Zustand versetzt. Wenn eines oder mehrere der Speicherelemente in irgendwelchen Wortstellen nicht betriebsbereit sind, werden die entsprechenden Speicherelemente im Teil 10-8 des Speichers in ihren binären Eins-Speicherzustand versetzt. Mit dieser im Teil 10-8 des Speichers gespeicherten Information wird der Speicher zunächst Immer dann abgefragt, wenn eine Schreib- oder Leseoperation durchgeführt werden soll, um zu bestimmen,

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ob die Speicherstelle, die adressiert werden soll, auch völlig betriebsbereit ist.

Genauer gesagt, wird der Speicher 10 durch Spezifizieren der einzelnen zu adressierenden Spalte adressiert uirld/er einzelnen Wortstelle (erste, zweite, dritte, usw.) in dieser Spalte. Wenn irgendeine solche Adresse, so z, D. eine Adresse, die die dritte Wortstelle in Spalte 1 spezifiziert, dem Speicher zugeführt wird, so wird der vorgesehene Stromkreis wirksam, um die dritte betriebsbereite Wortstelle in dieser Spalte automatisch zu bestimmen. Wenn daher die zweite Wortstelle in der ersten Spalte nicht betriebsbereit ist (Teil 10-2 des Speichers) und der Speicher für die zweite Wortstelle in der ersten Spalte adressiert ist, verursacht der Stromkreis automatisch die Durchführung der Lese- oder Schreiboperation ' in der zweiten betriebsbereiten Wortstelle in dieser Spalte, welches natürlich die dritte Wortstelle wäre. Ähnlich würde verfahren, wenn die dritte Stelle adressiert würde und wieder angenommen würde, daß die zweite Wortstelle nicht betriebsbereit ist, so würde die vierte Wortstelle automatisch für die durchzuführende funktionelle Operation gewählt werden. Um Vorkehrungen gegen nicht betriebsbereite Wortstellen, oder, genauer gesagt, Wortstellen, die nicht-betriebsbereite Bits enthalten, zu treffen, benutzt der Speicher der Fig. 1 tatsächlich zu jeder Zeit nur fünf der Wortstellen in jeder Spalte. Die beiden anderen Stellen sind als Ersatz vorgesehen, um eingesetzt zu werden, wenn irgendeine der anderen Wortstellen nicht betriebebereit ist. Wenn mehr als zwei Wortstellen in irgendeiner Spalte unwirksam werden, müssen weitere Strom-

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kreise vorgesehen werden, um die Adressen zu ändern. Jedoch ist die Anordnung der-gestalt, daß in jedem Bereich oder jeder Spalte des Speichers ausreichende Austausch-Wortstellen vorgesehen sind, um diese Möglichkeit vage erscheinen zu lassen.

Der Betrieb des Speichers schließt drei funktioneile Operationen ein, um einen konventionellen normalen Speicherzyklus des Speichersystems der Fig. 1 durchzuführen. Zunächst eine Adressentest- und Modifika- Λ

tionsoperatiun, dann eine Lese-Operation und schließlich eine Schreib-Opcration. Der erste Schritt in der Adressentest- und Modifikations-Operation ist, ein Signal über die Leitung 3OA an flic Prüfbit-Treiber 30 zu legen. Dieses Signal wird von der Steuerung 3H¹ zugeführt. Dann legen die Prüibit-Treiber Halbstrom-Lesehignale an die sieben Zeilenleitungen 1OX für den Teil 10-8 des Speichers an. Dann wird ein Halb- ' strom-Signal vom Spaltentreiber 1 ti über die Spaltenauswahl-Matrix 18 an die Spalten-Treiberleitung 1OY' für diejenige Spalte angelegt, in der

die Operation durchgeführt werden soll. Diese Halbstrom-Signale haben dieselbe Polarität, wie sie während einer normalen Schreiboperation in einer Wortstelle der Anordnung benutzt wird, d. h., sie verlaufen in einer Richtung, die in den Teilen 10-1 bis 10-7 des Speichers wirksam ist, um einen Kern von seinem binären Null-Zustand in dt η binären Eins-Zustand umzuschalten. Um das richtige Ausleeesignal vom Teil 10-8 zu erhalten, ist die remaiicnlc Orientierung dei Kerne iür ilen binären Eins- und Null-Zustand entgegengesetzt zu der der anderen sieben Teile des Speichers. Daher werden von den Prüfbil-T reiberr an

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die zugehörigen Leitungen 1OX Halbst rom-Impulse angelegt, und dann wird ein'" Halbstr-om-Impuls an eine ausgewählte Treiberleitung 1OY angelegt, wobei das letztere Halbstrom-Signal , wenn es angelegt ist, auf den Leitungen lOX Angaben hervorruft, die den Speicherzustand der Kerne im Teil 10-8 des Speichers für die Spalte, in der die Lese- oder Schreibopera tion durchgeführt werden soll, anzeigt. Ein eine binäre Eins dar stellendes Signal auf den Leitungen 1OX zeigt zu dieser Zeit eine fehlerhafte oder nicht betriebsbereite Wort-Speicher stelle an, und ein binäres Null .-.Signal zeigt eine ordnungsgemäß funktionierende Speicherstelle an. Diese mit dem Teil 10-8 des Speichers auf den Leitungen 1OX verbundenen Signale werden an die Ausgaberoatrix für Zeilenauswahl 20 angelegt, die zu diesem Zeitpunkt von einem Signal gesteuert wird, welches von der Steuerung 34 an seine Eingabelfutung 2OB angelegt ist, um die Signale zu den oberen sieben Leseverftärkern Al biß A7 durchzuschalten. Die, verstärkten Signale, die binäre Einsen lind Nullen darsteHen, werden dann dem Datenregister 24, dem Ausgabe;-

Schalter 26 und durch diesen Schalter über die Leitungen "«1.60 der Adress-Mpdifikation 32 unter der Steuerung eines Signals zügel· extet, welches durch die Steuerung 34 an die EingangEleitung ?6D für den Ausgabebehälter 26 anpelegt wird.

Die Steuerung 34 legt ein Adressen-Signal an eine aus fünf Eingangsreitungen 32A für die Adreεs -Modifikation 32 ausgewählte Leitung an und legt dadurch fest, welche Wortstelle in der ausgewählten Spalte des Speichers anzu-

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sprechen ist. Die Adressmodifikation, die weiter unten unter besonderer Beachtung der Fig. 2B und 2C näher beschrieben ist, wird dann durch einen Impuls aktiviert, der an einen anderen Eingang des mit 32-B bezeichneten Stromkreises angelegt wird, um zu bestimmen, welche der Wortstellen tatsächlich anzusprechen ist. Wenn alle fünf ersten Wortstellen in der ausgewählten Spalte betriebsbereit sind und diese Information, über die Leitungen 26C in den Stromkreis 32 geleitet ist, wird durch den Stromkreis eine Ausgabe erzeugt, um anzuzeigen, daß die funktionelle Operation in der tatsächlich adressierten Wortstelle durchzuführen ist. Wenn die Adresse eine Operation in der zweiten Wortstelle in der Spalte anfordert, liefert die Adressmodifikation 32 daher eine Ausgabe an einer entsprechenden Leitung eines Bündels von Ausgangsleitungen 32C, um zu veranlassen, daß die zweite körperliche Wortstelle in der geordneten Folge in der ausgewählten Spalte adressiert wird. Wenn eine oder mehrere der Wortstellen nicht betriebsbereit sind, erzeugt die Ädressmodifikation in Erwiderung auf diese auf den Leitungen 26C zugeführte Information auf den Leitungen 32C eine Ausgabe, um zu veranlassen, daß die richtige Spei ehe rs te lie in der geordneten Folge, das ist die zweite betriebsbereite Stelle in dem betrachteten Beispiel, tatsächlich adressiert wird. Die Leitungen 32C sind mit den Leitungen 2OA, die die Ausgabematrix für Zeilenauswahl 20 steuern, und den Leitungen 14A, die die Eingabematrix für Zeilenauswahl 14 steuern, verbunden* Die von den Leitungen 32C angelegten Signale steuern die Matrizen 14 und 20, um die richtigen Zeilenleitungen 1OX für die

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durchzuführenden funktioneilen Lese- und Schreiboperationen auszuwählen.

Aus dem oben gesagten ist ersichtlich, daß der Teil der Eingangsadresse, der die Wortstelle in der adressierten Spalte oder dem Teil des zu verarbeitenden Speichers spezifiziert, den Eingabe- und Ausgabematrizen 14 und 20 nicht direkt zugeführt wird, sondern vielmehr, der Adressmodifikation 32. Diese Information und die während der Auslese-Operation des Teils 10-8 des Speichers entwickelte Information, die auch als Eingabe an die Adressmodifikation 32 angelegt wird, ermittelt die tatsächliche Adresse der Wortstelle für die funktioneilen Lese- und Schreiboperationen.

Mit diesen an die Eingänge dieser zwei Matrizen angelegten Signalen werden dann die Zeilentreiber 12 aktiviert, um richtige Halbstrom-Leseimpulse an die adressierten Zeilenleitungen anzulegen. Die ausgewählte Spalten-Treiberleitung 1OY wird nach dem Anlegen dieser Halbstrorn-Impulse jedoch vor ihrer Beendigung ebenfalls mit einem Halbstrom -Lesesignal erregt, das das "Abfragen der ausgewählten W.ortstelle verursacht und Ausgabesignale auf den Leitungen IQX erzeugt, die über die Matrix 20 und den Leseverstärker 22 zum Datenregister 24 übertragen werden. Während dieser zweiten Operation des Speicherzyklus, die eine Informations-Auslepe operation ist, wird die während der vorausgegangenen Adressentest- und Modifikationspperation aus den ,betriebsbereiten statusanzeigenden Speicherelementen des Teile 10-8 des Speichers aus ge-

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lesene Information in diesen Teil des Speichers -wieder eingeschrieben. Diese Information wird nach der ersten Ausleseoperation durch sieben Leitungen- 26B zu den Prüfbit-Treibern 30 zurückgeführt. Diese Treiber legen unter der Steuerung der Informations-Signale auf den Leitungen 2(>B Signale an .die-mit dem Teil 10-8 im Speicher verbundenen Zeilen-.' leitungen 1OX zur "selben Zeit an, zu der die ausgewählte Spei eher-Wortstelle abgefragt wird. Obwohl während der zweiten Operation des Speieherzyklus die adressierte Wortstelle abgefragt wird, ist die Operation ™ im Teil 10 -K eher eine Schreiboperation als eine Leseoperation. Auidiesem Grunde ist die Flußorientierung für eine binäre Eins und Null in den Speicherelementen des Teils 10-8 entgegengesetzt zu d-t r der anderen sieben Teilt· des Speichers.

Die letzte der drei wahrend eines normalen Speicherzyklus -durrligeführ-■ ten Operationen ist eine Schreiboperation, in der entweder das \orher ausgelescne Informationswort wieder eingeschrieben wird, oder «on neues Wort in.den Speicher eingegeben wird. Im erster en Fall worden die das wieder einzuschreibende Wort darstellenden Signal«· vorn Aus gäbe schalter 26 aus den Leitungen ZdB zu den Eingabeleitungen 1.1Λ für die Zeilentreiber 12 übertragen. Zur selben Zeit wird die Zeilen-, adressinformation, die die Stelle des Speichers spezifiziert, in der die Schreiboperation durchzuführen ist, über die Leitungen 32C von d-t-r Adressmodifikation 32 auf die Eingangsleitungen 14A der Eingabematrix für Zeilenauswahl 14 übertragen. Die Schreiboperation wird dann vir-

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oben angedeutet durchgeführt, indem der Spaltentreiber 16 aktiviert wird, um ein Signal an die ausgewählte Spaltenleitung 1OY zu legen, und indem die Zeilentreiber 12 erregt' werden, um, die die Information enthaltenden Signale an die Eingabematrix 14 zu legen.

Die Schreiboperation ist im wesentlichen dieselbe, wenn ein neues Wort in den Speicher einzugeben ist, sie differiert nur darin, indem dann die Informations signale von der Steuerung 34 direkt zu den Eingangs leitungen 12A für.die Zeitentreiber 12 übertragen werden.

Die Polarität des Signals, welches an die ausgewählte Spalten-Treibe»- leitung 1OY für die zuletzt beschriebene Schreiboperation im Teil 10-1 bis 10-7 des Speichers angelegt wurde, ist dieselbe wie die des Signals, welches während der ersten Operation des Speicherzyklus angelegt wurde, während der die Prüfbits für die adressierte Spalte aus dem Speicher ausgelesen wurden. Wenn zwei aufeinanderfolgende Lese-/ Schreiboperationen in derselben Spalte des Speichers durchgeführt werden, ist es möglich, daß die erste Operation des zweiten Speicherzyklus, das ist die Adressent·t- und Modifikationsoperation, gleichzeitig mit der letzten Operation des ersten Speicherzyklus durchgeführt wird, während der ein Wort in xlen ausgewählten Teil der adressierten Spalte geschrieben wird, ".'■-.·'■

Die Stromkreise für die Adressmodifikations-Funktion sind in den Fig. 2B und 2C dargestellt. Die Fig. 2 zeigt die Art und Weise, in der

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die Fig. 2B und 2C vereinigt werden müssen, um einen kompletten Stromkreis zu ergeben. Das Blockdiagramm der Fig. 2A stellt die Beziehung zwischen dem Block 32, wie er in Fig. 1 benutzt ist, und den Verbindungen und detaillierten Stromkreisen der Fig. 2B und 2C her. Wie bereits in der Beschreibung der Fig. 1 dargelegt wurde, werden die Ausgänge Von dem Teil 10-8 des-Speichers, die den betriebsfähigen Zustand der sieben Wortstellen in den adressierten Spalten anzeigen, als Eingänge an die Leitungen 26C gelegt. Der andere Eingang zur Adressmodifikation 32 ist die von den Teilen 32A angelegte Eingabeadresse für die Wortstelle. Die Funktion der Adressmodifikation ist, wenn erforderlich,modifizierte Adressen in einer geordneten Folge herzustellen in Erwiderung auf diejenigen Eingaben, die den Betriebszustand der Wortstelle anzeigen, der durch die Eingabeadresse sowohl als auch durch den Zustand der anderen vorhergehenden und nachfolgenden Stellen in der adressierten Spalte spezifiziert ist. Die in den Fig. 2B und 2C gezeigten sieben Leitungen 26C sind als Eingänge direkt mit sieben Schaltern verbunden, die durch die mit Sl bis S 7 bezeichneten Blöcke dargestellt sind. Die Blöcke Sl bis S7 sind als Teil eines Verschieberegisters verbunden, welches je aus acht mit TO bis T7 bezeichneten bistabilen Speichervorrichtungen oder Triggern hergestellt ist. Beim Start des ersten Schrittes eines jeden Speicherzyklus wird ein Signal von der Steuerung 34 in Fig. 1 zu der Leitung 32B geliefert und von dieser Leitung an einen Impulsgenerator 40 int Fig. 2B gelegt, der die Steuerimpulse liefert, die notwendig sind, um den Adresemodifikations-Stromkrei« zu bedienen,

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Der Impulsgenerator 40 erregt zunächst eine Rückstell-Leitung 42, die als Eingang mit jedem der acht Trigger TO bis T7 des Verschieberegisters verbunden ist. Die Verbindungen sind dergestalt, daß der Trigger TO in seinen binären Eons-Zustand und die verbleibenden Trigger in ihren binären Null-Zustand versetzt werden. Der Impulsgenerator legt dann an die Verschiebeleitung 44 eine Anzahl von Verschiebeimplusen an, die von der Adresse bestimmt werden, die anzeigt, welche der Wortstellen in der ausgewählten Spalte des Speichers betrieben werden soll. Diese Information wird von der Steuerung 34 den Leitungen 32A zugeführt, die als Eingänge mit dem Impulsgenerator 40 verbunden sind. Es wird daher nur ein Verschiebe impuls angelegt, wenn das erste Wort in der ausgewählten Spalte bearbeitet werden soll. Wenn das vierte Wort bearbeitet werden soll, sind vier Verschiebeimpulse erforderlich. Da der Betrieb des Systems der Fig. 1 nur die Benutzung von fünf der sieben Speicher stellen in jeder Spalte vorsieht, ist fünf auch die maximale Anzahl der vom Impulsgenerator 40 zugeführten Verschiebeimpulee.

Wenn man annimmt, daß alle Speicher stellen betriebsbereit sind und binäre Nullen vorhanden sind, die die Signale auf den Leitungen 26C als das Resultat des Auslesens der enteprechenden Spalte des Teils 10-8 des Speichers der Fig. 1 darstellen, übertragen die Schalter Sl bis S7 die Ausgabe vom vorhergehenden Trigger in das Verschieberegister direkt in den nächsten Trigger im Register. Unter diesen Umständen, wobei das Register ursprünglich mit einer im Trigger

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TO gespeicherten Eins und Nullet in. den restlichen Triggern Tl bis T7 hi.aif- -hlagt worden Ist, überträgt der erste Verschiebeimpuls die Eins in den Trigger Tl, und alle restlichen Trigger TO und T2 bis T7 werden auf Null gesetzt. Dieser Verschiebeimpuls wird für den ersten Trigger direkt über die Leitung 44 auf den mit 44-0 bezeichneten Verschiebeeingang und über die Tor-Schaltungen 46-1 bis 46-7 an die Verschiebeeingänge 44-1 bis 44-6 der anderen Trigger mit Ausnahme des Triggers T7, der keinen yerschiebeeingang benötigt, angelegt. Die ™

Tore 46-1 bis 46-6 werden von Invertem 4S-1 bis 48-6 gesteuert_#und jeder Inverter ist mit einer entsprechenden Ijeitung 26C verbunden. Jedes der Tore 46-1 bis 46-6 ist normalerweise geschlossen und wird geöffnet, um Signale von der Leitung 44 zu der zugehörigen Verschiebe-Eingangsleitung zu übcrt-agen, ween ein Signal von dem mit dem Tor verbundenen Inverter angelegt wird. Diese Signale werden angelegt, wenn die Leitung ?.6C, mit der der Inverter verbunden ist, ein eine binäre Null darstellendes Signal trägt. I

Alle Tore 46-1 bis 4b-6 sind offen, um Signale auf ihre zugehörigen Verschiebe -Eingangsleitungen zu übertragen, wenn alle Wortstellen in der ausgewählten Spalte betriebsbereit sind. Da zu dieser Zeit alle Schalter Sl bis S7 Signale direkt vom Ausgang 50 des vorhergehenden Triggers auf den Eingang 52 des nächstfolgenden Triggers im Register übertragen, verschiebt jeder vom Impulsgenerator 40 angelegte Verschiebeimpuls die ursprünglich ina Trigger TO gespeicherte binäre "Eins um eine Stelle nach rechts. Am Eide der Verschiebeoperation

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befinden sich alle Trigger bis auf einen, der der Anzahl der angelegten Verschiebeimpulse entspricht, im binären Null-Zustand und der eine Trigger, der die Anzahl der angelegten Verschiebeimpulse darstellt, befindet sich im binären Eins-Zustand. Der Trigger T3 befindet sich daher im binären Eins-Zustand, wenn das dritte Wort in der ausgewählten Spalte adressiert ist, und alle restlichen Trigger befinden sich dann im binären Null-Zustand. Die Ausgänge dieser Trigger sind über die Leitungen 54 mit den Toren 56 verbunden. Nachdem die Verschiebeoperation abgeschlossen ist, wird der Leitung 58, die als Eingang mit jedem der Tore 56 verbunden ist, vom Impulsgenerator 40 ein Signal zugeführt. Dieses Signal wird durch das eine dieser Tore geführt, welches dann mit dem Trigger im binären Eins-Zustand verbunden ist, um ein Ausgangssignal auf der zugehörigen Leitung 32C * herzustellen. Dieser Ausgang wird, wie in Fig. 1 dargestellt, zurückgeführt, um die Adressierung der Zeilenleitungen während der anschließend ' durchzuführenden Lese- und Schreiboperationen zu steuern.

Sind eine oder mehrere fehlerhafte oder nicht betriebsbereite Wortstellen in der ausgewählten Spalte vorhanden, so werden binäre Eins-Signale auf die entsprechenden Leitungen 26C gelegt, wenn der Teil 10-8 des Speichers abgefragt wird. Diese Signale werden an die Schalter Sl bis S7 und ebenso an die Inverter 48-1 bis 48-6 gelegt. Das Anlegen des binären Eine-Signals an irgendeinen der Schalter Sl bis S? ■ verursacht, daß dieser Schalter vom vorhergehenden Trigger über die

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Leitung 50 angelegte Eingaben an den Eingang 60 leitet, der nicht mit dem nächsten Trigger im Verschieberegister, sondern mit dem nächstfolgenden Schalter im Schieberegister verbunden ist. Zur selben Zeit, wenn ein Signal, welches eine nicht betriebsbereite Wortstelle anzeigt, mit irgendeinem der Inverter 48-1 bis 48-6 über die durchgeschaltete Leitung 26C angelegt wird, wird das zugehörige Tor 46-1 bis 46-6 so gesteuert, daß es die Verschiebe signale auf der Leitung 44 zum Verschiebeeingang des damit verbundenen Triggers nicht weiterleitet.

Genauer gesagt, wird der Impulsgenerator 40 so gesteuert, daß er drei Verschiebeimpulse anlegt, wenn wiederum angenomen wird, daß die dritte Wortstelle in der ausgewählten Spalte des Speichers adressiert wird. Wenn zur selben Zeit ein binäres Eins-Signal auf der zweiten Leitung von links der Leitungen 26G vorhanden ist, welches anzeigt, daß die zweite WoxtstelXe in der ausgewählten Spalte des Speichers nicht betriebsbereit ist, legt das Tor 46-2 keine Verschiebesignale

e an den Trigger T2 und der Sehalter S2 wird so gesteurt, daß er die

an seine Eingabeleitung 50 angelegten Eingabesignale an den Eingang *

60 für den nächstfolgenden Schalter S3 überträgt statt auf den Trigger T2. Der Effekt dieser Anordnung vom S chaltungs Standpunkt aus ist der, den Trigger T2 vom Verschieberegister wegzunehmen, und nach dem Anlegen der drei Eortachaltimpulse wird im Trigger T4 eine binäre Eins gespeichert« Wenn da» Signal vom Impulsgenerator 40 an, die Leitung 5i angelegt iet, wird als Ergebnis dieses Signal durch das vierte Tpr 56 geleitet, pv #ie vierte "Vfwtfttelle im Teil lö-4 des

der Fig^ 1 zu adressieren, welches die dritte benutzbare Stelle in der adressierten Spalte ist. Wenn beispielsweise zwei fehlerhafte Stellen vorhanden sind und man annimmt* daß die erste und die zweite Wortstelle nicht betriebsberei^ind, sind auf den ersten beiden Leitungen 26G binäre Eins-Signale vorhanden, wobei beide Tore 46-1 und 46-2 außerstand gesetzt werden, Verschiebeimpulse an die Trigger Tl und T2 anzulegen« Beide Schalter Sl und S2 werden zu dieser Zeit von diesen Signalen so gesteuert, daß sie die angelegten Eingangssignale auf die Ausgangsleitungen 60 für diese Schalter übertragen, statt aui die Ausgangsleitung 52, Das während der ersten Verschiebeoperation erstellte Ausgangssignal durchläuft daher, wenn die binäre Eins vom Trigger TO übertragen ist, den Schalter Sl zur Ausgabeleitung 60 zum Schalter S2_t. i?^a der Schalter S2 ebenfalls von einer ..-.-. . - der ■. . ■-."'"

binärenEins-Eingabe auf der durchverbu«denelV Leitungen 26G gesteuert wird, wird das die binäre Eins darstellende Signal vorn Trigger TO von der Ausgabeleitung60des Schalters $2 als Eingabe zum Trigger T3 angelegt, Nachfolgende an die Verachiebeleitung 44 angelegte Impulse schalten die binäre Eins zaxn richtigen Trigger in der geordneten Reihenfolge waiter» de,r mit der Wq?tatejje tn der Anardwing übereinstimixit, in der die Lege- und SchreibQ|iefation stattfinden soll» Wenn di<e erste u**d zweite Wesp|*teile in det atiegtwählten Spali© nicht litetriipbsibereit $§i£ und e^ne Adresse; a^zieigt,, daMi die dirltte: WortsteHe zu b.eä^beite^ %ik%. iehjfeiMn die &pei aji dilfe ΖΜ*®&% 44 abgelegten

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betriebsbereiten Wortstelle in der ausgewählten Spalte der Speicheranordnung übereinstimmt.

Der Impulsgenerator 40 wird betrieben, um an die Leitung 5β Impulse anzulegen, die durch das zugehörige der Tore 56 auf die durchgeschaltete Leitung 32C während der zweiten und dritten Schritte eines jeden Speicherzyklus durchgeleitet werden. Genauer gesagt wird ein Ausgang an der richtigen der Leitungen 32C vorgesehen, um das tatsächliche Lesen in der ausgewählten Wortstelle in der geordneten Reihenfolge zu steuer-und daran anschließend das Schreiben in diese Stelle zu steuern. Da diese Signale während der Anfangsphasen der Lese- und Schreiboperationen übermittelt werden, ist es weiterhin möglich,wie oben erwähnt, wenn zwei aufeinanderfolgende Speicherzyklen in derselben Spalte der Anordnung durchzuführen sind, den Teil 10-8 des Speichers als erste Operation für den zweiten solchen Speiche rzyklus· zur selben Zeit auszulesen, zu der die Schreiboperation durchgeführt {

wird, die der dritte Schritt des ersten Spei ehe rzyklus ist.

In der oben beschriebenen Aueführungsform der Erfindung wird der Speicher 10 der Fig. 1 auf solche Art und Weise betrieben, daß Spei ehe rzyklen in jeder Spalte des Speichers ausgeführt werden könnaj, solange noch fünf der sieben Wortstellen in dieser Spalte betriebsbereit sind, und diese Betriebsart mit fehlerhaften Speicher stellen erfordert keinerlei Änderung in den von der Steuerung 34 an den Spei-

eher gelegten externen Adressen. Bei dieser Betriebsart kann jede

Spalte des Speichers als separater Teil angesehen werden, der eine Anzahl Wortstellen und zusätzliche Speicherelemente enthält, die den Status dieser Wortstellen anzeigt. Die Anordnung braucht nicht so eingeschränkt zu werden, d. h., jeder Teil des Speichers kann mehr als eine Spalte enthalten oder die Anordnung kann so sein, daß die extra Worts.tellen in jeder Spalte als Ersatz für fehlerhafte Stellen nicht nur in dieser Spalte benutzt werden können, sondern auch in einer oder mehreren Spalten. In dieser Betriebsart ist der Teil 10-8 des Speichers größer und jede Spalte enthält statusanzeigende Speicherelemente nicht nur für die adressierte Spalte, sondern für einen größeren Teil des Speichers. Die Adressmodifikation erfordert in dieser Betriebsart mehr Stromkreise, stellt jedoch, wie in der speziellen Ausführungsform beschrieben, Ausgänge mit tatsächlichen Adressen in einer geordneten Folge zur Verfügung in Erwiderung auf die Eingabe-Adressinformation und Eingaben, die den betriebsbereiten Status des adressierten Teils des Speichers anzeigen. Besonderes Augenmerk sollte auf die Tatsache gerichtet werden,' daß bei dieser Betriebsart ein statusanzeigendes Speicherelement in seinen binären Eins-Zustand in einer Spalte gesetzt werden kann, nicht weil die entsprechende Wortstelle nicht betriebsbereit ist, sondern weil diese Wortstelle als Ersatz für eine nicht betriebsbereite Wortstelle in einer früheren Spalte benutzt wird. Weiterhin kann die Adressmodifikation Teilstromkreise enthalten für die Verschiebung in eine geordnete Folge nicht nur zwischen Wertstellen in der gleichen Spalte oder im gleichen Teil des Speichers, sondern von Spalte zu Spalte. Da die im Adressmodifikationsstromkreis benutzten Bauteile ,Hoch-

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geschwindigkeits-Bauteile sind, die ihre Funktion in einem kleinen Bruchteil der Zeit ausführen, der für eine Speicheroperation erforderlich ist, addiert sich die für die Adressmodifikation selbst erforderliche Zeit nicht zur Speicherzykluszeit, wo sogar verfeinerte Ausführungsformen verwendet werden. Die Adressmodifikation erfordert jedoch eine extra Speicheroperation während jedes Speicherzyklus, um die betriebsbereiten Status-Speicherelemente abzufragen, wohingegen Λ

in sehr umfangreichen Großspeichern die Betriebserfordernisse dergestalt sind, daß der Großspeicher in Verbindung mit kleineren Hoch'geschwindigkeits-Speichern benutzt werden kann, um insgesamt hohe Datenverarbeitungsraten zu erzielen.

Claims (3)

PATEN TANSPRU CHE

1. Verfahren zum Betrieb von wortadressierbaren Datenspeichern

mit mehreren defekten Speicherelementen und je einem Wort zugeordneten zusätzlichen, statusanzeigenden Speicherelementen, dadurch gekennzeichnet, daß beim Adressieren eines Wortes ein

Mt
Pfüftreiber (30) zunächst das dem Wort zugeordnete zusätzliche, statusanzeigende Speicherelement (10 -8) abfragt, daß das Ausgangssignal des zusätzlichen Speicherelements eine Vorrichtung zur Adressmodifikation (32) erregt, und daß beim Vorliegen eines Wortes mit einem oder mehreren defekten Speicherelementen die Vorrichtung statt der adressierten eine andere Wortstelle in geordneter Aufeinanderfolge auswählt«

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung zur Adretsmödifikation ein Ver schieberegister aus bistabilen Speicherelementen enthält, dessen Fortschaltung durch eine durch die Adresse der Wöftsteiie bestittimte Anzahl von Verschiebeimpulsen erfolgt, daß bei einem oder mehreren defekten Speicherelementen der Wörtstelle die zugehörige Stufe der bistabilen Speicliervorrichtung umgangeri, d. h« nicht gesetzt wird, und daß nicht die adressierte defekte Wöftsteiie, üöndern die nächstfolgende betriebsbereite Wöftiteile im Speicher (10-1 . bit lö-fj

3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet,

daß nach zerstörendem Lesevorgang das Wiedereinschreiben der vorher ausgelesenen Information in die zusätzlichen, statusanzeigenden Speicherelemente unter der Mitwirkung des einen
Halbstromes erfolgt, der die Spaltenleitung der Speicherelemente an der durch die modifizierte Adresse angegebenen Wortstelle durchfließt.

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