DE2234982A1

DE2234982A1 - Expanderschaltung fuer ein programmierbares steuergeraet

Info

Publication number: DE2234982A1
Application number: DE2234982A
Authority: DE
Inventors: Louis G Baron; William W Kiffmeyer
Original assignee: Allen Bradley Co LLC
Current assignee: Allen Bradley Co LLC
Priority date: 1971-07-28
Filing date: 1972-07-17
Publication date: 1973-02-08
Also published as: IT963062B; SE378920B; GB1379941A; FR2147211B1; CA970876A; US3806877A; FR2147211A1

Description

ALLEN-BRADLEY COMPANY, 1201 South Second Street, Milwaukee, Wisconsin (U.S.A.)

"Expanderschaltung für ein programmierbares Steuergerät"

Die Erfindung betrifft eine Expanderschaltung zum Vergrößern der Eingangs-Ausgangs-^Kapazität eines programmierbaren Steuergerätes mit einer ersten Adressenbank. Programmierbare Steuergeräte dieser Art sind in der älteren deutschen Patentanmeldung P 22 19 918.4 beschrieben.

Eine solche programmierbare Steuerschaltung nimmt Eingangssignale an, die den Zustand verschiedener Eingangsgeräte, wie z.B. Grenzschalter, Druckknöpfe, Magnetspulen und photoelektrische Zellen, anzeigen und vergleicht diese Eingangszustände mit den Zuständen, die in einem gespeicherten Programm beschrieben sind und erregt oder entregt dann Ausgangseinrichtungen entsprechend den Instruktionen des Programmes. Die verschiedenen Eingangsgeräte sind mit Werkzeugmaschinen oder anderen industriellen Einrichtungen verbunden und jedes Gerät ist mit einer besonderen Eingangsschaltung des

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Steuergerätes verbunden. Entsprechend sind auch die verschiedenen Ausgangsgeräte mit den Werkzeugmaschinen oder industriellen Einrichtungen verbunden und jede ist zu ihrer Betätigung mit einer besonderen Ausgangssehaltung im Steuergerät verbunden. Das Programm des Steuergerätes ist in einer Speichermatrix in Form einer Serie von Einwort-Instruktionen gespeichert. Jede Instruktion besteht aus einem Operationscode und einem Adressencode. Die Instruktion kann z.B. das Steuergerät anweisen, den Zustand (eine Operation) eines bestimmten Eingangsgerätes abzulesen, das durch den Adressencode bezeichnet ist. Eine Instruktion kann auch das Steuergerät anweisen, ein bestimmtes Ausgangsgerät, das durch den Adressencode bezeichnet wird, zu aktivieren (eine Operation). Mit anderen Worten gesagt, ist jedes Eingangs- oder Ausgangsgerät mit einer bestimmten Eingangs- oder Ausgangsschaltung in dem Steuergerät verbunden, die ihrerseits einem Adressencode in einer Instruktion des Programmes zugeordnet ist und durch ihn betätigt wird.

Jede Instruktion ist ein binäres Wort, das aus einer Mehrzahl von Bits besteht. Die Zahl der Bits in jeder Instruktion ist durch die Art der in dem Steuergerät verwendeten Speichermatrix begrenzt. So sind z.B. handelsübliche Speichermatrizen, wie si^Ln Steuergeräten verwendet werden, auf Worte von 8, 12 oder 16 Bit Länge begrenzt. In dem Steuergerät, das in der oben genannten älteren deutschen Patentanmeldung beschrieben ist, kann die Speichermatrix 64 8 Bit lange Worte speichern. Da 2 Bit in jeder Instruktion für den Operationscode verwendet werden, bleiben 6 Bit für den Adressencode.

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Verwendet man übliche Decodierungsverfahren, so ist es möglich, 64 Adressen direkt mit einem Einwort-Adressencode zu bezeichnen. Mit anderen Worten gesagt, heißt dies, daß mit Verwendung von Standard-Decodierschaltungen ein Maximum von 64 adressierbaren Eingangs-Aus gangs-Geräten durch das in der oben genannten Anmeldung beschriebene Steuergerät gesteuert werden können.

Selbstverständlich kann die Kapazität,, der Speichermatrix erhöht werden, so daß größere Wortlängen verwendet werden können und eine größere Zahl von zugeordneten Eingangs-Ausgangs-Geräten adressiert werden kann. Eine solche Lösung ist jedoch aufwendig, sowohl hinsichtlich der Kosten der Speichermatrix als auch hinsichtlich der Kosten für die zusätzlichen Schaltungen, die erforderlich sind, um jede Instruktion zu decodieren. .

Der Erfindung liegt nun die Aufgabe zugrunde, die Zahl der mit dem Steuergerät verbindbaren Eingangs-Ausgangs-Geräte zu vergrößern, ohne gleichzeitig die Größe der Speichermatrix erhöhen zu müssen.

Diese Aufgabe wird gelöst durch eine Expanderschaltung der eingangs genannten Art, die gekennzeichnet ist durch eine Gatterschaltung, die in einer aus dem Steuerungsspeicher ausgelesenen Instruktion einen nicht adreesierbaren Operationscode BRT und einen Adressencode feststellt, wobei die Gatterschaltung ein adressierbares Operationssignal XIC für die zentrale logische Einheit des Steuergerätes erzeugt, die erste Adressenbank deaktiviert und eine zweite Adressenbank aktiviert, wenn sowohl der nicht' adressierbare Operationscode BRT und ein Adressencode in derselben aus dem Speicher ausgelesenen

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Instruktion enthalten sind.

Die Erfindung umfaßt also Mittel zum Vergrößern der Eingangs-Ausgangs-Kapazität eines programmierbaren Steuergerätes durch Verwendung adressierbarer Operationsinstruktionen zum Umschalten zwischen zusätzlichen Adressenbanken und durch Verwandeln nicht adressierbarer Operationsinstruktionen in adressierbare Instruktionen, die einer getrennten, zusätzlichen Adressenbank zugeführt werden.

In programmierbaren Steuergeräten und insbesondere in dem in der oben genannten älteren deutschen Patentanmeldung beschriebenen Steuergerät werden verschiedene Operationssignale aus einem Operationscoöe in jeder Instruktion, die aus dem Speicher ausgeleeen wird, decodiert.

Diese Operationen umfassen passive Operationen, so das Prüfen, ob ein Eingangskreis geschlossen ist (XIC) und das Prüfen, ob ein Eingangskreis offen ist (XIO), sowie aktive Operationen, so wie das Speichern des Ergebnisses eines geprüften Zweiges (BRT) und das Betätigen eines Ausgangsgerätes (SET). Die XIC, XIO und SET-Qperationen gehören zu besonderen Eingangs- oder Ausgangsgeräten und ihre Instruktionen enthalten daher einen 6 Bit-Adressencode. Die BRT-Operation ist jedoch nicht adressierbar. Die BRT-Instruktion ist keinem besonderen Eingangs- oder Ausgangsgerät zugeordnet, sondern betätigt statt dessen die zentrale logische Einheit des Steuergerätes.

Die vorliegende Erfindung umfaßt das Expandieren der Eingangs-Aus-

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gangs-Kapazität eines programmierbaren Steuergerätes durch das automatische Ausführen einer adressierbaren Operation, wenn ein nicht adressierbarer Operationscoäe von einem Adressencode begleitet ist. Dies heißt, daß, wenn eine BRT-Instruktion, die eine Adresse enthält, aus der Speiehermatrix ausgelesen wird, eine Torschaltung eine zweite Adressenbank aktiviert, die adressierbare Schaltungen enthält. Eine solche Instruktion betätigt automatisch direkt die zentrale logische Einheit des Steuergerätes, um eine adressierbare Operation an der adressierten Schaltung in der zweiten Adreseenbank auszuführen. Das programmierbare Steuergerät, dem diese Torschaltung zugeordnet ist, hat einen Operationsdecoder, der den Operationscode in jeder aus dem Speicher ausgelesenen Instruktion empfängt und der als Antwort darauf ein Operationssignai erzeugt. Solche Steuergeräte haben auch einen Adressendecoder, der in Antwort auf einen Adressencode in jeder aus dem Speicher ausgelesenen Instruktion ein Betätigungssignal erzeugt. Die Torschaltung ist so verbunden, daß sie sowohl das in Antwort auf eine nicht adressierbare Instruktion erzeugte Operationssignal und das in Antwort auf einen begleitenden Adressencode erzeugte Betätigungssignal empfängt und als Antwort darauf eine erste Adres3eribank deaktiviert, eine zweite. Adressenbank aktiviert und die zentrale logische Einheit anweist, eine adressierbare Operation auszuführen. Obwohl der Adressencode mit einer besonderen Schaltung in jeder Adressenbank verbunden ist, wird nur die Schaltung in der aktivierten, zweiten Adressenbank durch die Instruktion gerufen.

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Die Erfindung umfaßt weiter Mittel zum Expandieren der Eingangs-Ausgangs-Kapazität eines programmierbaren Steuergerätes mit Hilfe eines elektronischen Schalters, der mit dem Steuergerät verbunden ist und der ein Operationssignal vom Operationsdecoder und Betätigungssignale vom Adressendecoder empfängt. Der elektronische Schalter betätigt als Antwort darauf selektiv eine einer Mehrzahl von Adressenbanken. Der elektronische Schalter wird ähnlich wie eine Ausgangsschaltung gesteuert. Der Adressencode in der Steuerinstruktion bestimmt die vorzubereitende Adressenbank. Als eine Folge davon werden Adressencodes in aufeinanderfolgenden, aus dem Speicher ausgelesenen Instruktionen lediglich Schaltungen in der vorbereiteten Adressenbank aufrufen. Eine Instruktion, die den elektronischen Schalter anweist, eine andere Adressenbank vorzubereiten, muß aus der Speichermatrix ausgelesen werden, bevor eine Schaltung in dieser Bank gerufen werden kann.

Die Erfindung betrifft weiter die Vergrößerung der Eingangs-Ausgangs-Kapazität eines programmierbaren Steuergerätes durch eine Kombination der oben beschriebenen Mittel. Zu diesen Zweck wird eine Summierschaltung verwendet, die mit dem Ausgang der Torschaltung und dem Ausgang des elektronischen Schalters verbunden ist. Eine Mehrzahl von Paaren von Adressenbanken ist mit dem Ausgang der Summierschaltung verbunden, die auf den elektronischen Schalter anspricht, um selektiv eines der Paare von Adressenbanken vorzubereiten und die auf die Torschaltung anspricht, um

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selektiv eine Adressenbank des vorbereiteten Paares zu aktivieren. Eine Schaltung in der vorbereiteten, aktivierten Adressenbank kann dann durch den Adr'ess encode in der Instruktion aufgerufen werden.

Mehrere Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargeäbellt und werden im folgenden näher beschrieben. Es sseigen :

Pig. 1 das Blockschaltbild eines Teiles eines programmierbaren Steuergerätes gemäß der Erfindung mit einer Torschaltung und einem elektronischen Schalter,

Fig. 2 das schematische Schaltbild der Summierschaltung und der Adressenbank,

Fig. 3 das schematische Schaltbild einer in den Adressenbanken der Fig. 2 enthaltenen Eingangsschaltung und

Fig. Jj das schematische Schaltbild einer in den Adressenbanken der Fig. 2 enthaltenen Ausgangsschaltung.

Das in Fig. 1 dargestellte digitale Steuergerät wird durch ein Programm gesteuert, das in einer Speichermatrix 1 gespeichert ist. Dieses Programm ist als eine Folge von Instruktionen gespeichert, wobei jede Instruktion ein binäres Wort ist, das 8 Bit (Binärziffern) lang ist. Jedes Wort, oder Instruktion, besteht aus einem 2 Bit-Operationscode und einem 6 Bit-Adressencode. Der Operationscode definiert den durch das digitale Steuergerät auszuführenden

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Steuervorgang und der Adressencode identifiziert ein bestimmtes Eingangs- oder Ausgangsgerät, das durch das Steuergerät abgelesen oder betätigt werden soll.

Die Speichermatrix 1 ist eine Diodenmatrix oder ROM (Nur-Lese-Speicher) mit einer Kapazität von 64 8 Bit-Worten. Die Worte werden eines zur Zeit nacheinander ausgelesen und erscheinen als 8 digitale Signale, eines an jeder von zwei Operations-Ausgangsleitungen 2 und 3 und eines an jeder von sechs Adressen-Ausgangsleitungen 4 bis 9. Die Speichermatrix 1 ist ein handelsübliches Bauelement, dem zum Auslesen eines der 64 in ihr gespeicherten' Worte digitale Signale an den sechs Eingangsanschlüssen 10 zugeführt werden. Ein Zähler 11 ist mit einem Taktimpulsgenerator 12 verbunden, der eine kontinuierliche Folge von 6 Bit langen digitalen Signalen erzeugt, die, synchron mit einer 100 kHz-Rechteckwelle, die durch den Taktimpulsgenerator 12 erzeugt wird, eine Instruktion zur Zeit, der Speichermatrix 1 zugeführt werden. Wenn die letzte Instruktion ausgelesen wird, wird die Folge wiederholt und so das Programm wieder gelesen. Es ist für den Fachmann selbstverständlich, daß Kernspeicher oder andere Speichergeräte mit unterschiedlicher Speicherkapazität anstelle des hier beschriebenen Nur-Lese-Speichers eingesetzt werden können.

Jedes Wort in der Speichermatrix 1 hat einen 6 Bit binären Adressencode, der als ein Signal durch die Adressenausgangsanschlüsse 4 bis 9 ausgelesen wird. Ein Adressencode 13 empfängt diese Adressen-Ausgangssignale. Und jeder Satz von Adressensignalen repräsentiert

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eine der Oktalzahlen O bis 77· Der Adressendecoder 13 ist eine Standard-Schaltung, die jedem Satz von Adressensignalen liest und als Antwort darauf ein Aktivierungssignal an einer der acht kennzeichnensten Ziffern-Ausgangsanschlüsse 14_Q_₇ und an einem der acht im wenigsten kennzeichnenden Ausgangsanschlüsse 15_Q_₇ erzeugt. Wenn z.B. die Oktalzahl oder Adresse 47 in dem Adressencode einer aus der Speichermatrix 1 ausgelesenen Instruktion enthalten ist, erzeugt der Adresserideooder 13 ein positives Aktivierungssignal am kennzeichnensten Ziffern-Ausgangsanschluß I4j. und am am wenigsten kennzeichnenden Ziffern-Ausgangsanschluß 15₇·

Jeder der Ausgangsanschlüsse 14_Q__₇ des Decoders bildet mit einem der Ausgangs anschlüsse 15g_₇ des Decoders ein Paar, um einen Satz von 64 getrennten Adressen zu bilden. Physikalisch ist daher jede Adresse ein Paar von Leitungen, das mit dem Adressendecoder 13 verbunden ist, der ein logisch hohes oder Aktivierungssignal an diesen Leitungen erzeugt, wenn der entsprechende Adressencode aus der Speichermatrix 1 ausgelesen wird. Es können somit, wie dies in der genannten älteren Anmeldung beschrieben ist, insgesamt 64 Eingangs-Ausgangs-Schaltungen direkt dem Adressendecoder 13 zugeordnet und durch einen Adressencode in der aus der Speichermatrix 1 ausgelesenen Instruktion aktiviert werden. Die Erfindung gibt nun Mittel an, um die Eingangs-Ausgangs-Kapazität des programmierbaren Steuergerätes über 64 Adressen hinaus zu erhöhen.

Wie in Fig. 3 dargestellt, ist jede, der Eingangsschaltungen in dem Steuergerät an einer Adresse angeordnet und umfaßt ein NAND-

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Gatter 16 mit einem Eingangsanschiuß 17 > der mit dem kennzeichnensten Ausgangsanschluß l^l\ des Adressendecoders 13 verbunden ist,' sowie einen Eingangsanschluß 18, der mit dem am wenigsten kennzeichnenden Zifferri-Ausgangsanschluß 15 des Adressendecoders 15 verbunden ist. Ein dritter Eingangsanschluß 19 des NAND-Gattera kann mit einem äußeren Gerät, wie z.B. einem Grenzschalter oder eimern anderen ELngangsgerät, verbunden werden. Obwohl die Wahl der Polarität beliebig Ist, wird ein logisch hohes Signal am Eingangs ans cn luß 19 fr» η einem solchen äußeren Eingangsgerät empfangen, wenn dieses betätigt oder geschlossen wird. Ein vierter Eingangsanschluß 20 des NAHD-(iattfir:s kann mit einer Adresaenbank-Öcimmelleitung 21 verbunden werden. Dia Art der Verbindung wird weiter unten näher beschrieben.

Uenn daa thUID-Gatter 16 adressiert Ist, wird durch den Adressendecoder 15 logisch hohes Potential an seine Eingangsanschlüsse 17 und lO gelegt. Zusätzlich wird, wenn das NAND-Gatter¹ 16 gerufen ist, logisch hohe« Potential über die Adressenbank-Sammelleitung 21 an seinen Eingarigsanschluß 20 gelegt. Als eine Folge davon wird ein Logisch niedriges Potential an seinem Aus gangs ans chi uß 22 erzeugt,· wenn das äußere, mit seinem Eingangsanschluß 19 verbundene Gerät betätigt oder geschlossen wird. Der Ausgangsanschluß 22 jeder Eingangsschaltung ist mit einer einzigen logischen Eingangs-Sammelleitung 23 verbunden und somit kann, wenn eine beliebige der Eingangsschaltungen des Steuergerätes aufgerufen ist, der Status oder der Zustand des zugeordneten äußeren Gerätes durch Peststellen des logischen Zustandes der Eingangs-Sammelleitung 23 abgelesen werden.

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Wenn von dem äußeren Gerät ein Zustandesignal empfangen wird, wird ein logisch niedriges Potential der logischen Eingangs-Sammelleitung 23 zugeführt, ansonsten bleibt diese Leitung auf logisch hohem Potential.

Wie die Fig. 4 zeigte ist jede der Ausgangsschaltungen des Steuergerätes an eine Adresse angeordnet und umfaßt ein NAND-Gatter 24, einen J-K-Plip-Flop 25, einen Eingangsihverter 26 und einen Ausgangs' inverter 27. Zwei Eingangsansehlüsse 28 und 29 des NAND-Gatters 24 führen zu einem Paar von Ausgangsanschlüssen 14 und 15 des Adressendecoders. Ein dritter Eingangsanschiuß 30 des NAND-Gatters ist mit der E3£pansions-Sammelleitung 21 und ein vierter Eingangs ans chluß 31 des NAND-Gatters mit eineni Q-Anschluß 32 des J-K-Flip-Flop 25 verbunden. Der Eingangsanschluß 28 des NAND-Gatters ist über eine erste Koppeldiode 33 mit einem Taktanschluß 34 des J-K-Flip-Flops 25 verbunden, der Eingangsanschluß 29 des NAND-Gatters über eine zweite Koppeldiode 35 mit dem Taktanschluß 34 und schließlich der dritte Eingangsanschluß 30 des NAND-Gatters über eine dritte Koppeldiode 36 mit.dem Taktanschluß 34. Ein Ausgangsanschluß 37 des NAND-Gatters 24 jeder Ausgangsschaltung ist mit der logischen Eingangsleitung 23 verbunden. Der Taktanschluß 34 jeder Ausgangsschaltung ist über eine Diode 38 mit einer Taktimpuls-Sammelleitung 39 verbunden, die zu der zentralen logischen Einheit des Steuergerätes führt, die weiter unten näher beschrieben wird. Ein Eingangsanschluß 40 des Eingangsinverters 26 ist mit einem J-Anschluß 41 des Flip-Flops 25 und ein Ausgangsanschluß 42 des Eingangsinverters 26 mit einem K-Anschluß 43 des Flip-Flop 25 verbunden. Der Exngangsanschluß 40 und der K-An-

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Schluß 4l jedes Flip-Flop 25 sind mit einer einzigen von der zentralen logischen Einheit des Steuergerätes kommenden logischen Ausgangsleitung 44 verbunden. Ein Q-Anschluß 45 des Flip-Flops 25 ist mit einem Eingangsanschluß 46 des Ausgangsinverters 27 verbunden. Ein Eingangsanschluß 47 des Inverters 27 kann mit einem äußeren Gerät, wie z.B. einem Motorstarter oder einem anderen gesteuerten Gerät, verbunden werden.

Der J-K-Flip-Flop 25 steuert das mit dem Ausgangsanschluß 47 verbundene Ausgangsgerät und zeigt auch den Status oder den Zustand dieses Ausgangsgerätes an. Der J-K-Flip-Flop 25 ist eine handelsübliche Schaltung, die entweder im rückgestellten oder im eingestellten Zustand bistabil ist. Wenn sie rückgestellt ist, liegt an dem Q-Anschluß 32 niedriges Potential und an seinem Q-Anschluß 45 hohes Potential. Der Flip-Flop 25 wird durch die Rückflanke eines negativen Taktimpulses eingestellt, der dem Taktanschluß 24 zugeführt wird, wenn die Ausgangsschaltung über die Kopplungsdioden 33 und 35 adressiert wird und wenn sowohl an der Expansionssammelleitung 21 als auch am J-Anschluß 41 hohes Potential liegt. Am so eingestellten Flip-Flop nehmen der Q-Anschluß 32 hohes und der Q-Anschluß 45 niedriges Potential an. Das niedrige Potential am Q-Anschlu* 45 wird durch den Ausgangsinverter 27 in ein hohes Potential umgewandelt und dient dazu, das mit dem Ausgangsanschluß 47 verbundene, gesteuerte äußere Gerät zu betätigen. Der Flip-Flop 24 wird durch die Rückflanke eines Taktimpulses zurückgestellt, der seinem Taktanschluß 34 zugeführt wird, wenn die Ausgangsschaltung über die Kopplungsdioden 33, 35 und

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36 gerufen wird und wenn seinem K-Anschluß 43 ein hohes Potential zugeführt wird. Wenn aufgerufen ist, liegen die Eingangsanschlüsse 48, 29 und 30 des NAND-Gatters auf hohem Potential und der Zustand des Q-Anschlusses 32 des Flip-Flop 25 wird der logischen Eingangs-Sammelleitung 23 zugeführt. Somit ist, wenn das mit dem Ausgangsanschluß 45 verbundene gesteuerte äußere Gerät betätigt wird, am Q-Anschluß 32 hohes Potential vorhanden und ein niedriges Potential wird der logischen Eingangs-Sammelleitung 23 zugeführt. Wenn andererseits das gesteuerte Gerät nicht betätigt ist, bleibt die logische Eingangs-Sammelleitung 23 auf hohem Potential, wenn die Ausgangsschaltung gerufen wird.

Die logische Eingangs-Sammelleitung 23» die logische Ausgangs-Sammelleitung 44 und die Taktimpuls-Sammelleitung 39 sind mit einer in Fig. 1 dargestellten zentralen logischen Einheit 48 verbunden. In der oben genannten älteren deutschen Patentanmeldung ist die Schaltung und die"Arbeitsweise dieser zentralen logischen Einheit sehr ausführlich beschrieben. Kurz gefaßt, arbeitet die zentrale logische Einheit 48 in Antwort auf Operationssignale, die durch einen Operationsdecoder 49 erzeugt werden, um

1. den Status der logischen Eingangs-Sammelleitung 23 (XIO, XIC) abzulesen,

2. diese Information zu speichern (BRT) und

3. Befehlssignale auf der logischen Ausgangs-Sammelleitung 44 zu erzeugen (SET).

Die vier Operationssignale XIO, XIC, BRT und SET werden aus einem 2 Bit-Operationscode decodiert, der an den beiden Operations-Aus-

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gangsanschlüssen 2, 3 der Speichermatrix ausgelesen wird. Der Operationsdecoder 49 empfängt diesen 2 Bit-Operationscode immer dann, wenn ein in der Speichermatrix 1 gespeichertes Wort gelesen wird und erzeugt als Antwort darauf eines der vier Operationssignale für die zentrale logische Einheit. So wird z.B. eine XIC-Instruktion aus der Speichermatrix ausgelesen und decodiert, um die zentrale logische Einheit 48 zu betätigen, damit sie den Spannungspegel oder den logischen Statu» der logischen Eingangs-Sammelleitung 23 abliest. Die Instruktion enthält auch einen Adressencode, der decodiert wird, um gleichzeitig das gewünschte Eingangs-Ausgangs-Gerät zu rufen. Der Zustand dieses Gerätes erscheint auf der logischen Eingangs-Sammelleitung 23 als ein Spannungspegel, der durch die zentrale logische Einheit 48 für eine weitere Verwendung gespeichert wird. Eine SET-Instruktion enthält auch einen Adressencode. Eine solche Instruktion bewirkt, daß der Operationsdecoder 49 der zentralen logischen Einheit 48 über eine SET-Sammelleitung 50 ein Operationssignal zuführt. Als Antwort darauf erzeugt die zentrale logische Einheit 48 ein Befehlssignal, das über die logische Ausgangs-Sammelleitung 44 der durch die Instruktion gerufenen Ausgangsschaltung zugeführt wird. Eine dritte Instruktion, BRT (ohne Adressencode) bewirkt, daß der Operationsdecoder 49 ein Operationssignal erzeugt, das über eine BRT-Sammelleitung 51 der zentralen logischen Einheit 48 zugeführt wird. Dieses Operationssignal bewirkt, daß die zentrale logische Einheit 48 das Ergebnis einer Gruppe von vorhergehenden Instruktionen speichert.

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Die jetzt beschriebene Expansions- oder Erweiterungsschaltung kann mit dem oben beschriebenen programmierbaren Steuergerät verwendet werden, um die Anzahl der durch ein in der Speichermatrix 1 gespeichertes Programm steuerbaren Eingangs- und Ausgangsschaltungen zu erhöhen.

Wie in Pig. 1 dargestellt, ist in die BRT-Sammelleitung 51 zwischen dem Operationsdecoder 49 und der zentralen logischen Einheit 48 eine Torschaltung eingefügt, die ein NAND-Gatter 52 und ein NICHT-Gatter

53 enthält, die in Serie geschaltet sind. Die von dem Operationsdecoder 59 kommende BRT-Sammelleitung 51 ist mit einem Eingangsanschluß

54 des NAND-Gatters 52 und einem Eingangsanschluß 55 eines UND-Gatters 56 verbunden. Ein Ausgangsanschluß 57 des NAND-Gatters 52 ist mi einem Eingangsanschluß 58 des NICHT-Gatters 53 und mit einem zweiten Eingangsanschluß 59 des UND-Gatters 56 verbunden. Ein Ausgangsanschluß 60 des NICHT-Gatters 53 ist mit der zentralen logischen Einheit 48 verbunden. Ein zweiter Eingangsanschluß 61 des NAND-Gatters 52 ist mit dem kennzeichnensten Ziffern-Ausgangsanschluß 14„ des Adressendeeodierers 13 verbunden, während ein dritter Ausgangsanschiuß 62 mit dem am wenigsten kennzeichnenden Ziffern-Ausgangsanschluß 15₇ des Adressendeeodierers 13 verbunden ist. Ein Ausgangsanschluß 63 des UND-Gatters 56 ist mit einem Eingangsanschluß 64 eines zweiten NICHT-Gatters 65 und mit einer EXP-Sammelleitung 66 verbunden. Ein Ausgangsanschluß 67 des zweiten NICHT-Gatters 65 ist mit einer EXP-Sammelleitung 68 verbunden.

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Dieses Gatter arbeitet so, daß es entweder die Ausführung der nicht adressierbaren BRT-Operation gestattet, oder automatisch eine adressierbare XlC-Operation ausführt, wenn der BRT-Operationscode von einem Adressencode begleitet ist. Wenn eine BRT-Operation ausgeführt wird, umfaßt die aus der Speichermatrix 1 ausgelesene Instruktion den BRT-Operationscode und den Code 77> der keine Adresse ist» aber decodiert wird, um logisch hohes Potential an den Ausgangsanschlüssen :U₇ und 15₇ des Decodierers zu erzeugen. Wenn diese," im folgenden als BRT 77 bezeichnete Instruktion gelesen wird, wird ein logisch hohes Potential an jedem der drei Ausgangsanschlüsse 54, 61 und 62 des NAND-Gatters 52 erzeugt. Als Folge davon tritt an dem Ausgangsanschluß 57 niedriges Potential auf, das durch das NICHT-Gatter 53 invertiert und der zentralen logischen Einheit 48 zugeführt wird. Gleichzeitig damit bewirkt das niedrige Potential am Ausgangsanschluß 57 des NAND-Gatters 52, daß der Ausgangsanschluß 63 des UND-Gatters und die EXP-Sammelleitung 66 niedriges Potential annehmen. Das niedrige Potential auf der EXP-Sammelleitung 66 wird durch das zweite NICHT-Gatter 65 invertiert und somit ein hohes Potential an der EXP-Sammelleitung 68 erzeugt.

Wenn eine von einem Adressencode begleitete BRT-Instruktion aus der Speichermatrix 1 ausgelesen wird, nimmt (nehmen) einer (oder beide) der Eingangsanschlüsse 61 oder (und) 62 des NAND-Gatters niedriges Potential an. Als Folge davon nimmt der* Ausgangsanschluß 57 des NAND-Gätters logisch hohes Potential an, welches durch das NICHT-Gatter 53 invertiert wird. Es wird somit der zentralen logischen Einheit kein Operationssignal zugeführt und» in dem bevorzugten Ausführungsbeispiel, arbeitet die zentrale logische Einheit 48 automa-

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tisch, um eine XIC-Operation durchzuführen, wenn keine Operationssignale zugeführt werden. Somit bewirkt eine von einem Adressencode begleitete BRT-Instruktion, daß die zentrale logische Einheit 48 die Operation XIC ausführt, oder den Zustand der logischen Eingangs-Sammelleitung 23 für geschlossenen Eingang abliest. Die,BRT-Instruktion bewirkt über die Torschaltung, daß die zentrale logische Einheit eine XIC-Operation durch "Versäumnis" ausführt. Es können jedoch auch andere adressierbare Operationen ausgeführt werden. Andere Operationen erfordern, daß das Gatter der zentralen logischen Einheit ein Operationssignal zuführt, statt daß sie durch "Versäumnis" wirksam wird. Ein solches Operationssignal wird aber durch das NAND-Gatter 52 erzeugt und seine Verbindung zu der zentralen logischen Einheit 48 sorgt für die gewünschte auszuführende Operation.

Gleichzeitig arbeitet der Adressencode in Kombination mit dem Operationscode (BRT), um das bestimmte, abzulesende Eingangsgerät zu identifizieren oder zu rufen. Das hohe Potential am Ausgangsanschluß 57 dee NAND-Gatters wird auch dem Eingangsanschluß '59 des UND-Gatters zugeführt. Das aus dem BRT-Operationscode resultierende hohe Potential erscheint auf der BRT-Sammelleitung 51 und wird dem anderen Eingangsanschluß 55 zugeführt, wodurch das UND-Gatter 56 veranlaßt wird, die' EXP-Sammelleitung 66 auf logisch hohes und die EXP-Sammelleitung 68 auf niedriges Potential zu bringen. Die Art und Weise, auf welche die logischen Signale auf den Sammelleitungen 66 und 68 eine bestimmte Eingangsschaltung rufen, ist weiter unten näher erläutert.

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Wie in Fig. 1 dargestellt, umfaßt eine Teilerschaltung ein ODER-Gatter 59> dessen vier Eingangsanschlüsse 70 bis 73 mit den kennzeichnensten Ziffern-Ausgangsanschlüssen 14|, ₇ des Decodierers 13 verbunden sind. Der Ausgangsanschluß 74 dieses Gatters ist mit einer DIV-Sammelleitung 75 und dem Eingang eines NICHT-Gatters 140 verbunden. Der Ausgang des NICHT-Gatters 140 ist mit einer DIV-Sammelleitung 75' verbunden. Wenn aus der Speichermatrix 1 eine Instruktion ausgelesen wird, die einen Adressencode enthält, der gleich oder größer als 40 (Oktal) ist, nimmt einer der kennzeichnensten Ziffern-Ausgangsanschlüsse 14^ „ hohes Potential an. Als Folge davon nehmen auch der Ausgangsanschiuß 74 des ODER-Gatters und die DIV-Sammelleitung 75 hohes Potential an. Die Wirkungsweise der Teilerschaltung ergibt sich aus dem folgenden Teil der Beschreibung.

Wie in Fig. 1 dargestellt, ist ein elektronischer Schalter mit dem programmierbaren Steuergerät verbunden und dient als zweites Mittel zum Vergrößern seiner Eingangs-Ausgangs-Kapazität. Mit dem Adressendecodierer 13 sind erste und zweite Eingangs-UND-Gatter 76 und 77 sowie ein Eingangs-NAND-Gatter 78 verbunden. Ein Eingangsanschiuß jedes der Eingangsgatter 76, 77 und 78 ist mit dem kennzeichnensten Ziffern-Ausgangsanschluß 14_Q des Adressendecodierera 13 verbunden. Ein zweiter Eingangsanschluß des ersten Eingangs-UND-Gatters 76 ist mit dem am wenigsten kennzeichnenden Ziffern-Ausgangsanschluß ein zweiter Eingangsanschluß des zweiten Eingangs-UND-Gatters 77 ^mik dem am wenigsten kennzeichnenden Ziffern-Ausgangsanschluß 15, und ein zweiter Eihga^Thgsanschluß des Eingangs-NAND-Gattera 78 mit dem am wenigsten kennzeichnenden Ziffern-Äusgangsahschluß 15* des Adressendecodierers 13 verbunden. Ein dritter Eingangsanschluß des Eingangs-NAND-Gatters 78 ist mit dem Ausgangsariöchluß 79 eines SET-UND-Gatters

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80 verbunden. Ein Eingangsanschluß des SET-UND-Gatters 80 ist mit der SET-Sammelleitung 50 und der andere Eingangsansehluß mit dem Taktimpuls gener at or 12 verbunden. Ein Ausgangsanschluß, 81 des ersten Eingangs-UND-Gatters 76 ist mit einem J-Anschluß 82 eines ersten Speieher-Flip-Flop 83 und mit einem K-Anschluß 84 eines zweiten Speicher-Flip-Flop 85 verbunden. Die Flip-Flops 83 und 85 gleichen den in den oben beschriebenen Ausgangsschaltungen verwendeten J-K-Flip-Flops 25. Ein Ausgangsanschluß 86 des zweiten Eingangs-UND-Gatters 77 ist mit einem K-ÄhSehlüß 87 des ersteh Speicher-Flip-Flops 83 und einem J-Anschluß 88 des zweiten Spelcher-Flip-Flops 85 verbunden. Ein Taktänschluß 89 des ersten Speicher-Flio-Flbps 83 und ein Taktanschluß 90 des zweiten Speieher-Flip-Fiops 85 sind mit dem Eingangs ans chluß 79 3es SET-ÜND-Gatters 80 verbunden» Ein Ausgangsanschluß 89 des Eingarigs-NÄND-Gatters 78 ist mit einem direkten Rückstellanschluß 92 des ersten Speicher-Flip-Flöps 83 und einem direkten Rucks te Hans ehluß 93 des zweiten Speicher-Flip-Flops 85 verbunden; Die direkten Rückltelianschlüsse 92 und 93 stellen, Wenn ihnen logisch niedriges Potential zugeführt wird, die Flip-Flops 83 und 85 zurückj ohne daß ihren Täktanschlüsseh 89 und 90 ein Spännungssprung zugeführt werden muö.

Die Speicher-Flip-Flops 83 und 85 sind mit ersteh,.zweiten ürtd dritten Äusgangs-UND-Gattern 9¹J, 95 und $6 verbunden· Ein Q-Anschluß

97 des ersten Speicher-Flip-Flops 83 ist mit einem Eingangsänscnlüß

98 des zweiten Ausgangs-UND-Gatters 95 und ein §-Anschluß 99 mit einem Eingangsanschluß 100 des ersten Ausgangs-UND-Gatters §4 sowie einem Eingangs ans chluß 101 des dritten Aus gangs-UND-Oatjters 96 ver-

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bunden. Ein Q-Anschluß 102 des zweiten Speicher-Flip-Flops 85 ist mit einem Eingangsanschluß 103 des dritten Ausgangs-UND-Gatters 96 und ein Q-Anschluß 104 mit einem Eingangsanschluß 105 des ersten Ausgangs-UND-Gatters 94 und einem Eingangsanschluß 106 des zweiten Ausgangs-UND-Gatters 95 verbunden. Der Ausgang des ersten Ausgangs-UND-Gatters 94 ist mit einer 01-Sammelleitung 107, der Ausgang des zweiten Ausgangs-UND-Gatters 95 mit einer 02-Sammelleitung 108 und der Ausgang des dritten Ausgangs-UND-Gatters 9S mit einer 03-Sammelleitung 109 verbunden.

Wenn aus der Speichermatrix 1 eine SET-Instruktion ausgelesen wird, welche die codierten Adressen 01, 02 oder 03 enthält, wird der elektronische Schalter betätigt und führt den entsprechenden Sammelleitungen 107, 108 oder 109 ein logisch hohes, oder Betätigungssignal zu. Im einzelnen heißt dies, daß, wenn eine SET-Ol-Instruktion aus der Speichermatrix 1 ausgelesen wird, die SET-Sammelleitung 150 hohes Potential annimmt und der Ausgangsansehluß 79 des SET-UND-Satters 80 ebenfalls hohes Potential annimmt, wenn ein Taktimpuls erzeugt wird. Als eine Folge davon haben alle drei Eingangsanschlüsse des Eingangs-NAND-Gatters 78 hohes Potential und an den direkten Rückstellanschlüssen 92 und 93 üer Speicher-Flip-Flops 83 und 85 wird ein logisch niedriges Potential erzeugt. Die Speicher-Flip-Flops 83 und 85 werden so zurückgestellt und an ihren Q-Anschlüssen

99 und 104 tritt hohes Potential auf. Beide Eingangsanschlüsse

100 und 105 des ersten Ausgangs-UND-Gatters 94 liegen auf hohem < Potential und daher wird ein logisch hohes Potential auf der 01-Sammelleitung 107 erzeugt. Wenn aus de:s£peichermatrix 1 eine SET-02-Instruktion ausgelesen wird_s so hat der Ausgangsanschluß 81 des

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eraten Eingangs-UND-Gatters 76 hohes Potential, über das SET-UND-Gatter 80 wird den Taktanschlüssen 89 und 90 der Flip-Flops 83 und 85 ein Taktimpuls zugeführt und als Antwort darauf wird der erste Speicher-Flip-Flop 83 durch das seinem J-Anschluß 82 zugeführte hohe Potential eingestellt und der zweite Speicher-Flip-Flop 85 durch das seinem K-Anschluß 84 zugeführte hohe Potential zurückgestellt. Als Folge davon führen der Q-Anschluß 97 des ersten Speicher-Flip-Flops 83 und der Q-Anschluß 104 des zweiten Speicher-Flip-Flops 85 hohes: Potential. Beide Eingangs anschlüsse 98 und 106 des zweiten Ausgangs-UND-Gatters 95 werden hochgesteuert und an der 02-Sammelleitung 108 wird ein logisch hohes Potential erzeugt. Schließlich nimmt auch, wenn eine SET-O3-Instruktion aus der Speichermatrix ausgelesen wird, der Ausgangsanschluß 86 des zweiten Eingangs-UND-Gatters 77 hohes Potential an. Der über das SET-UND-Gatter 80 den Speicher-Flip-Flop 83 und 85 zugeführte Taktimpuls bewirkt, daß der erste Speicher-Flip-Flop 83 rückgestellt und der zweite Speicher-Flip-Flop 85 eingestellt wird. Der Q-Anschluß 99 des ersten Speicher-Flip-Flops 83 und der Q-Anschluß Ϊ02 des zweiten Speicher-Flip-Flops 85 sind daher auf logisch hohem Potential und beide Eingangsanschlüsse 101 und 103 des dritten Ausgangs-UND-Gatters 96 liegen ebenfalls hoch. Als Folge davon w.ird die 03-Samme!leitung 1 Oy in einen logisch hohen Zustand gebracht. Das an den Sammelleitunge;· 107s 108 und 109 erzeugte logisch hohe Potential wird beibehalten, bis eine weitere SET-Ol, SET-Q2 oder SET-03-Instruktion aus der Speichermatrix 1 ausgelesen wird, um den elektronischen Schalter zu betätigen.

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Wie in Pig. 2 dargestellt, werden die Signale an den Sammelleitungen 66, 68, 75, 107, 108, 109 einer Summierschaltung zugeführt, die aus einer Serie von logischen Gattern besteht, die mit einer Serie von Adressenbanken verbunden sind. Ein erstes summierendes UND-Gatter 110 hat einen Eingangsanschluß, der mit der EXP-Sammelleitung 68 verbunden ist, einen Eingangsanschluß, der mit der DIV-Sammelleitung 75 verbunden ist und einen Eingangsanschluß, der mit der Ol-Sammelleitung 107 verbunden ist. Ein Ausgangsanschluß des ersten Summier-UND-Gatters 110 ist mit einem Eingangsanschluß 112 eines ersten ODER-Gatters 113 verbunden. Ein zweites Summier-UND-Gatter 114 hat einen Eingangsanschluß, der mit der DIY-Sammelleitung 75' verbunden ist und einen mit der EXP-Sammelleitung verbundenen Eingangsanschluß. Der Ausgangsanschluß 115 dieses Gatters ist mit einem zweiten Eingangsanschluß 116 des ersten ODER-Gatters 113 verbunden.

Ein Ausgangsanschluß 117 des ersten ODER-Gatters 113 ist mit der Adressenbank-Sammelleitung 21 verbunden, die zu jeder der 59 getrennten Eingangs-Ausgangs-Schaltungen führt, die in einer ersten Adressenbank 118 angeordnet sind. Die Adressenbank 118 ist in zwei Abschnitte geteilt, einen unteren Abschnitt Il8a und einen oberen Abschnitt 118 b. Der untere Abschnitt Il8a ist über ein Kabel 119 mit dem Adressendecodierer 13 verbunden, um von ihm AKtivierungssignale zu empfangen, wenn eine der Adressen von 4 bis 37 (Oktal) aus der Speichermatrix 1 ausgelesen wird. Der obere Abschnitt Il8b ist über ein zweites Kabel 120 mit dem Adressendecodierer 13 verbunden, um von ihm Aktivierungssignale für die Adressen 40 bis 76 (Oktal) zu empfangen. Es können somit 28 ge-

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trennte Eingangs-Ausgangs-Schaltungen in der unteren Adressenbank Il8a und 31 getrennte Eingangs-Ausgangs-Schaltungen in der oberen Adressenbank 118b angeordnet werden. Jede dieser 59 Schaltungen kann dadurch gerufen werden_s daß sie über das entsprechende Kabel, entweder das erste Kabel 119 oder das zweite Kabel 12O₃ adressiert wird und gleichzeitig ein logisch hohes Potential an der Adressenbank-Sammelleitung 21 erzeugt wird. An der Adressenbank-Sammelleitung 21 wird ein logisch hohes Potential erzeugt, wenn an den zu der Summierschaltung führenden Sammelleitungen eine von zwei Bedingungen herrscht : Erstens wenn die Ol-Sammelleitung 107» die DlV-Sammelleitung 75 und die EXP-Sammelieitung 68 auf hohem Potential sind, nimmt der Ausgangsanschluß 111 des ersten summierenden UND-Gatters 110 hohes Potential an. Zweitens nimmt auch der Ausgangsanschluß 115 des zweiten summierenden UND-Gatters 114 hohes Potential an, wenn die DIV -Sammelleitung 75' und die EXP-Sammelleitung 68 .beide hohes Potential haben. Das hohe Potential an einem dieser Ausgangsanschlüsse 111 und 115 wird über das ODER-Gatter 113 übertragen, um die Adressenbank-Sammelleitung 21 auöhohes Potential zu bringen.

Eine der ersten Adressenbank 118 entsprechende zweite Adreseenbank 121 ist mit dem Adressendecoder 13 und einer Adresseribank-Sammelleitung 21' verbunden. Diese Adressenbank-Sammelleitung 21' ist mit einem Ausgangsanschluß 122 eines zweiten ODER-Gatters 123 in der Summiersehaltung verbunden. Ein Eingangs-Anschluß des ODER-Gatters 123 ist mit einem Ausgangsanschluß 124 eines dritten summierenden UND-Gatters 125 sowie ein weiterer Eingangsanschluß mit einem Ausgangsanschluß 126 eines vierten summierenden UND-Gatters 127 verbunden. Drei Eingangsanschlüsse des dritten summieren-

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den UND-Gatters 125 sind $Leichermaßen mit den drei Eingangsanschlüssen des ersten summierenden UND-Gatters 110 verbunden, mit der Ausnahme, daß eine Verbindung von der EXP-Sammelleitung 68 zur EXP-Sammelleitung 66 vertauscht ist. Zwei Eingangsanschlüsse des vierten summierenden UND-Gatters 127 sind -gleichfalls mit den beiden Eingangsanschlüssen des zweiten summierenden UND-Gatters 114, mit der Ausnahme, daß eine Verbindung von der EXP-Sammelleitung 68 zur EXP-Sammelleitung 66 vertauscht ist.

Jede beliebige der 59 getrennten Eingangeschaltungen, die in der zweiten Adressenbank 121 angeordnet sind, fcann durch eine von dem zugehörigen Adressencode begleitete BRT-Instruktion gerufen werden. Wie oben bereits erläutert, nimmt die EXP-Sammelleitung 66 hohes Potential und die EXP-Sammelleitung 68 niedriges Potential an, wenn ein BRT-Operationscode von einem Adressencode begleitet ist. Als I^folge davon wird die erste Adressenbank 118 durch die Summierschaltung deaktiviert und die zweite Adressenbank 121 über ein logisch hohes Potential auf der Adressenbank-Sammelleitung 21' aktiviert. Wenn die Adresse niedriger ist als 40, wird dies logisch hohe Potential an dem Ausgangsanschluß 126 des vierten summierenden UND-Gatters 127 erzeugt. Die entsprechende Eingangsschaltung in dem zweiten Adressenbank-Abschnitt 121a wird gleichzeitig über das Kabel 119 adressiert. Entsprechend bringt der Ausgangsanschluß 124 des dritten summierenden UND-Gatters 125 die Adressenbank-Sammelleitung 21' auf hohes Potential, wenn eine 3RT~Instruktion von einer Adresse begleitet ist, die größer ist als 40 (Oktal). Die entsprechende Eingangsschaltung in dem zweiten Adressenbank-Abschnitt 121b wird über das zweite Kabel 120 adressiert :

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Aus der bisherigen Beschreibung ergibt sich, daß die Zahl der adressierbaren Schaltungen dadurch fast verdoppelt werden kann, daß die normale, nicht adressierbare Operation CBRT) automatisch in eine adressierbare Operation (XIC) konvertiert wird. Damit kann, ohne daß die Wortgröße der Speichermatrix 1 erhöht werden muß, eine nennenswerte Zahl von Eingangsschaltungen dem programmierbaren Steuergerät hinzugefügt werden. Eine Begrenzung dieses Verfahrens zum Vergrößern der Kapazität des Steuergerätes ergibt sich aus der automatischen Konversion der BRT-Instruktion in eine XIC-Instruktion. Dies bedeutet, daß lediglich Eingangsschaltungen in die zweite Adressenbank 121 eingefügt werden, da lediglich eine "passive" XIC-Operation an den darin enthaltenen Schaltungen durchgeführt werden'kann. Diese Begrenzung macht sich jedoch in der praktischen Anwendung nicht bemerkbar, da mindestens die Hälfte (normalerweise mehr) der mit dem programmierbaren Steuergerät verbundenen Geräte Eingangsgeräte sind. Daher können den Ausgangsschaltungen Adressen in der ersten Adressenbank 118 zugeordnet werden, in der entweder XIC-, XIO- oder SET-Operationen an ihnen durchgeführt werden können, und den Eingangsschaltungen Adressen in der zweiten Adressenbank zugeordnet sind.

Zusätzliche Eingangs-Ausgangs-Schaltungen, die in zusätzlichen Adressenbanken angeordnet sind, die weiter unten näher beschrieben werden, können dadurch gerufen werden, daß auf die 01-Sammelleitung 107, die 02-Sammelleitung 108 oder die 03-Sammelleitung 109 logisch hohes Potential geschaltet wird, um sie zu betätigen. Dies wird

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durch eine SET-Instruktion bewirkt, die von einem 01-, 02- oder 03-Adressencode begleitet ist, der den elektronischen Schalter, wie oben bereits beschrieben, betätigt.

Die 02-Sammelleitung 108 ist mit einem Eingangsanschluß eines fünften summierenden UND-Gatters 128 und einem Eingangsanschluß eines fünften summierenden UND-Gatters 128 und einem Eingangsanschluß eines sechsten summierenden UND-Gatters 129 verbunden. Ein zweiter Eingangsanschluß des fünften summierenden UND-Gatters 128 ist mit der EXP-Sammelleitung 68 und ein dritter Eingangsanschluß mit der DIV-Sammelleitung 75 verbunden. Ein Ausgangsanschluß 130 des fünften summierenden UND-Gatters 128 ist über eine Adressenbank-Sammelleitung 121 mit den Eingangs-Ausgangs-Schaltungen einer dritten Adressenbank 131b verbunden. Die dritte Adressenbank 131b enthält 31 Eingangs-Ausgangs-Schaltungen, von denen jede über das zweite Kabel 120 adressierbar ist. Die Eingangsanschlüsse des sechsten summierenden UND-Gatters 129 sind entsprechend verbunden, wobei jedoch eine Verbindung von der EXP-Sammelleitung 68 zu der SXP-Sammelleitung 66 vertauscht ist. Ein Ausgangsanschluß 132 des sechsten summierenden UND-Gatters 129 ist über eine Adressenbank-Sammelleitung 121' mit einer vierten Adressenbank 133b verbunden. Diese vierte Adressenbank 133b enthält31 getrennte Eingangeschaltungen, von denen jede über das zweite Kabel 120 adressierbar ist.

Eine Eingangs- oder Ausgangsschaltung in der dritten und vierten Adressenbank 131b und 133b wird gerufen, wenn der 02-Sammelleitung

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108 logisch hohes Potential zugeführt wird und die aus der Speiehermatrix 1 ausgelesene Instruktion einen Adressencode hat, der größer als 40 (Oktal) ist. Wenn aus der Speichermatrix 1 eine SET-, XIO-, XIC- oder BRT 77-Instruktion ausgelesen wird, wird eine Eingangs- oder Ausgangsschaltung der dritten Adressenbank 131b gerufen. Wenn andererseits aus der Speichermatrix 1 eine BRT-Instruktion mit einem Adressencode von. 40 oder größer ausgelesen wird, wird eine Eingangsschaltung in der vierten Adressenbank 133b gerufen.

Die 03-Sammelleitung 109 ist mit einem Eingangsanschluß eines siebten summierenden Gatters 134 und einem Eingangsanschluß eines achten summierenden Gatters 135 verbunden. Ein zweiter Eingangsanschluß jedes UND-Gatters 134 und 135 ist mit der DlV-Sammelleitung 75s ein dritter Eingangsanschluß des siebten summierenden UND-Gatters 134 mit der EXP-Sammelleitung 68 und ein dritter Eingangsanschluß des achten summierenden UND-Gatters 135 mit der EXP-Sammelleitung 66 verbunden. Ein Ausgangsanschluß I36 des siebten summierenden UND-Gatters 134 ist über eine Adressenbank-Sammelleitung 321 mit einer fünften Adressenbank 137b verbunden. Ein Ausgangsanschluß 138 des achten summierenden UND-Gatters 135 ist über eine Adressenbank-Sammelleitung 321' mit einer sechsten Adressenbank 139 verbunden. Jede der Adressen·?· banken 137b und 139b enthält 31 Schaltungen, von denen jede über das zweite Kabel 120 adressierbar ist. Wenn an der 03-Sammelleitung 109 hohes Potential liegt, werden die Schaltungen in der

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fünften und der sechsten Adressenbank 137b und 139b vorbereitet und durch Instruktionen gerufen, die Adressencodes haben, die größer als 40 (Oktal) sind. Wenn aus der Speichermatrix 1 SET-, XIC-, XIO- oder BRT 77~Instruktionen ausgelesen werden, wird eine Eingangs- oder Ausgangsschaltung in der fünften Adressenbank 137b gerufen, während, wenn eine BRT-Instruktion einen Adressencode hat, der gleich oder größer als 40 (Oktal) ist, eine Eingangsschaltung in der sechsten Adressenbank 139b gerufen wird.

Es sei bemerkt, daß selbst wenn die 02-Sammelleitung 108 oder die 03-Sammelleitung 109 hohes Potential führen, die Eingangs-Aus gang- Schaltungen in den unteren Abschnitten 118a und 121a der ersten und zweiten Adressenbanken 118 und 121 vorbereitet werden und gerufen werden können. Es ist zweckmäßiger, Schaltungen, die in dem Programm häufig aufgerufen werden, Adressen in entweder dem unteren Abschnitt 118a der ersten Adressenbank oder dem unteren Abschnitt 121a der zweiten Adressenbank zu geben, als mit SET-Instruktionen das logisch hohe Pdtotential dauernd zwischen der 01-Sammelleitung 107, der 02-Sammelleitung 108 und der 03-Sammelleitung 109 hin- und herspringen zu lassen. Es können so auch Instruktionen, die diese Schaltungen rufen, mit Instruktionen vermischt werden, die Schaltungen in einer der anderen vorbereiteten Adressenbanken rufen, ohne daß ihnen eine SET-01-Instruktion vorangehen muß. Die Zahl der Schaltungen in jedem Abschnitt der ersten und zweiten Adressenbanken 118 und 121 ist willkürlich so gewählt, daß die Adressenbanken etwa in Hälften geteilt werden. Diese Teilung

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wird durch die über die DIV-Sammelleitung 75 und die DIV-Sammelleitung 75' betätigte Teilerschaltung bewirkt. Dies bedeutet, daß die Verbindung des ODER-Gatters 69 in Fig. 1 mit dem Adressendecoder 13 den Teilungspunkt der Adressenabschnitte bestimmt. Wenn weniger übliche oder oft gerufene- Schaltungen benötigt werden, kann die Kapazität der unteren Abschnitte 118a und 121a dadurch leicht verringert werden, daß zusätzliche Leitungen zwischen den Ausgangsanschlüssen des Adressendecodierers und den Eingangsanschlüssen des ODER-Gatters 69 geschaltet werden. Da die Zahl der adressierbaren Eingangs-Ausgangs-Schaltungen- in der dritten, vierten, fünften und sechsten Adressenbank 131b, 133b, 137b und 139b durch die Zahl der in den oberen Abschnitten 118b und 121b der ersten und zweiten Adressenbank II8 und 121 begrenzt ist, ist es wünschenswert, die Größe der unteren Abschnitte 118a und 121a 30 klein wie möglich zu machen, um die Gesamtkapazität des programmierbaren Steuergerätes zu erhöhen.

Es dürfte für den Fachmann se Ib st veraländlich sein, daß die Kapazität des beschriebenen programmierbaren Steuergerätes über das gegebene Beispiel hinaus vergrößert werden kann. So können z.B. zu- \sätzliche Speicher-Flip-Flops und logische Gatter dem elektronischen Schalter in Fig. 1 hinzugefügt werden, um zusätzliche Adressenbanken zu betätigen. Selbstverständlich erfordert jede solcher Hinzufügungen einen weiteren spezifischen Adressencode zum Betätigen des elektronischen Schalters, womit die Zahl der Adressencodes und folglich die Zahl der Schaltungen, die in jeder Adressenbank gerufen werden kann, verringert wird. Die Erfindung

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umfaßt jedoch auch den Gedanken, daß zusätzlich zu den hier beschriebenen SET-Instruktionen weitere Operations-Instruktionen verwendet werden können, um zwischen Adressenbanken umzuschalten oder Adressenbanken zu betätigen. Die Erfindung umfaßt auch den Gedanken, daß programmierbare Steuergeräte andere, nicht adressierbare Operationsinstruktionen als die hier beschriebene BRT-Instruktion umfassen. In einem solchen Falle kann eine weitere Vergrößerung dadurch erreicht werden, daß diese nicht adressierbaren Operations-Instruktionen von Adressen begleitet werden und Mittel vorgesehen werden, um automatisch eine adressierbare Operation an der Schaltung mit dieser Adresse durchzuführen. Obwohl die hier beschriebene, nicht adressierbare BRT-Operation automatisch in eine adressierbare Lese-Operation (XIC) konvertiert wird, umfaßt die Erfindung auch den Gedanken, daß die nicht adressierbare Operations-Instruktion durch geeignete Schaltungsmittel in eine aktive adressierbare Operation, wie etwa die hier beschriebene SET-Operation konvertiert wird.

Ansprüche :

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Claims

1J Expanderschaltung zum Vergrößern der Eingangs-Ausgangs-Kapazität eines programmierbaren Steuergerätes mit einer ersten Adressenbank, gekennzeichnet durch eine Gatterschaltung (52, 53, 56_S 65), die in einer aus dem Steuerungsspeicher (1) ausgelesenen Instruktion einen nicht adressierbaren Operationscode BRT und einen Adressencode feststellt, wobei die Gatterschaltung ein adressierbares Operationssignal XIC für die zentrale logische Einheit (48) des Steuergerätes erzeugt, die erste Adressenbank (il8) deaktiviert und eine zweite Adreseenbank (121) aktiviert, wenn sowohl der nicht adressierbare Operationscode BRT und ein Adressencode in derselben aus dem Speicher ausgelesenen Instruktion enthalten sind.

2. Expanderschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie einen elektronischen Schalter umfaßt, der in der aus dem Steuerungsspeicher ausgelesenen Instruktion einen Operationscode SET und mindestens einen ersten und zweiten Adressencode (öl, 02) feststellt, wobei der genannte elektronische Schalter die erste Adressenbank (118) befähigen kann, wenn der Operationscode SET und der erste Adressencode (01) in derselben aus dem Speicher ausgelesenen Instruktion enthalten sind und eine weitere Adressenbank (13Id) befähigen kann, wenn der genannte Operationscode SET und der zweite Adressencode (01, 02) in derselben aus dem Speicher ausgelesenen Instruktion enthalten sind.

3. Expanderschaltung nach Anspruch 2, gekennzeichnet durch eine Summierschaltung (110, 111», 125, 127, 128, 129, 13¹J, 135), die mit dem elektronischen Schalter und mit der Gatterschaltung verbunden

ist und die eine dritte Adressenbank (131b) aktiviert und die erste Adressenbank (118) deaktiviert, wenn die genannte erste Adressenbank durch den elektronischen Schalter befähigt wird und ein Expansionssignal EXP von der Gatterschaltung empfangen .wird und eine vierte Adressenbank (133b) aktiviert und die zweite Adressenbank (121a) aktiviert, wenn diese zweite Adressenbank durch den elektronischen Schalter befähigt und ein Expansionssignal EXP von der Gatterschaltung empfangen wird.

4. Expanderschaltung zum Vergrößern der Eingangs-Ausgangs-Kapazität eines programmierbaren Steuergerätes, gekennzeichnet durch eine Summierschaltung (110, 114, 125, 127, 128, 129, 134, 135), die mit einer Mehrzahl von Adressenbank-Paaren verbunden' ist, einen elektronischen Schalter, der mit der Summierschaltung verbunden ist, um in Antwort auf eine aus dem Speicher des Steuergerätes ausgelesene Instruktion selektiv eines der Adressenpaare zu befähigen, und eine Gatterschaltung (52, 53, 56, 65), die mit der Summierschaltung verbunden ist, um in Antwort auf eine aus dem Speicher des Steuergerätes ausgelesenen Instruktion selektiv eine der befähigten Adressenbänke zu aktivieren, wobei die genannte Instruktion sowohl einen nicht adressierbaren Operationscode BRT als auch einen Adressencode enthält, wodurch eine Schaltung in der genannt ten befähigten, aktivierten Adressenbank durch den genannten Adressencode gerufen wird.

5. Expanderschaltung nach mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der elektronische Schalter eine Mehr-

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zahl von Flip-Plops )83, 85) umfaßt, der auf ausgewählte, aus dem Speicher des Steuergerätes ausgelesene Instruktionen anspricht, um selektiv ein Paar der genannten Adressenbanken durch Erzeugung eines Befähigungssignals für die Summierschaltung zu befähigen.

6. Expanderschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Gatterschaltung ein logisches Gatter umfaßt, daß auf aus dem Speicher des Steuergerätes ausgelesene selektierte Instruktionen anspricht, um -eine der Adressenbanken in jedem Paar durch Erzeugen eines Aktivierungssignals DIV oder DIV für die Summierschaltung zu aktivieren.

7. Expanderschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Summierschaltung eine Mehrzahl von summierenden logischen Gattern (z.B. 128) umfaßt, von denen jedes einen Ausgangsanschluß

- (z.B. 130) umfaßt, der mit einer Adressenbank (z.B. 131b) verbunden ist und einen Eingangsanschluß (z.B. 108), der mit dem elektronischen Schalter verbunden ist, sowie mindestens einem Eingangsanschluß, der mit der genannten Gatterschaltung verbunden ist und dadurch gekennzeichnet, daß eine Schaltung in einer Adressenbank (z.B. 131b) aktiviert und befähigt wird, wenn das zugeordnete logische Gatter (z.B. 128) der Summierschaltung ein Befähigungssignal von dem elektronischen Schalter und ein Aktivierungssignal DIV und EXP von der Gatterschaltung empfängt.

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