DE2004934A1

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Publication number: DE2004934A1
Application number: DE19702004934
Authority: DE
Priority date: 1969-02-05
Filing date: 1970-02-04
Publication date: 1970-08-20
Also published as: FR2031150A5; JPS4936331B1; DE2004934B2; GB1197418A

Description

IBM Deutschland Internationale Büro-Maschinen Gesellschaft mbH

Böblingen, 2. Februar 1970 ru/du

Anmelderin s

International Business Machines Corporation, Armonk, N. Y. 105t>4

Amtl. Aktenzeichen;

Neu anmeldun g

Aktenzeichen der Anmelderin:

Docket UK 968 020

Speicheranordnung mit Fehlererkennung und Fehlerkorrektur

Die Erfindung betrifft eine Speicheranordnung mit Mitteln zur Fehlererkennung und Fehlerkorrektur der im Speicher gespeicherten Informationen durch Aufteilung des Speichers in Gruppen von Speichermodulen, die Daten- bzw. Fehlerkorrekturcodebits speichern.

Speicheranordnungen, insbesondere Matrixspeicher aus· Ferritkernen oder aus integrierten Halbleiterschaltungen, werden für die modernen Datenverarbeitungsanlagen in einem automatischen Herstellungsverfahren erzeugt. Obwohl insbesondere an die Vorrichtungen zur Herstellung dieser Speichermatrizen sehr hohe Anforderungen gestellt werden, 1st es nicht zu vermeiden, daß in einem Matrixspeicher mit mehreren Millionen Bits Speicherkapazität, d.h.

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mehreren Millionen Linzelbausteinen, fehlerhafte bzw. schadhafte Speicherstellen auftreten. Außerdem ist es möglich, daß nach längerem Betrieb eines derartigen Speichers verschiedene Speicherzellen ausfallen. Da jedoch ein Speicher für eine Datenverarbeitungsanlage fehlerfrei sein muß, sind für die einzelnen Speicherarten verschiedene Möglichkeiten bekannt geaworden, uia die schad-

^ haften Stellen innerhalb des Speichers festzustellen und zu kenn-W

zeichnen bzw. durch andere nicht schadhafte Speicherstellen zu ersetzen. Außerdem ist es bekannt, bei Speichern innerhalb eines gespeicherten Wortes Fehler festzustellen und automatisch durch Anwendung eines Fehlerkorrekturcodes in einem beschränkten Umfange zu korrigieren.

Außerdem hat man bei Matrixspeichern mit Magnetkernen versucht, die schadhaften Speicherstellen dadurch zu ersetzen, daß man von vornherein bei der Herstellung mehr Wortleitungen mit Speicherzellen vorgesehen hat, als eigentlich für die gewünschte Speicherkapazität erforderlich sind. Tritt nun an einer Speicherstelle in einer Wortleitung ein Fehler auf, dann wird die gesamte Wortleitung unwirksam gemacht und eine der redundanten Leitungen an deren Stelle angesteuert. Diese Art der Kompensation von schadhaften Speicherzellen innerhalb eines Matrixspeichers hat jedoch den großen Nachteil, daß ganze Zellengruppen im Speicher redundant sind, die den Preis des Speichers wesentlich erhöhen. Darüber- hinaus ist es bei einem derartig organisierten Speicher nicht möglich einzelne schadhafte Bitstellen auf mehreren Wortleitungen

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festzustellen und zu korrigieren, da nur eine bestimmte begrenzte Anzahl von redundanten Wortleitungen eingebaut werden kann, um den Preis eines derartig organisierten Speichers noch in tragbaren Grenzen zu halten.

Durch die amerikanische Patentschrift 3 222 653 ist eine Schaltungsanordnung bekanntgeworden, die durch ein zusätzliches Fehlermarkierungsbit gekennzeichnete Speicherstellen innerhalb des Speichers über ein Steuernetzwerk automatisch ersetzt. Wird beim Speicheranruf z.B. eine schadhafte Speicherstelle angesteuert, dann wird über eine Vergleichsschaltung bewirkt, daß eine Alternativadresse, die eine freie nicht schadhafte Speicherzelle, bezeichnet, automatisch angesteuert wird. Dieses zusätzliche Steuernetzwerk ist jedoch technisch äußerst kompliziert und aufwendig und benötigt zur Fehlerkompensation außerdem relativ viel Zeit.

Weiterhin ist eine Schaltungsanordnung zur Kompensation von schadhaften Speicherzellen vorgeschlagen worden, die dadurch charakterisiert ist, daß jedem Datenblock ein überlaufblock im Speicher zugeordnet ist, das die Ansteuerung der Speicherblocks und die Zählung bekannterweise von einem Blockadressenzähler, der die jeweilige Anfangsblockadresse beinhaltet und einem weiteren Blockzähler, der die übertragenen Datenblöcke zählt, sowie durch einen Wortadressenzähler, der die Wortzellen innerhalb eines Blockes durch Weiterschalten um eins bestimmt und einen Wortzähler, der die übertragenen Worte zählt, erfolgt, und daß eine

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Schaltung bei Vorliegen einer schadhaften Wortzelle innerhalb eines Blocks ein Signal erzeugt, das die Weiterschaltung des Wortzählers zu diesem Zeitpunkt verhindert, wodurch nach /uafruf aller Wortzellen in einem Block der Wortzähler nicht auf dem Sollwert steht und über vorhandene, bekannte Adressierungsschaltungen die Übertragung der restlichen Worte eines Datenblockes in einen zugeordneten Überlaufblock steuert. Außerdem besteht ein weiterer Vorschlag darin, daß jede Wortleitung des Speichers in eine Vielzahl Unterwort-Register unterteilt ist, und daß mit dem Hauptspeicher ein Festwertspeicher verbunden ist, der in einen Fehlerkennzeichen-Teil und in einen Ersatzadressen-Teil unterteilt ist, die über eine Fehlerkorrekturschaltung sowie über eine Steuerschaltung einen Lrsatzspeicher, der in Unterwort-Register unterteilt ist, eines der Unterwort-Register auswählen und mit dem zu ersetzenden schadhaften Unterwort-Register des Speichers in Verbindung bringen. Der Schaltungsaufwand für die beiden letztgenannten Schaltungsanordnungen, die nur eine schadhafte Speicherzelle in einem Speicher kompensieren können, ist im Verhältnis zur Kompensationsiuöglichkeit äußerst hoch. Außerdem wurde vorgeschlagen, einen Magnetkernspeicher in m+n-Teilspeicher zu unterteilen. Die Anzahl der Bits eines Speicherworts ist dabei die Summe von m+n, wobei m die Informationsbits sind und η die Fehlerkorrekturbits. Jeder Teilspeicher hat nach dieser vorgeschlagenen Lösung sein eigenes Adressregister, eigene Ansteuerschaltungen und ein eigenes Datenregister. Die Adressregister aiier'^eilupeicher sind parallel geschaltet, so daß in jedem Teil-

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speicher der gleiche Platz adressiert werden kann. Dadurch ist es zwar möglich j daß ohne unterbrechung'~ so viele Teilspeicher gleichzeitig ausfallen können, wie Fehler durch die Fehlerkorrekturschaltung korrigiert werden können, jedoch wird diese Korrekturmöglichkeit, durch einen sehr hohen technischen Aufwand ermöglicht, der sich aus der Zuordnung eines eigenen Adressregisters, einer eigenen Ansteuerschaltung und eines eigenen Datenregisters für jeden Teilspeicher ergibt»

Der Erfindung liegt die Aufgabe zugrunde, eine Speicheranordnung mit Fehlererkennung und automatischer Fehlerkorrektur zu schaffen, die durch Anwendung von Fehlerkorrekturcodebits eine variable ■ automatische Fehlerkorrektur der gelesenen Speicherworte mit geringem technischen Aufwand ermöglicht.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß der Speicher in einen ersten Teil zur Speicherung von Worten aus m -Datenbits und η-,-Fehler korrektur codebits sowie einen zweiten Teil zur Speicherung von Worten von m_o-Datenbits und η -Fehlerkorrekturcodebits unterteilt ist, wobei n, größer m₂ und n^ größer n."ist* daß den beiden Speicherteilen ein gemeinsames Adressregister zugeordnet 1st und daß mit dem Speicheradressregister und den beiden Speicherteilen gemeinsame Speioherkorrekturschaltungen zur Korrektur von Fehlern in ©Inem aus m. oder m_ Pafcenbits bestehenden Wort, das aus dem Speicher ausgelesen wird bzw. wurde, verbünden sind.

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Der Vorteil eier erfindungsgemäßen Fehlererkennung und Fehlerkorrektur in einer Speicheranordnung besteht darin, daß die Kapazität einer darartig organisierten Speicheranordnung ohne weiteres um ein Vielfaches erhöht werden kann, ohne daß ein besonderer technischer Aufwand bzw. eine Änderung des Speicherkonzepts erforderlich ist. Die hohe E'lexibilität des automatischen Fehlerkorrektursystems wird außerdem mit einem sehr geringen technischen Aufwand im Vergleich zu den bekannten Korrektursystemen für Speicher und zu den bekannten Kompensationsschaltungen für schadhafte Bits innerhalb eines Speicherwortes erzielt.

Die Erfindung wird nun anhand von in den Fign. 1 bis 3 dargestellten Ausführungsbeispielen näher beschrieben.

Der in Fig. 1 gezeigte Datenspeicher ist in zwei Speicherteile oder zwei Speichereinheiten 1 und 2 aufgeteilt. Die Kapazität der Speichereinheit 1 beträgt in diesem Beispiel 8000 (8k) Speicherworte von je 72 Bits und die Speicherkapazität der Speichereinheit 2 beträgt 8000 (8k) Speicherworte mit je 22 Bits.

Die Speichereinheit 1 enthält 72 Speichermodule von dem jedes 8k-Bits speichern kann. Die Speichereinheit 1 ist außerdem so organisiert, daß jedes Speicherraodul 1 Bit von jedem in der Speichereinheit 1 gespeicherten Speicherwort enthält. Jedes Speicherwort enthält 64 Datenbits und 8 Fehlerkorrekturcodebits um eine Uinzelfehlerkorrektur zu ermöglichen. Die Speicherein-

nnooti/Uni BAD

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hext 2 besteht aus .22 Speichermodulen, wobei wiederum jedes Speichermpdul 1 Bit von jedem Wort speichert. Jedes Wort in der Speichereinheit 2 besteht aus 16 Datenbits und 6 Fehlerkorrekturcodebits.

Adressiert werden die beiden Speichereinheiten 1 und 2 in Bytesdarstellung. Die Adressen der Bytes in jedem Wort sind benachbart oder anders ausgedrückt, sie sind aneinandergrenzend. Das·Speicheradressregister 3, das 32 Bit groß ist, speichert die Adresse von dem Byte/ das am Speicherausgang 4 gewünscht ist. Die Bits 15 bis 28 vom Speicheradressregister 3 werden verwendet, Um Zugriff zu einem Speicherwort der Spe'ichereinheit 1 zu erlangen und die Bits 18 bis 30 werden verwendet, um Zugriff zu einem Speicherwort des Speicherteils 2 zu erlangen» Die Bits 16 und 17 sind beide Null, wenn die Speichereinheit 2 adressiert wird. Die Bits 29, 30 und 31 vom Speicheradressregister 3 werden dazu verwendet, um 1 von 8 Bytes auszuwählen, wenn das Wort von der Speichereinheit 1 geholt wird und das Bit 31 wird dazu verwendet, um eins von zwei Bytes auszuwählen ρ wenn das Wort von, der. Speichereinheit 2 geholt werden soll. Die höherstelligen Bits 0 bis 15 im Speicheradressregister 3 wählen entweder die Speichereinheit 1 oder die Speichereinheit 2 aus. Die höchste Kombination der Bits 0 bis 15 im Speicheradressregister wählen die Speichereinheit 2. Wicht alle der möglichen Kombinationen der Bits. 0 bis 15, die im vorliegenden Ai3sführungsbeispiel verwendet werden, sind zur /-uaswahl der opeichereinheiten 1 und 2 erforderlich, so daß die restlichen

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Kombinationen bei einer gewünschten Erhöhung der Speicherkapazität verwendet werden können.

Die 32 Bits von jedem Wort, das aus dem Speicherteil 1 geholt wird, wird über das liingangstorglied 5 in das 32 Bit-Register 6 eingetragen. Die in dem Register 8 gespeicherten Bits werden dann in eine nachgeschaltete Fehlerkorrekturschaltung 7 gegeben, die Doppelfehler feststellen kann una die Positionen im Register 6 anzeigen kann, in denen Einzelfehler sind. Wenn ein Einzelfehler auftritt zeigt der Fehlerkorrekturschaltkreis 7 die Position des Einzelfehlers im Register 6 durch Erzeugen einer Fehlerbitanzeige an, die am Ausgang eine aer 64 Umkehrschaltungen hervorruft. Jede der 64 Urakehrschaltungen 8 läßt das Aus gangs signal einer Position im Register unverändert zu der entsprechenden Torschaltung 9 passieren, wenn kein Fehler vorliegt. Liegt jedoch ein Fehler in einer Position vor, dann wird das Ausgangssignal In der entsprechenden Position invertiert, wodurch der Fehler korrigiert wird. Das ausgelesene Wort verbleibt so lange im Register 6, bis ein anderes Wort das Eingangstorglied 5 passiert. Das Ausgangstorglied 9 gibt das erforderliche Byte an den Ausgang 4 unter Steuerung der Byteauswahlbits wie vorher beschrieben. Das für das ausgewählte Byte verwendete Prüfbit wird durch einen Prüfgenerator 10 erzeugt, der auf konventionelle Art mit der Fehlerkorrekturschaltung 7 verbunden ist. Wenn ein 21-Bitwort von der Speichereinheit 2 kommt werden die Datenbits O bis 15 zu den Positionen O bis 15 des Re-

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gisters 6 und die Fehlerkorrekturcodebits 16 bis 21 zu den Positionen 64 bis 69 des Registers 6 gegeben. Jede der nicht verwendeten Datenpositionen 16 bis 63 wird auf Null gesetzt und die _J Fehlerkorrekturcodepositionen 70 und 71 des Registers 6 werden auf Hins gesetzt durch die Torglieder 5, an denen keine Eingangssignale liegen. Der Wert, auf den .eine unverwendete Position im Register 6 gesetzt wird, wird durch den verwendeten Fehlerkorrektionscode bestimmt. Die Operation läuft dann ab, sobald das Wort von der Speichereinheit 1 ausgelesen wird, ausgenommen daß nur die Bits O bis 15 des Registers 16 bedeutungsvolle Daten enthalten. , '

Wenn ein Doppelfehler durch die Fehlerkorrekturschaltung 7 erkannt wird, wird ein unkorrigierbares Fehlersignal erzeugt. Dieses Signal kann veranlassen, daß der Zugriff zu.der entsprechenden Speicherzelle nochmals wiederholt wird. Um die Arbeitsgeschwindigkeit zu erhöhen, kann ein Byte auf dem Speicherausgang plaziert werden, bevor die Fehlerkorrekturschaltung 7 die Fehlererkennung abgeschlossen hat. Wenn ein korrigierbarer Fehler erkannt wird, kann ein korrigierbares Fehlersignal erzeugt werden, welches verursachen kaniif daß das entsprechende Byte auf dem Speicherausgang ignoriert wird und daß das korrigierte Byte, das danach zu dem Speicherausgang übertragen wird,· akzeptiert wird. · ·

Acht Fehlerkorrelcburcodebytes können für jedes Wort, das in der Speiahereinheit 2 gespeichert ist, verwendet werden. Dies erfor-

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-lodert zwei zusätzliche Module für die Speichereinheit 2. Fig. 2 zeigt ein Datenspeicher ähnlich dem nach Fig. 1, mit der Ausnahme, daß die Speichereinheit 2 aus 39 Modulen, 32 für die Datenspeicherung und 7 für die Fehlerkorrekturcodebits, besteht. Die Speicherkapazität der Speichereinheit 2 ist 32k-Datenbytes. Die Arbeitsweise ist dieselbe wie bereits in Verbindung mit dem in Fig. 1 gezeigten Speicher beschrieben, mit der Ausnahme, daß wenn das Wort im Register 6 von der Speichereinheit 2 geholt wurde, das Register 6 vier bedeutungsvolle Datenbytes enthält. Zwei Byte-Auswahl-Bits 30 und 31 sind erforderlich, um eins von vier Bytes für die übertragung zum Ausgang auszuwählen.

In Fig. 3 ist eine kleinere Speichereinheit gezeigt, in der zwei Bits vermieden werden in den Speichereinheiten 1 und 2 in den gleichen Modul speichert. Die Speichereinheit 1 enthält 36 Module, von denen jedes 8k-Bits speichert, um 4k-Worte von 72 Bits (64 Daten- und 8 Fehlerkorrekturcodebits) speichern zu können, d.h. es ist eine Datenspeicherkapazität von 32k-Bytes vorhanden. Die Speichereinheit 2 besteht aus 20 gleichen Modulen um 4k-Yiorte von 40 Bits (32 Daten- und 8 Fehlerkorrekturcodobits) zu speichern. Diese entspricht einer Datenbytekapazität von 16k. Die Arbeitsweise des Speichers nach Fig. 3 ist genauso wie die Arbeitsweise der Speicher, die in den Fign. 1 und 2 dargestellt sind, mit der Ausnahme, daß in diesem Beispiel der Ausyang zwei Byte groß ist und die Bits 30 und 31 oder das Bit 31 dazu verwendet werden um die erforderlichen zwei Bytes auf den Ausgang zu geben. Eine

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Do.ppelfehlerkorrektur rauß vorgenommen werden, wenn der Speicher mit einem schadhaften oder entfernten Modul weiterarbeiten soll.

Eine erhöhte Speicherkapazität kann.erreicht werden, indem eine zusätzliche Speichereinheit öder mehrere zusätzliche Speichereinheiten entsprechend der Speichereinheit 1 in den Pign. 1 und 3 verwendet werden. Kleine Erhöhungen des Speichers können erreicht ■ werden durch eine Einheit, wie z.B. die Speichereinheit 2, deren Kapazität ein binärer Bruchteil der Kapazität der Speichereinheit i ist. Hat z.B. die Speichereinheit 1 eine Speicherkapazität von 64k-Bytes, dann sollte die Speichereinheit 2 eine Speicherkapazität von 8k, 16k oder 32k-Bytes haben. Die Bits O bis 15 im Speicher*- adressregister 3 werden verwendet, um die Teilspeichereinheit auszuwählen.

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Claims

PATENTANSPRÜCHE

1. Speicheranordnung mit Schaltungen zur Fehlererkennung und Fehlerkorrektur der im Speicher gespeicherten Informationen durch Aufteilung des Speichers in Gruppen von Speichermodulen, die Daten bzw. Fehlerkorrekturcodebits speichern, dadurch gekennzeichnet, daß der Speicher in einen ersten Teil (1) zur Speicherung von Worten aus m -Datenbits und η -Fehlerkorrekturcodebits sowie einen zweiten Teil (2) zur Speicherung von Worten

von m_-Datenbits und η -Fehlerkorrekturcodebits unter-& 2.

teilt ist, wobei η größer m und n.. größer n2 ist, daß den beiden Speicherteilen (1 und 2) ein gemeinsames Speicheradressregister (3) zugeordnet ist und daß mit dem Speicheradressregister (3) und den beiden Speicherteilen (1 und 2) Speicherkorrekturschaltungen (6, 7 und 8) zur Korrektur von Fehlern in einem aus m oder m Datenbits bestehenden Wort verbunden sind, das aus dem Speicher ausgelesen wird bzw. wurde.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher aus einer Vielzahl von Modulen besteht, wobei jedes Modul ein Bit von jedem Wort in einem der Teile vom Speicher speichert.

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3, Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet t daß der Speicher eine Anzahl Speichermodule enthält, wobei jedes Modul zwei Bits von jedem der Worte, in einem der Teile vom Speicher enthält.

4, . _.'^: Speicheranordnung nach den Ansprüchen 1 bis 31 dadurch

gekennzeichnet, daß die Schaltungen zur Fehlererkennung und Fehlerkorrektur ein Register (6) beinhalten, daß m +n-,-Bitpositionen zur Speicherung eines vom Speicher abgerufenen Wortes umfaßt/ daß mit dem genannten Register (6) eine Fehlerkorrekturschaltung (7) und eine Urnkehrschaltung (8) zur Anzeige der Fehlerposition bzw« zur Invertierung der fehlerhaften Position bzw. Positionen verbunden ist.

5. - Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß bei Eintragung eines Wortes mit m + η,,-Bitstellen vom Speicherteil 2 in das Register 6-Eingangstorglieder (5) vorgesehen sind, die in jede nicht verwendete Bitposition des Registers .6 ein vorbestimmtes vom Fehlerkorrektureode abhängiges Bit* zur Ausführung der Fehlerkorrektur einträgt.

6. Speicheranordnung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß die im Speicheradressregister (3) stehenden höchststeliigen Bits zur Steuerung des Zu-

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griffs zu einem Speicherwort dienen und die niederstelligen Bits das Byte oder die Bytes vom gelesenen
Wort steuern, das an den Ausgang übetragen werden soll.

7. Speicheranordnung nach den Ansprüchen 1 bis β, dadurch gekennzeichnet, daß der Speicher eine Anzahl Speicherpositionen enthält in denen Worte von m -Datenbits und η„-Fehlerkorrekturcodebits gespeichert sind und in den der Wert von nu in jeder Position verschieden ist.

8. Speicheranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß m_ ein binärer Bruchteil von m ist.

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