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DE19922291A1 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements

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DE19922291A1
DE19922291A1 DE19922291A DE19922291A DE19922291A1 DE 19922291 A1 DE19922291 A1 DE 19922291A1 DE 19922291 A DE19922291 A DE 19922291A DE 19922291 A DE19922291 A DE 19922291A DE 19922291 A1 DE19922291 A1 DE 19922291A1
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Abstract

Es werden eine verbesserte Source/Drain-Übergangsanordnung in einem Metalloxid-Halbleiter-Transistor und ein neues Verfahren zu dessen Herstellung bereitgestellt, das doppelte Gate-Seitenwand-Abstandsschichten (106b, 112b) im peripheren Bereich ausbildet, während es einzelne Gate-Seitenwand-Abstandsschichten im Zellenmatrixbereich ausbildet. Die doppelten Seitenwand-Abstandsschichten werden vorteilhaft ausgebildet, um einen Kurzkanaleffekt zu unterdrücken, einen Stromverlust zu verhindern und den Schichtwiderstand zu verringern. Die Isolationsschicht für die zweiten Abstandsschichten im peripheren Bereich verbleibt im Zellenmatrixbereich und dient als Ätzstoppschicht während des Ätzschritts der Isolationszwischenschicht zur Ausbildung einer Kontaktöffnung und dient ebenfalls als Sperrschicht während des Schritts der Silizidbeschichtungsausbildung, wodurch der Herstellungsprozeß vereinfacht wird.

Description

Die Erfindung betrifft ein Halbleiterbauelement und ein Verfahren dafür und insbesondere ein Verfahren zur Herstellung eines MOS-Transistors mit doppelten Gate-Seitenwand-Abstandsschichten.
Ein DRAM-Zellenbauelement ist im allgemeinen in einen Zellenmatrixbereich und einen peripheren Logikbereich unterteilt. Der Zellenmatrixbereich umfaßt eine Vielzahl von Speicherzellen in Matrixform und der periphere Bereich umfaßt eine Schaltung, um die Speicherzellen zu betreiben.
Transistoren sollen auf dem Zellenmatrixbereich bzw. dem peripheren Bereich mit ihren optimalen Eigenschaften ausgebildet werden, da die Transistoren entsprechend ihres Einsatzes in dem Bauelement eine unterschiedliche Funktion benötigen. Der Transistor im Zellenmatrixbereich weist beispielsweise ein einziges Source/Drain-Gebiet mit einem Störstellendiffusionsbereich mit niedriger Konzentration auf und der Transistor im peripheren Bereich weist ein Source/Drain-Gebiet mit LDD (leicht dotierter Drain)- Struktur auf. Der Transistor im Zellenmatrixbereich besitzt einzelne Gate-Abstandsschichten und der Transistor im peripheren Bereich besitzt doppelte Gate-Abstandsschichten.
Fig. 1A bis 1C sind Querschnittsansichten von MOS-Transistoren, die durch ein herkömmliches Verfahren ausgebildet wurden. Fig. 1A zeigt schematisch einen ersten NMOS-Transistor des Zellenmatrixbereiches. Mit Bezug auf Fig. 1 umfaßt die NMOS-Transistor-Familie eine auf einem Halbleitersubstrat 10 ausgebildete Gateelektrode 12, Gate-Abstandsschichten 14 mit einer Dicke von etwa 700 Å bis 800 Å, die auf der lateralen Seite der Gateelektrode 12 justiert sind, und einen Störstellendiffusionsbereich 16a vom n-Typ mit niedriger Konzentration mit einer vorbestimmten Tiefe im Halbleitersubstrat, der außerhalb der Gate-Abstandsschichten 14 angeordnet ist.
Fig. 1B und 1C zeigen schematisch einen zweiten NMOS-Transistor und einen PMOS-Transistor, die jeweils auf dem peripheren Bereich ausgebildet sind. Die zweite NMOS-Transistor-Familie umfaßt die Gateelektrode 12, die Gate-Abstandsschichten 14 mit einer Dicke von etwa 700 Å bis 800 Å, die auf der lateralen Seite der Gateelektrode 12 justiert sind, einen Störstellendiffusionsbereich 15a vom n-Typ mit niedriger Konzentration mit einer vorbestimmten Tiefe im Halbleitersubstrat 10, der unterhalb der Seitenkante der Gate-Abstandsschichten 14 angeordnet ist, und einen Störstellenbereich 16b vom n-Typ mit hoher Konzentration mit einer vorbestimmten Tiefe im Halbleitersubstrat 10, der außerhalb der Seitenkante der Gate-Abstandsschichten 14 angeordnet ist. Der zweite NMOS-Transistor besitzt nämlich eine sogenannte LDD (leicht dotierter Drain)-Struktur.
Mit Bezug auf Fig. 1C umfaßt die PMOS-Transistor-Familie die Gateelektrode 12, die Gate-Abstandsschichten 14 mit einer Dicke von etwa 700 Å bis 800 Å, die auf der lateralen Seite der Gateelektrode 12 justiert sind, einen Störstellendiffusionsbereich 15b vom n-Typ oder p-Typ mit niedriger Konzentration mit einer vorbestimmten Tiefe im Halbleitersubstrat 10, der unterhalb der Seitenkante der Gate-Abstandsschichten 14 angeordnet ist, und einen Störstellenbereich 16c vom p-Typ mit hoher Konzentration mit einer vorbestimmten Tiefe im Halbleitersubstrat 10, der außerhalb der Seitenkante der Gate-Abstandsschichten 14 angeordnet ist. Der PMOS-Transistor besitzt nämlich eine sogenannte LDD (leicht dotierter Drain)-Struktur.
Die Störstelle vom n-Typ umfaßt P (Phosphor), As (Arsen) oder dergleichen. Wie gut bekannt ist, besitzt eine Arsenstörstelle ein größeres Molekulargewicht als eine Phosphorstörstelle und verursacht dadurch einen Substratschaden und einen Stromverlust. Andererseits besitzt Phosphor eine größere Diffusionsgeschwindigkeit als Arsen und verursacht dadurch einen Kurzkanaleffekt des Transistors. Daher wird Phosphor im allgemeinen für die Transistorausbildung im Zellenmatrixbereich für eine Lösch- Ein/Aus-Operation und eine verbesserte Auffrischzeit desselben verwendet. Im peripheren Bereich wird im allgemeinen Phosphor für einen Langkanal-Transistor verwendet, und für einen Kurzkanal wird trotz des Kriechverlusts im allgemeinen Arsen verwendet.
Wie vorher beschrieben, besitzt ein Phosphorion eine größere Diffusionsgeschwindigkeit, die den Kurzkanaleffekt verstärkt. Um Probleme mit dem Phosphorion anzugehen und eine maximale effektive Kanallänge zu erhalten, wird der NMOS-Transistor im Zellenmatrixbereich durch die folgende Prozeßsequenz ausgebildet. Nachdem eine Gate-Abstandsschicht auf der lateralen Seitenwand des Gates ausgebildet ist, wird ein Störionen-Implantationsprozeß unter Verwendung des Gates und der Gate-Abstandsschicht als Maske durchgeführt, um einen Störstellendiffusionsbereich vom n-Typ auszubilden, und dadurch kann eine maximale effektive Kanallänge erhalten werden. Hierbei ist eine Wärmebehandlung erforderlich, um die Störstellen vom n-Typ in das Halbleitersubstrat auf beiden Seiten außerhalb der Gateelektrode auszutreiben. Es ist jedoch sehr schwierig, Störstellen vom n-Typ mit einer gewünschten Tiefe innerhalb des Halbleitersubstrats auszudiffundieren. Die Störstellen im peripheren Bereich diffundieren ebenfalls gleichzeitig aus und die effektive Kanallänge von dessen Transistor wird verringert, und dadurch wird ein Bauelementausfall verursacht. Insbesondere wird der Störstellendiffusionsbereich vom p-Typ des PMOS im peripheren Bereich durch Implantieren von Bor (B) ausgebildet, welches eine größere Diffusionsgeschwindigkeit besitzt. Folglich wird der PMOS durch die Verringerung der effektiven Kanallänge stark beeinträchtigt.
Um den Effekt der verringerten effektiven Kanallänge im peripheren Bereich anzugehen, kann der Störstellendiffusionsbereich vom p-Typ mit niedriger Konzentration durch einen Störstellendiffusionsbereich vom n-Typ mit niedriger Konzentration ersetzt werden, wie in Fig. 1C dargestellt. Dadurch kann das Problem der Verringerung der effektiven Kanallänge, das beim Diffusionsbereich vom p-Typ angetroffen wird, verhindert werden. Wie in Fig. 1C zu sehen ist, ist der Störstellendiffusionsbereich vom p-Typ mit hoher Konzentration mit dem Störstellendiffusionsbereich vom n-Typ mit niedriger Konzentration überlappt. Die Ausbildung einer solchen Diffusionsbereichanordnung erfordert jedoch eine sehr sorgfältige Steuerung über die Dicke der Gate-Abstandsschicht und der Ausheilungstemperatur. Außerdem veranlaßt die Diffusion der Störstellen vom p-Typ mit hoher Konzentration, daß die Störstellen im LDD-Bereich eine hohe Konzentration beibehalten, was es schwierig macht, einen Effekt heißer Ladungsträger zu verhindern.
Es ist daher Aufgabe der Erfindung, einen MOS-Transistor mit einer verbesserten strukturellen Source/Drain-Anordnung und ein Verfahren zu dessen Herstellung bereitzustellen, das den Kurzkanaleffekt und den Effekt heißer Ladungsträger verhindern kann und die Verringerung der effektiven Kanallänge vermeiden kann.
Die Erfindung stellt eine doppelte LDD-Struktur mit einem ersten leicht dotierten Bereich eines ersten Typs, einem zweiten leicht dotierten Bereich eines zweiten Typs und einem dritten stark dotierten Bereich des zweiten Typs bereit. Eine solche doppelte LDD-Struktur gemäß der Erfindung wird durch zuerst Implantieren von Störstellen eines ersten Typs mit niedriger Konzentration in ein Halbleitersubstrat unter Verwendung eines Gates als Maske ausgebildet. Eine zweite Implantation von Störstellen des zweiten Typs mit niedriger Konzentration wird nach der Ausbildung von ersten Gate-Abstandsschichten auf den lateralen Seiten des Gates ausgeführt. Nach der zweiten Implantation werden zweite Gate-Abstandsschichten auf den ersten Gate-Abstandsschichten ausgebildet. Danach wird eine dritte Implantation von Störstellen vom zweiten Typ mit hoher Konzentration unter Verwendung der doppelten Gate-Abstandsschichten als Maske ausgeführt. Die implantierten Störstellen werden dann durch eine Wärmebehandlung ausdiffundiert, um dadurch die LDD-Struktur fertigzustellen.
Gemäß einem Aspekt der Erfindung umfaßt das Verfahren zur Herstellung eines MOS-Transistors die Schritte: Ausbilden eines Bauelementisolationsbereichs auf einem Halbleitersubstrat mit einem Zellenmatrixbereich und einem peripheren Schaltungsbereich; Ausbilden eines ersten Gates auf dem Zellenmatrixbereich und eines zweiten bzw. eines dritten Gates auf dem peripheren Schaltungsbereich; Verwenden des zweiten und dritten Gates als Maske und Implantieren von ersten Störionen mit niedriger Konzentration in das Halbleitersubstrat angrenzend an das zweite und das dritte Gate, um jeweils eine erste Störstellendiffusionsschicht eines ersten Leitfähigkeitstyps auszubilden; Ausbilden von ersten Gate- Abstandsschichten jeweils auf den lateralen Seiten der Gates; Verwenden des ersten Gates und dessen erste Abstandsschichten als Maske und Implantieren von zweiten Störionen mit niedriger Konzentration in das Halbleitersubstrat angrenzend an das erste Gate und dessen Abstandsschichten, um eine zweite Störstellendiffusionsschicht eines ersten Leitfähigkeitstyps auszubilden; Verwenden des dritten Gates und dessen Abstandsschichten als Maske und Implantieren von dritten Störionen mit niedriger Konzentration in das Halbleitersubstrat angrenzend an das dritte Gate und dessen Abstandsschichten, um eine dritte Störstellendiffusionsschicht eines zweiten Leitfähigkeitstyps auszubilden; Ausbilden einer Isolationsschicht über einer resultierenden Halbleitertopologie; Ätzen der Isolationsschicht an dem peripheren Bereich und Ausbilden von zweiten Abstandsschichten auf den ersten Abstandsschichten des zweiten bzw. dritten Gates; Verwenden des zweiten Gates und der ersten und zweiten Abstandsschichten als dessen Maske und Implantieren von vierten Störionen mit hoher Konzentration in das Halbleitersubstrat angrenzend an das zweite Gate und dessen zweite Abstandsschichten, um eine vierte Störstellendiffusionsschicht eines ersten Leitfähigkeitstyps auszubilden; und Verwenden des dritten Gates und dessen erste und zweite Abstandsschichten als Maske und Implantieren von fünften Störionen mit hoher Konzentration in das Halbleitersubstrat angrenzend an das dritte Gate und dessen zweite Abstandsschichten, um eine fünfte Störstellendiffusionsschicht eines zweiten Leitfähigkeitstyps auszubilden.
Gemäß einem weiteren Aspekt der Erfindung umfaßt das Verfahren zur Herstellung eines MOS-Transistors die Schritte: Ausbilden einer Gateelektrode über einem Halbleitersubstrat; Verwenden der Gateelektrode als Maske und Implantieren von ersten Störionen eines ersten Leitfähigkeitstyps mit niedriger Konzentration, um eine erste Störstellendiffusionsschicht auszubilden; Ausbilden von ersten Abstandsschichten auf den lateralen Seiten des Gates; Verwenden des Gates und dessen erste Abstandsschichten als Maske und Implantieren von zweiten Störionen eines zweiten Leitfähigkeitstyps mit niedriger Konzentration, um eine zweite Störstellendiffusionsschicht auszubilden; Ausbilden von zweiten Abstandsschichten auf den ersten Abstandsschichten des Gates; Verwenden der zweiten und ersten Abstandsschichten als Maske und Implantieren von dritten Störionen eines zweiten Leitfähigkeitstyps mit hoher Konzentration, um eine dritte Störstellendiffusionsschicht auszubilden; und Ausheilen und Diffundieren der Störstellendiffusionsschichten, um die erste Diffusionsschicht mit der zweiten Diffusionsschicht zu überlappen.
Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
Fig. 1A bis 1C Querschnittsansichten von fertiggestellten MOS-Transistor-Anordnungen gemäß dem herkömmlichen Verfahren;
Fig. 2A bis 2C Querschnittsansichten eines Halbleitersubstrats mit einer Gateelektrode, wobei eine Implantation von Störstellen vom n-Typ mit niedriger Konzentration nur im peripheren Bereich, d. h. Fig. 2B und Fig. 2C, gemäß der Erfindung ausgeführt wird;
Fig. 3A bis 3C jeweils einen Prozeßschritt im Anschluß an den in Fig. 2A bis 2C gezeigten, wobei erste Gate-Abstandsschichten auf den Seitenwänden der Gateelektrode ausgebildet werden;
Fig. 4A bis 4C jeweils einen Prozeßschritt im Anschluß an den in Fig. 3A bis 3C gezeigten, wobei eine Implantation von Störstellen vom n-Typ mit niedriger Konzentration nur im Zellenmatrixbereich, d. h. Fig. 4A, unter Verwendung der ersten Abstandsschichten und der Gateelektrode als Maske ausgeführt wird;
Fig. 5A bis 5C jeweils einen Prozeßschritt im Anschluß an den in Fig. 4A bis 4C gezeigten, wobei eine Implantation von Störstellen vom p-Typ mit niedriger Konzentration im peripheren Bereich ausgeführt wird;
Fig. 6A bis 6C jeweils einen Prozeßschritt im Anschluß an den in Fig. 5A bis 5C gezeigten, wobei eine Isolationsschicht für zweite Abstandsschichten ausgebildet wird;
Fig. 7A bis 7C jeweils einen Prozeßschritt im Anschluß an den in Fig. 6A bis 6C gezeigten, wobei ein Rückätzen nur im peripheren Bereich ausgeführt wird, um dadurch zweite Abstandsschichten auf den Seitenwänden der ersten Abstandsschichten im peripheren Bereich auszubilden;
Fig. 8A bis 8C jeweils einen Prozeßschritt im Anschluß an den in Fig. 7A bis 7C gezeigten, wobei eine Implantation von Störstellen vom n-Typ mit hoher Konzentration nur im peripheren Bereich ausgeführt wird;
Fig. 9A bis 9C jeweils einen Prozeßschritt im Anschluß an den in Fig. 8A bis 8C gezeigten, wobei eine Implantation von Störstellen vom p-Typ mit hoher Konzentration nur in Fig. 9C zur Ausbildung eines PMOS-Transistors im peripheren Bereich ausgeführt wird;
Fig. 10A bis 10C jeweils einen Prozeßschritt im Anschluß an den in Fig. 9A bis 9C gezeigten, wobei ein Silizidbeschichtungsprozeß ausgeführt wird, um eine Silizidschicht im peripheren Bereich auszubilden; und
Fig. 11A bis 11C jeweils einen Prozeßschritt im Anschluß an den in Fig. 10A bis 10C gezeigten, wobei ein Kontaktloch im Zellenmatrixbereich (Fig. 11A) ausgebildet wird.
Nun wird das Verfahren zur Herstellung eines MOSFET im einzelnen mit Bezug auf die zugehörigen Zeichnungen behandelt. Die Erfindung betrifft einen MOS-Transistor mit doppelter LDD-Struktur, insbesondere die Ausbildung eines PMOS mit doppelter LDD-Struktur im peripheren Bereich, während im Zellenmatrixbereich ein NMOS mit einzelner LDD-Struktur ausgebildet wird. Die doppelte LDD-Struktur des PMOS im peripheren Bereich kann den Kurzkanaleffekt und den Effekt heißer Ladungsträger unterdrücken.
Fig. 2A bis 11A stellen in ausgewählten Herstellungsstufen die Querschnitte eines NMOS im Zellenmatrixbereich gemäß einer Ausführungsform der Erfindung dar, Fig. 2B bis 11B stellen in ausgewählten Herstellungsstufen die Querschnitte eines NMOS im peripheren Bereich gemäß einer Ausführungsform der Erfindung dar, und Fig. 2C bis 11C stellen in ausgewählten Herstellungsstufen die Querschnitte eines PMOS im peripheren Bereich gemäß einer Ausführungsform der Erfindung dar.
Mit Bezug auf Fig. 2A bis 2C werden Gateelektroden gleichzeitig im Zellenmatrixbereich (Fig. 2A) und im peripheren Bereich (Fig. 2B und Fig. 2C), d. h. eine erste Gateelektrode 102a, eine zweite Gateelektrode 102b und eine dritte Gateelektrode 102c, ausgebildet. Vor der Ausbildung der Gateelektroden 102a-102c über einem Halbleitersubstrat 100 wird eine Bauelementisolationsschicht (nicht dargestellt) ausgebildet, um den Zellenmatrix- und den peripheren Bereich festzulegen, und eine Gateoxidschicht (nicht dargestellt) wird über dem Halbleitersubstrat ausgebildet. Die Gateelektroden 102a, 102b und 102c werden durch Abscheiden einer Polysiliziumschicht und Strukturieren derselben üblich ausgebildet.
Da der Zellenmatrixbereich für die Entwurfsregel empfindlicher ist als der periphere Bereich, ist die Gatebreite des Zellenmatrixbereiches schmäler als jene des peripheren Bereichs (vergleiche die Breite der Gateelektrode in Fig. 2A mit Fig. 2B und 2C).
Eine erste Photoresistschicht wird über das resultierende Halbleitersubstrat aufgeschleudert und zu einer gewünschten Anordnung strukturiert, d. h. einer ersten Photoresiststruktur 103, die den peripheren Bereich freilegt, während sie den Zellenmatrixbereich bedeckt. Störionen vom n-Typ mit niedriger Konzentration werden in das Halbleitersubstrat 100 des peripheren Bereichs unter Verwendung der Gateelektroden 102b und 102c als Maske implantiert und dadurch werden erste Störstellendiffusionsschichten 104b bzw. 104c vom n-Typ ausgebildet. Die Implantation der Störionen vom n-Typ wird mit Arsen (As) mit einer Energie von etwa 50 keV mit einer Dosis von etwa 5 × 1012 Ionen/cm2 ausgeführt.
Die Ausbildung der ersten Abstandsschichten wird als nächstes angegangen und ist in Fig. 3A bis 3C schematisch dargestellt. Nach der Entfernung der ersten Photoresiststruktur 103 wird über der gesamten resultierenden Halbleitertopologie eine erste Isolationsschicht abgeschieden. Beispielsweise kann eine Siliziumnitridschicht abgeschieden werden. Die abgeschiedene Isolationsschicht wird dann anisotrop geätzt, um erste Gate-Abstandsschichten 106a, 106b und 106c auf den Seitenwänden der ersten, zweiten bzw. dritten Gateelektroden mit einer Dicke von etwa 400 Å auszubilden.
Die nächste Prozeßsequenz ist die Ausbildung der Störstellendiffusionsschicht vom n-Typ mit niedriger Konzentration im Zellenmatrixbereich. Mit Bezug auf Fig. 4A bis 4C wird eine zweite Photoresistschicht über die gesamte resultierende Halbleitertopologie aufgeschleudert und zu einer gewünschten Anordnung strukturiert, d. h. einer zweiten Photoresiststruktur 107, die den Zellenmatrixbereich freilegt, während sie den peripheren Bereich bedeckt. Störionen vom n-Typ mit niedriger Konzentration werden in das Halbleitersubstrat 100 des Zellenmatrixbereiches unter Verwendung der Gateelektrode 102a und der ersten Abstandsschichten 106a als Maske implantiert und dadurch wird eine zweite Störstellendiffusionsschicht 108a vom n-Typ im Zellenmatrixbereich ausgebildet. Die vorstehend erwähnte Implantation wird mit Phosphor (P) mit einer Energie von etwa 30 keV mit einer Dosis von etwa 5 × 1012 Ionen/cm2 ausgeführt.
Nach der Entfernung der zweiten Photoresiststruktur 107 wird eine dritte Photoresiststruktur 109 ausgebildet, so daß nur die dritte Gateelektrode 102c im peripheren Bereich, wo ein PMOS-Transistor ausgebildet werden soll, freigelegt wird, wie in Fig. 5A bis 5C dargestellt. Die erste Gateelektrode 102a und die zweite Gateelektrode 102b werden durch die dritte Photoresiststruktur 109 bedeckt. Störionen vom p-Typ mit niedriger Konzentration werden in das Halbleitersubstrat 100 im peripheren Bereich unter Verwendung der dritten Gateelektrode 102c und der ersten Abstandsschichten 106c als Maske implantiert und dadurch wird eine dritte Störstellendiffusionsschicht 110c vom p-Typ im peripheren Bereich ausgebildet. Die Störstellen vom p-Typ können Bor (B) oder BF3 umfassen, und diese Störionen werden mit einer Energie von etwa 20 keV mit einer Dosis von etwa 1 × 1013 Ionen/cm2 implantiert.
Mit Bezug auf Fig. 6A bis 6C wird nach der Entfernung der dritten Photoresiststruktur 109 eine Isolationsschicht 112, beispielsweise eine Siliziumnitridschicht, über der resultierenden Halbleitertopologie abgeschieden. Wie später beschrieben wird, dient die Isolationsschicht 112 als Sperrschicht gegen eine Silizidbildung im Zellenmatrixbereich und dient als zweite Gate-Abstandsschichten im peripheren Bereich.
Eine vierte Photoresistschicht wird abgeschieden und zu einer gewünschten Anordnung strukturiert, d. h. einer vierten Photoresiststruktur 111, die die Isolationsschicht 112 im peripheren Bereich freilegt, während sie die Isolationsschicht 112 im Zellenmatrixbereich bedeckt. Unter Verwendung der vierten Photoresiststruktur 111 als Maske wird die Isolationsschicht 112 anisotrop geätzt, um jeweils zweite Abstandsschichten 112b und 112c auf den ersten Abstandsschichten 106b und 106c der zweiten und dritten Gateelektrode mit einer Dicke von etwa 400 Å auszubilden, wie in Fig. 7A bis 7C dargestellt. Als Ergebnis wird eine doppelte Abstandsschichtanordnung im peripheren Bereich ausgebildet. Hierbei wird angemerkt, daß, da die Isolationsschicht 112 im Zellenmatrixbereich durch die vierte Photoresiststruktur 111 bedeckt ist, sie nicht geätzt wird. Die restliche Isolationsschicht 112a im Zellenmatrixbereich dient als Sperrschicht gegen die Silizidbildung.
Nach der Entfernung der vierten Photoresiststruktur 111 wird eine fünfte Photoresiststruktur 113 ausgebildet, so daß nur die zweite Gateelektrode 102b und ihre Abstandsschichten 106b und 112b im peripheren Bereich freigelegt werden, während die ersten und dritten Gateelektroden und ihre Abstandsschichten bedeckt werden, wie in Fig. 8A bis 8C dargestellt. Unter Verwendung der fünften Photoresiststruktur 113, der Gateelektrode 102b und der zweiten und dritten Abstandsschichten 106b und 112b als Maske werden Störionen vom n-Typ mit hoher Konzentration in das Halbleitersubstrat 100 implantiert, um eine vierte Störstellendiffusionsschicht 114c vom n-Typ auszubilden. Die Implantation der Störionen vom n-Typ wird mit Arsen (As) mit einer Energie von etwa 20 keV mit einer Dosis von etwa 5 × 1015 Ionen/cm2 ausgeführt.
Nach der Entfernung der fünften Photoresiststruktur 113 wird eine sechste Photoresiststruktur 115 ausgebildet, so daß der Bereich, wo der PMOS ausgebildet werden soll, freigelegt wird, d. h. die dritte Gateelektrode 102c und die Abstandsschichten 112c freigelegt werden. Unter Verwendung der sechsten Photoresiststruktur 115, der dritten Gateelektrode 102c und deren Abstandsschichten 106c und 112c als Maske werden Störionen vom p-Typ mit hoher Konzentration in das Halbleitersubstrat 100 implantiert, um eine fünfte Störstellendiffusionsschicht 116c vom p-Typ im peripheren Bereich auszubilden. Die Störstellen vom p-Typ können Bor (B) oder BF3 umfassen, und diese Störionen werden mit einer Energie von etwa 20 keV mit einer Dosis von etwa 5 × 1015 Ionen/cm2 implantiert. Folglich wird im peripheren Bereich ein PMOS-Transistor mit der gewünschten Anordnung mit der ersten Störstellendiffusionsschicht 104c mit Störstellen vom n-Typ mit niedriger Konzentration, der dritten Störstellendiffusionsschicht 110c mit Störstellen vom p-Typ mit niedriger Konzentration und der fünften Störstellendiffusionsschicht 116c mit Störstellen vom p-Typ mit hoher Konzentration ausgebildet.
Die nächste Prozeßsequenz ist die Ausbildung der Silizidschicht und ist in Fig. 10A bis 10C schematisch dargestellt. Die auf dem Source/Drain-Gebiet und auf der Gateelektrode im peripheren Bereich ausgebildete Silizidschicht kann den Spannungsverbrauch des DRAM-Bauelements senken und dessen Arbeitsgeschwindigkeit erhöhen. Ein Übergangsmetall, wie z. B. Ti, Ta, Co oder Mo, wird über der resultierenden Halbleitertopologie abgeschieden. Nach der Abscheidung des Übergangsmetalls wird ein Ausheilungsprozeß durchgeführt, um die Silizidschicht auszubilden. Wie gut bekannt ist, wird die Silizidschicht durch die Reaktion zwischen dem Silizium und dem Übergangsmetall ausgebildet. Wie in Fig. 10B und 10C zu sehen ist, wird folglich die Silizidschicht 118 nur auf dem freigelegten Silizium und Polysilizium, d. h. auf dem freigelegten Halbleitersubstrat und dem freigelegten Polysilizium-Gate im peripheren Bereich, ausgebildet. Hierbei wird angemerkt, daß die Isolationsschicht 112a das Halbleitersubstrat und die erste Gateelektrode im Zellenmatrixbereich bedeckt. Die Anwesenheit der Isolationsschicht 112a verhindert einen Silizidbildungsprozeß im Zellenmatrixbereich. Ansonsten kann der Stromverlust des Transistors im Zellenmatrixbereich erhöht werden.
Während des Ausheilungsprozesses für die Silizidbildung werden Störionen der vorstehend erwähnten Störstellendiffusionsschichten jeweils diffundiert, um Störstellenbereiche auszubilden. Insbesondere umfaßt mit Bezug auf Fig. 10A bis 10C der auf dem Zellenmatrixbereich ausgebildete Transistor, d. h. der NMOS-Transistor (siehe Fig. 10A), die erste Gateelektrode 102a, die ersten Abstandsschichten 106a und das Source/Drain-Gebiet 108a (d. h. den zweiten Störstellenbereich 108a) mit Störstellen vom n-Typ mit niedriger Konzentration. Der auf dem peripheren Bereich ausgebildete Transistor, d. h. der NMOS- Transistor (siehe Fig. 10B), umfaßt die zweite Gateelektrode 102b, die ersten und zweiten Abstandsschichten 106b und 112b und die Source/Drain- Gebiete 104b und 114b. Wie zu sehen ist, bestehen die Source/Drain-Gebiete aus einem ersten Störstellenbereich 104b mit Störstellen vom n-Typ mit niedriger Konzentration, der unter den ersten und zweiten Abstandsschichten 106b und 112b justiert ist, und einem vierten Störstellenbereich 114b mit Störstellen vom n-Typ mit hoher Konzentration, der außerhalb der Seitenkanten der zweiten Abstandsschichten 112b justiert ist. Der auf dem peripheren Bereich ausgebildete Transistor, d. h. der PMOS-Transistor (siehe Fig. 10C), umfaßt die dritte Gateelektrode 102c, die ersten und zweiten Abstandsschichten 106c und 112c und die Source/Drain-Gebiete 104c, 110c und 116c. Wie in Fig. 10C zu sehen ist, bestehen die Source/Drain-Gebiete aus einem ersten Störstellenbereich 104c mit Störstellen vom n-Typ mit niedriger Konzentration, der unter den ersten Abstandsschichten 106c justiert ist, einem dritten Störstellenbereich 110c mit Störstellen vom p-Typ mit niedriger Konzentration, der unter den zweiten Abstandsschichten 112c justiert ist, und einem fünften Störstellenbereich 116c mit Störstellen vom p-Typ mit hoher Konzentration, der außerhalb der Seitenkanten der zweiten Abstandsschichten 112c justiert ist.
Im PMOS-Transistor des peripheren Bereichs bewirkt eine auf das Halbleiterbauelement aufgebrachte Wärmebelastung während der anschließenden Schichtausbildung, daß der erste Störstellenbereich 104c vom n-Typ mit dem dritten Störstellenbereich 110c überlappt wird, und dadurch wird der erste Störstellenbereich 104c vom n-Typ in den p-Typ umgewandelt.
Nach der Ausbildung der Silizidschicht wird die Übergangsschicht, die nicht mit dem Silizium oder Polysilizium reagiert, selektiv entfernt. Als Ergebnis kann der Schichtwiderstand des Source/Drain-Gebiets verringert werden, um die Arbeitsgeschwindigkeit zu erhöhen.
Mit Bezug auf Fig. 11A bis 11C wird eine Isolationszwischenschicht 120 über dem gesamten Halbleitersubstrat abgeschieden. Eine siebte Photoresistschicht wird über der Isolationszwischenschicht abgeschieden und zu einer gewünschten Anordnung strukturiert. Unter Verwendung der strukturierten siebten Photoresistschicht wird ein gewünschter Teil der Isolationszwischenschicht 120 anisotrop geätzt, um ein Kontaktloch auszubilden, welches das Source/Drain-Gebiet des NMOS im Zellenmatrixbereich freilegt, wie in Fig. 11A gezeigt. Die Isolationszwischenschicht 120 wird bezüglich der Isolationsschicht 112a selektiv geätzt (etwa fünfmal) und dadurch wird das Kontaktloch in selbstjustierender Weise ausgebildet.
Gemäß der Erfindung umfaßt der NMOS-Transistor im Zellenmatrixbereich eine Gateelektrode, eine einzelne Abstandsschicht und ein Source/Drain-Gebiet mit einem Störstellenbereich vom n-Typ mit niedriger Konzentration. Der NMOS-Transistor im peripheren Bereich umfaßt eine Gateelektrode, doppelte Abstandsschichten und ein LDD-Source/Drain-Gebiet mit einem Störstellenbereich vom n-Typ mit niedriger Konzentration und einem Störstellenbereich vom n-Typ mit hoher Konzentration. Der PMOS-Transistor im peripheren Bereich umfaßt eine Gateelektrode, doppelte Abstandsschichten und eine doppelte LDD-Source/Drain- Struktur mit einem Störstellenbereich vom p-Typ mit niedriger Konzentration, einem Störstellenbereich vom n-Typ mit niedriger Konzentration und einem Störstellenbereich vom p-Typ mit hoher Konzentration. Die doppelte LDD-Source/Drain-Struktur des PMOS-Transistors kann einen Kurzkanaleffekt verhindern und den Effekt heißer Ladungsträger vorteilhaft verringern. Ferner dient die restliche Isolationsschicht für die zweiten Abstandsschichten den dualen Zwecken einer Sperrschicht für die Silizidbildung und einer Ätzstoppschicht, und dadurch wird der Herstellungsprozeß vereinfacht.
Es ist für Fachleute zu erkennen, daß die in der vorliegenden Anmeldung offenbarten innovativen Konzepte in einer breiten Vielfalt von Zusammenhängen angewendet werden können. Darüber hinaus kann die bevorzugte Implementierung in einer ungeheurenen Vielfalt von Arten modifiziert werden. Folglich sollte es selbstverständlich sein, daß die nachstehend und vorstehend vorgeschlagenen Modifikationen und Variationen nur als Erläuterung vorgesehen sind. Diese Beispiele können helfen, einiges des Anwendungsbereichs der erfindungsgemäßen Konzepte zu zeigen, aber diese Beispiele schöpfen bei weitem nicht den vollen Variationsbereich in den offenbarten neuen Konzepten aus.

Claims (16)

1. Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten:
Ausbilden eines Bauelementisolationsbereichs auf einem Halbleitersubstrat (100) mit einem Zellenmatrixbereich und einem peripheren Schaltungsbereich;
Ausbilden eines ersten Gates (102a) auf dem Zellenmatrixbereich und eines zweiten bzw. eines dritten Gates (102b, 102c) auf dem peripheren Schaltungsbereich;
Verwenden des zweiten und dritten Gates (102b, 102c) als Maske und Implantieren von ersten Störionen mit niedriger Konzentration in das Halbleitersubstrat (100) angrenzend an das zweite und das dritte Gate, um jeweils eine erste Störstellendiffusionsschicht (104b, 104c) eines ersten Leitfähigkeitstyps auszubilden;
Ausbilden von ersten Gate-Abstandsschichten (106a, 106b, 106c) jeweils auf den lateralen Seiten der Gates;
Verwenden des ersten Gates (102a) und der ersten Abstandsschichten (106a) als Maske und Implantieren von zweiten Störionen mit niedriger Konzentration in das Halbleitersubstrat (100) angrenzend an das erste Gate (106a) und die ersten Abstandsschichten (106a), um eine zweite Störstellendiffusionsschicht (108a) eines ersten Leitfähigkeitstyps auszubilden;
Verwenden des dritten Gates (102c) und dessen erste Abstandsschichten (106c) als Maske und Implantieren von dritten Störionen mit niedriger Konzentration in das Halbleitersubstrat (100) angrenzend an das dritte Gate (102c) und die ersten Abstandsschichten (106c), um eine dritte Störstellendiffusionsschicht (110c) eines zweiten Leitfähigkeitstyps auszubilden;
Ausbilden einer Isolationsschicht (112) über einer resultierenden Halbleitertopologie;
Ätzen der Isolationsschicht (112) in dem peripheren Bereich und Ausbilden von zweiten Abstandsschichten (112b, 112c) auf den ersten Abstandsschichten (106b, 106c) des zweiten bzw. dritten Gates (102b, 102c);
Verwenden des zweiten Gates (102b) und der ersten und zweiten Abstandsschichten (106b, 112b) als Maske und Implantieren von vierten Störionen mit hoher Konzentration in das Halbleitersubstrat (100) angrenzend an das zweite Gate (102b) und die zweiten Abstandsschichten (112b), um eine vierte Störstellendiffusionsschicht (114b) eines ersten Leitfähigkeitstyps auszubilden; und
Verwenden des dritten Gates (102c) und der ersten und zweiten Abstandsschichten (106c, 112c) als Maske und Implantieren von fünften Störionen mit hoher Konzentration in das Halbleitersubstrat (100) angrenzend an das dritte Gate (102c) und die zweiten Abstandsschichten (112c), um eine fünfte Störstellendiffusionsschicht eines zweiten Leitfähigkeitstyps auszubilden.
2. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens von ersten Störionen ein geringeres Ionendiffusionsvermögen besitzt als der Schritt des Implantierens von zweiten Störionen.
3. Verfahren nach Anspruch 1, wobei das Gate aus einem Polysilizium hergestellt wird.
4. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens von ersten Störionen unter Verwendung von As (Arsen) mit einem Dosisbereich von etwa 5 × 1012 Ionen/cm2 und in einem Energiebereich von etwa 50 keV ausgeführt wird.
5. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens von zweiten Störionen unter Verwendung von P (Phosphor) mit einem Dosisbereich von etwa 5 × 1012 Ionen/cm2 und in einem Energiebereich von etwa 30 keV ausgeführt wird.
6. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens von dritten Störionen unter Verwendung von B (Bor) oder BF3 mit einem Dosisbereich von etwa 1 × 1013 Ionen/cm2 und in einem Energiebereich von etwa 20 keV ausgeführt wird.
7. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens von vierten Störionen unter Verwendung von As (Arsen) mit einem Dosisbereich von etwa 5 × 1015 Ionen/cm2 und in einem Energiebereich von etwa 50 keV ausgeführt wird.
8. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens von fünften Störionen unter Verwendung von B (Bor) oder BF3 mit einem Dosisbereich von etwa 5 × 1015 Ionen/cm2 und in einem Energiebereich von etwa 20 kev ausgeführt wird.
9. Verfahren nach Anspruch 1, welches ferner die Schritte umfaßt:
Ausbilden einer Silizidschicht (118) auf einer oberen Oberfläche des Halbleitersubstrats (100), dem zweiten Gate (102b) und dem dritten Gate (102c) des peripheren Schaltungsbereichs; und
Ausbilden einer Isolationszwischenschicht (120) über der resultierenden Halbleitertopologie;
Ätzen eines ausgewählten Teils der Isolationszwischenschicht (120) in dem Zellenmatrixbereich bis zu der Isolationsschicht hinab, die als Ätzstoppschicht verwendet wird, und Ausbilden einer Kontaktöffnung angrenzend an das erste Gate (102a).
10. Verfahren nach Anspruch 9, wobei die Isolationsschicht, die in dem Zellenmatrixbereich bleibt, als Sperrschicht dient, die die Silizidbildung während des Schritts der Ausbildung einer Silizidschicht in dem peripheren Bereich verhindert.
11. Verfahren nach Anspruch 9, wobei die Isolationszwischenschicht (120) während des Schritts des Ätzens der Isolationszwischenschicht eine mindestens fünfmal so hohe Ätzrate besitzt wie die Isolationsschicht.
12. Verfahren zur Herstellung eines MOS-Transistors in einem Halbleiterbauelement, wobei das Verfahren die Schritte umfaßt:
Ausbilden einer Gateelektrode über einem Halbleitersubstrat;
Verwenden der Gateelektrode als Maske und Implantieren von ersten Störionen eines ersten Leitfähigkeitstyps mit niedriger Konzentration, um eine erste Störstellendiffusionsschicht auszubilden;
Ausbilden von ersten Abstandsschichten auf den lateralen Seiten des Gates;
Verwenden des Gates und der ersten Abstandsschichten als Maske und Implantieren von zweiten Störionen eines zweiten Leitfähigkeitstyps mit niedriger Konzentration, um eine zweite Störstellendiffusionsschicht auszubilden;
Ausbilden von zweiten Abstandsschichten auf den ersten Abstandsschichten des Gates;
Verwenden der zweiten und ersten Abstandsschichten als Maske und Implantieren von dritten Störionen eines zweiten Leitfähigkeitstyps mit hoher Konzentration, um eine dritte Störstellendiffusionsschicht auszubilden; und
Ausheilen und Diffundieren der Störstellendiffusionsschichten, um die erste Diffusionsschicht mit der zweiten Diffusionsschicht zu überlappen.
13. Verfahren nach Anspruch 12, wobei der erste Leitfähigkeitstyp der n-Typ ist.
14. Verfahren nach Anspruch 12, wobei der Schritt des Implantierens von ersten Störionen unter Verwendung von As (Arsen) mit einem Dosisbereich von etwa 5 × 1012 Ionen/cm2 und in einem Energiebereich von etwa 50 keV ausgeführt wird.
15. Verfahren nach Anspruch 12, wobei der Schritt des Implantierens von zweiten Störionen unter Verwendung von B (Bor) oder BF3 mit einem Dosisbereich von etwa 1 × 1013 Ionen/cm2 und in einem Energiebereich von etwa 20 keV ausgeführt wird.
16. Verfahren nach Anspruch 12, wobei der Schritt des Implantierens von dritten Störionen unter Verwendung von B (Bor) oder BF3 mit einem Dosisbereich von etwa 5 × 1015 Ionen/cm2 und in einem Energiebereich von etwa 20 keV ausgeführt wird.
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