CN1327490C - 用于制造自行对准接触窗结构的方法 - Google Patents
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Abstract
本发明提供一种用于制造自行对准接触窗结构的方法,其在一半导体基底上具有至少二导电结构,所述导电结构位于将形成自行对准接触窗的位置旁,并有多个光刻结构位于导电结构上,每一光刻结构具有一顶面及一垂直面;一介电层覆盖于半导体基底上,然后蚀刻去除部份介电层,以暴露出每一光刻结构的顶面与部份垂直面;再在每一露出的垂直表面上形成多个间隙壁。因此,当后续在二导电结构之间形成自行对准接触窗结构时,此氮化物间隙壁的部份周围具有较低的寄生电容。
Description
技术领域
本发明涉及一种用于制造接触窗结构的制程,尤其涉及一种在半导体组件中用于制造自行对准接触窗结构的制作方法。
背景技术
在多层集成电路的制程中,常会在半导体基底上的覆盖层蚀刻一垂直凹孔,以便在该基底上形成有导电接触;此形成过程通常需要通过蚀刻数层不同覆盖材质来形成,且为了确认导电接触仅会与半导体基底相导通,所以其它结构,例如晶体管栅极结构,是利用绝缘侧壁及覆盖层来隔绝的。
然而,这种绝缘结构的设计无法使用在具有多层金属内联机结构的高集成度的半导体组件的微影制程中;为了克服此微影制程的限制,遂发展出一种自行对准接触结构。在形成自行对准接触的过程中,绝缘侧壁与覆盖层在蚀刻制程中提供一定程度上的校正或自行对准。
在位线电容增加的情形下,晶体管栅极的双侧壁结构使用绝缘侧壁或覆盖层环设于自行对准接触结构周围;此双侧壁结构通常由氧化物间隙壁及其外的氮化物组成,以提供具有较低寄生电容的自行对准接触结构。然而,在双侧壁结构的形成过程中仍无可避免的会造成额外的耗损;另一方面,在制作自行对准接触结构的制程中,低寄生电容的需求与易于形成接触栓塞的方法亦变得愈来愈重要。
发明内容
本发明所要解决的技术问题在于,提供一种用于制造自行对准接触窗结构的方法,其可制作出具有低寄生电容(parasitic capacitance)的自行对准接触窗结构而无须形成额外的双侧壁结构,还可提供一种易于形成连续接触栓塞的方法。
本发明所要解决的另一技术问题在于,提供一种用于形成自行对准接触洞结构的方法,其通过在栅极堆栈结构上的内层介电层的湿式回蚀刻及后续的沉积与氮化物蚀刻步骤,以便在堆栈栅极结构的部份侧壁上形成有氮化物间隙壁。
为解决上述技术问题,本发明提供一半导体基底,其上形成至少二导电结构,该导电结构位于将形成自行对准接触窗的位置二侧,并有多个光刻结构分别位于该导电结构上,且每一光刻结构各具有一顶面及一垂直面;形成一介电层覆盖于该半导体基底上;蚀刻去除部份该介电层,以露出该光刻结构的顶面与部份该垂直面;以及形成多个间隙壁,每一该间隙壁沉积于每一露出的该垂直表面上。因此,当后续在二导电结构之间形成自行对准接触窗结构时,在此氮化物间隙壁的部份周围具有较低的电容值。
本发明还提供另一种用于制造自行对准接触窗结构的方法,其在多个栅极堆栈结构之间制作自行对准接触窗结构,使其与该栅极堆栈结构相邻但相互绝缘,该方法包括下列步骤:提供一半导体基底,其上形成该栅极堆栈结构,且每一栅极堆栈结构各具有一位于侧壁的导电部份及一位于该导电部份的侧壁上的绝缘部份;形成一第一介电层覆盖于该等栅极堆栈结构与该半导体基底上;蚀刻去除部份该第一介电层,以露出每一该栅极堆栈结构的该绝缘部份且不露出该导电部份;形成一氮化物间隙壁于暴露出的每一该绝缘部份上;形成一第二介电层覆盖子该等栅极堆栈结构与该半导体基底上;以及移除位于该栅极堆栈结构间的部份该第二介电层与该第一介电层,以作为后续制作该自行对准接触窗结构,并利用该第一介电层与该间隙壁绝缘每一该导电堆栈结构。
附图说明
图1至图4分别为本发明在制作自行对准接触窗结构的各步骤构造剖视图。
标号说明;
10半导体基底
12导电结构
14光刻结构
16介电层
18垫氧化层
20间隙壁
22介电层
24光刻层
26空间
具体实施方式
本发明的半导体设计可被广泛地应用到许多半导体设计中,且可利用许多不同的半导体材料制作,当本发明以一较佳实施例来说明本发明之方法时,本领域的普通技术人员应熟知许多步骤可以改变的,材料及杂质也是可替换的,这些一般的替换无疑地不脱离本发明的精神及范畴。
本发明提出一种新的制程方法,其用于制造自行对准接触窗结构,其在一半导体基底上的多个栅极堆栈结构之间制作自行对准接触窗结构,使其与该栅极堆栈结构相邻但相互绝缘。此方法为先提供一半导体基底,其上已形成有栅极堆栈结构,每一栅极堆栈结构具有一位于侧壁的导电部份及一位于该导电部份上的绝缘部份;一第一介电层覆盖于该些栅极堆栈结构与半导体基底上;然后回蚀刻去除部份第一介电层,以露出每一栅极堆栈结构的绝缘部份而不露出该导电部份;另有一氮化物间隙壁形成于露出的每一绝缘部份上,且一第二介电层覆盖于栅极堆栈结构与半导体基底上;最后将位于栅极堆栈结构间的部份该第二介电层与第一介电层移除,以作为后续制作该自行对准接触窗结构,并利用此第一介电层与间隙壁绝缘每一导电堆栈结构。
如图1所示,提供一半导体基底10,其上形成有许多导电结构12,且每一导电结构12上形成有一光刻结构14,此外,在该半导体基底10上形成一介电层16以覆盖住该导电结构12与光刻结构14。在本发明中,自行对准接触窗结构位于该导电结构12之间;在一较佳的实施例中,导电结构12作为导电电极,并有一垫氧化层18介于该导电结构12与半导体基底10之间。每一光刻结构14具有一顶面及一垂直面,以作为每一光刻结构14的绝缘侧壁,其中,垫氧化层18、每一导电结构12及其相对应的光刻结构14视为一个栅极堆栈结构,导电结构12的侧壁作为每一栅极堆栈结构之侧壁的导电部份,且光刻结构14的侧壁作为每一栅极堆栈结构的绝缘部份。进一步地,作为内层介电层(interlayer dielectric,ILD)的介电层16是采用现有技术完成的,例如:以化学气相沉积法形成的氧化物层。
一关键的步骤如图2所示,移除部份该介电层16以暴露出每一光刻结构14的顶面及部份垂直面,在本发明中,移除部份该介电层16的步骤是利用湿式回蚀刻(wet etching back)方式完成,并在导电结构12露出前停止。此湿式回蚀刻方式的实际状况是依据在光刻结构14上的介电层16厚度所决定。在一较佳实施例中,蚀刻介电层16由光刻结构14的顶面开始直至500埃()~1000埃的深度为止,以确保导电结构12具有一遮蔽层,亦即每一栅极堆栈结构侧壁的导电部份被保护避免其露出,再者,在湿式蚀刻制程中,较佳的为使用HF或BHF作为蚀刻剂。
再如图3所示,许多间隙壁20形成于每一光刻结构14暴露出的垂直面上,在一实施例中,这些间隙壁20是由一氮化物层的沉积与蚀刻完成的。接着,如图4所示,另一介电层22(如内层介电层)先覆盖于介电层16、间隙壁20及光刻结构14的顶面。然后在该介电层22表面沉积一光刻层24,并利用微影制程使之图案化;接着,移除位于导电结构12之间的部份介电层22与部份介电层16,以形成一可作为介层洞的空间26,用于在其内形成一自行对准接触窗结构,部份光刻结构14与间隙壁20亦可在此步骤中移除。在本发明中,介电层16、间隙壁20及介电层22环绕在导电结构12周围,使后续形成的接触窗结构邻近于该导电结构12而通过介电层16(如氧化物的内介电层)绝缘。完成的半导体结构可以提供一具有较低寄生电容的自行对准接触窗结构的连续形成,并易于形成连续接触栓塞。
以上所述的实施例仅为了说明本发明的技术思想及特点,其目的在于使本领域内的普通技术人员能够了解本发明的内容并据以实施,本发明并不局限于本具体实施方式,即凡依本发明所揭示的精神所作的等同变化或修饰,仍应涵盖在本发明的专利保护范围内。
Claims (10)
1、一种用于制造自行对准接触窗结构的方法,其特征在于,包括下列步骤:
提供一半导体基底,其上形成至少二导电结构,该导电结构位于将形成自行对准接触窗的位置二侧,并有多个光刻结构分别位于该导电结构上,且每一光刻结构各具有一顶面及一垂直面;
形成一介电层覆盖于该半导体基底上;
蚀刻去除部份该介电层,以露出该光刻结构的顶面与部份该垂直面;以及
形成多个间隙壁,每一该间隙壁沉积于每一露出的该垂直表面上;
在该介电层、该多个间隙壁及该光刻结构露出的该多个顶面形成一内层介电层;以
及
移除位于该二导电结构之间的部份该内层介电层与该介电层,以作为后续制作该自行对准接触窗结构。
2、根据权利要求1所述的用于制造自行对准接触窗结构的方法,其特征在于,其中在该蚀刻步骤是利用湿式回蚀刻方法完成的。
3、根据权利要求1所述的用于制造自行对准接触窗结构的方法,其特征在于,其中该介电层包含一利用化学气相沉积法形成的氧化物层。
4、根据权利要求1所述的用于制造自行对准接触窗结构的方法,其特征在于,其中该间隙壁是由氮化物材质构成的。
5、根据权利要求1所述的用于制造自行对准接触窗结构的方法,其特征在于,其中该半导体基底与该导电结构之间还包括一氧化层。
6、一种用于制造自行对准接触窗结构的方法,其在多个栅极堆栈结构之间制作自行对准接触窗结构,使其与该栅极堆栈结构相邻但相互绝缘,其特征在于,该方法包括下列步骤:
提供一半导体基底,其上形成该栅极堆栈结构,且每一栅极堆栈结构各具有一位于侧壁的导电部份及一位于该导电部份的侧壁上的绝缘部份;
形成一第一介电层覆盖于该等栅极堆栈结构与该半导体基底上;
回蚀刻去除部份该第一介电层,以露出每一该栅极堆栈结构的该绝缘部份且不露出该导电部份;
形成一氮化物间隙壁于暴露出的每一该绝缘部份上;
形成一第二介电层覆盖于该等栅极堆栈结构与该半导体基底上;以及
移除位于该栅极堆栈结构间的部份该第二介电层与该第一介电层,以作为后续制作该自行对准接触窗结构,并利用该第一介电层与该间隙壁绝缘每一该导电堆栈结构。
7、根据权利要求6所述的用于制造自行对准接触窗结构的方法,其特征在于,其中在该回蚀刻步骤是利用湿式回蚀刻方法完成的。
8、根据权利要求6所述的用于制造自行对准接触窗结构的方法,其特征在于,其中每一该栅极堆栈结构包含一电极结构,且其侧壁包含该导电部份。
9、根据权利要求6所述的用于制造自行对准接触窗结构的方法,其特征在于,其中每一该栅极堆栈结构包含一光刻结构,且其侧壁包含该绝缘部份。
10、根据权利要求6所述的用于制造自行对准接触窗结构的方法,其特征在于,其中该第一介电层包含一利用化学气相沉积法形成的氧化物层。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1236187A (zh) * | 1998-05-20 | 1999-11-24 | 三星电子株式会社 | 半导体器件的制造方法 |
JP2000031086A (ja) * | 1998-06-25 | 2000-01-28 | Siemens Ag | 半導体製造における自己整合接点プロセスおよび標準の自己整合接点半導体製造プロセスの改良方法ならびに自己整合接点半導体製造方法 |
US6033962A (en) * | 1998-07-24 | 2000-03-07 | Vanguard International Semiconductor Corporation | Method of fabricating sidewall spacers for a self-aligned contact hole |
US6258678B1 (en) * | 1999-08-02 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | Use of a wet etch dip step used as part of a self-aligned contact opening procedure |
CN1339172A (zh) * | 1999-12-08 | 2002-03-06 | 三星电子株式会社 | 具有自对准接触结构的半导体器件及其形成方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1236187A (zh) * | 1998-05-20 | 1999-11-24 | 三星电子株式会社 | 半导体器件的制造方法 |
JP2000031086A (ja) * | 1998-06-25 | 2000-01-28 | Siemens Ag | 半導体製造における自己整合接点プロセスおよび標準の自己整合接点半導体製造プロセスの改良方法ならびに自己整合接点半導体製造方法 |
US6033962A (en) * | 1998-07-24 | 2000-03-07 | Vanguard International Semiconductor Corporation | Method of fabricating sidewall spacers for a self-aligned contact hole |
US6258678B1 (en) * | 1999-08-02 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | Use of a wet etch dip step used as part of a self-aligned contact opening procedure |
CN1339172A (zh) * | 1999-12-08 | 2002-03-06 | 三星电子株式会社 | 具有自对准接触结构的半导体器件及其形成方法 |
JP2003060201A (ja) * | 2001-08-13 | 2003-02-28 | Hitachi Ltd | 半導体装置の製造方法 |
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