KR100843869B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트전극 측벽에 제 1 질화막/산화막/제 2 질화막 구조의 스페이서(Spacer)를 형성하고, 그 후속 공정으로 셀(Cell)부의 랜딩 플러그(Landing plug)를 서로 격리시키기 위한 화학적 기계 연마 공정을 진행한 다음 전면에 베리어(Barrier)층으로 제 3 질화막을 형성함으로써, 상기 제 3 질화막의 형성으로 주변부의 산화막 스페이서가 노출되지 않기 때문에 후속 공정 진행 시 상기 산화막 스페이서를 통한 게이트 산화막으로의 이온 침투 현상이 발생되지 않아 상기 게이트 산화막의 특성이 저하되는 것을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 주변부의 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 주변부의 반도체 소자의 제조 방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11,31 : 반도체 기판 13,33 : 게이트 산화막
15,35 : 제 1 다결정 실리콘층 17,37 : 텅스텐층
19,39 : 하드 마스크층 21,41 : 제 2 질화막 스페이서
23,43 : 산화막 스페이서 25,45 : 제 3 질화막 스페이서
27,47 : 층간 절연막 29,49 : 제 2 다결정 실리콘층
51 : 제 4 질화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트전극 측벽에 제 1 질화막/산화막/제 2 질화막 구조의 스페이서(Spacer)를 형성하고, 그 후속 공정인 랜딩 플러그(Landing plug) 형성 공정을 한 다음, 상기 스페이서가 노출되는 것을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 주변부의 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(13)을 형성한다.
그리고, 상기 게이트 산화막(13) 상에 제 1 다결정 실리콘층(15), 텅스텐층(17) 및 제 1 질화막을 순차적으로 형성한다.
이어, 게이트전극용 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막을 식각하여 하드 마스크층(19)을 형성하고, 상기 텅스텐층과 제 1 다결정 실리콘층을 식각하여 게이트전극을 형성한 다음, 상기 게이트 산화막(13)을 식각한다.
그리고, 상기 게이트전극을 포함한 전면에 제 2 질화막, 산화막 및 제 3 질화막을 순차적으로 형성한 후, 상기 제 3 질화막, 산화막 및 제 2 질화막을 전면식각하여 상기 하드 마스크층(19)과 게이트전극 측벽에 제 2 질화막 스페이서(21), 산화막 스페이서(23) 및 제 3 질화막 스페이서(25)를 형성한다.
도 1b를 참조하면, 상기 제 3 질화막 스페이서(25)를 포함한 전면에 층간 절연막(27)을 형성하고 평탄화 시킨다.
그리고, 셀부(도시하지 않음)의 랜딩 플러그 콘택용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막(27)을 식각하여 랜딩 플러그용 콘택홀(도시하지 않 음)을 형성한다.
이어, 상기 랜딩 플러그용 콘택홀을 포함한 전면에 제 2 다결정 실리콘층(29)을 형성한다.
도 1c를 참조하면, 상기 제 2 다결정 실리콘층(29)을 에치백(Etch-back)한 후, 상기 하드 마스크층(19)을 식각 종말점으로 하는 화학적 기계 연마 방법으로 상기 제 2 다결정 실리콘층(29)과 층간 절연막(27)을 식각하여 서로 격리된 랜딩 플러그(도시하지 않음)를 셀부에 형성한다.
여기서, 상기 화학적 기계 연마 공정으로 상기 산화막 스페이서(23)가 노출되고, 후속 공정 진행 시 이온이 상기 노출된 산화막 스페이서(23)를 통하여 상기 게이트 산화막에 침투(A)된다.
그러나 종래의 반도체 소자의 제조 방법은 게이트전극 측벽에 제 1 질화막/산화막/제 2 질화막 구조의 스페이서를 형성하므로, 셀부의 랜딩 플러그 형성 공정 에 있어서 진행되는 화학적 기계 연마 공정 시 주변부의 산화막 스페이서가 노출되기 때문에 후속 공정 진행 시 이온이 상기 산화막 스페이서를 통하여 게이트 산화막에 침투함으로 상기 게이트 산화막의 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 게이트전극 측벽에 제 1 질화막/산화막/제 2 질화막 구조의 스페이서를 형성하고, 그 후속 공정으로 셀부의 랜딩 플러그를 서로 격리시키기 위한 화학적 기계 연마 공정을 진행한 다음 전면에 베리어(Barrier)층으로 제 3 질화막을 형성함으로써, 후속 공정 진행 시 상 기 산화막 스페이서를 통한 게이트 산화막으로의 이온 침투 현상을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 반도체 소자의 제조 방법은,
셀부 및 주변부가 정의된 반도체 기판 상에 게이트 산화막을 개재하며 그 상부에 하드 마스크층이 구비된 게이트전극을 형성하는 단계와,
상기 하드 마스크층과 게이트전극 측벽에 제 1 질화막, 산화막 및 제 2 질화막 순으로 적층된 구조의 스페이서를 형성하는 단계와,
상기 스페이서를 포함한 전면에 층간 절연막을 형성하고 평탄화 시키는 단계와,
셀부의 랜딩 플러그 콘택용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막을 식각하여 랜딩 플러그용 콘택홀을 형성하는 단계와,
상기 구조물 전면에 도전층을 형성하고, 에치백한 후, 상기 하드 마스크층을 식각 종말점으로 하는 화학적 기계 연마 방법으로 상기 도전층과 층간 절연막을 식각하여 상기 셀부에 서로 격리된 랜딩 플러그를 형성하되, 상기 스페이서가 노출되는 단계와,
상기 노출된 스페이서를 포함한 층간 절연막 상에 제 3 질화막을 형성하는 단계를 포함한 반도체 소자의 제조 방법을 제공하는 것과,
상기 제 1 질화막을 50 ∼ 100Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP(Low Pressure)계열의 질화막으로 형성하는 것과,
상기 산화막을 50 ∼ 100Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 산화막 또는 증착온도가 350 ∼ 550℃인 PE(Plasma Enhance)계열의 산화막으로 형성하는 것과,
상기 제 2 질화막을 200 ∼ 300Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막으로 형성하는 것과,
상기 제 3 질화막을 100 ∼ 300Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막 또는 증착온도가 350 ∼ 550℃인 PE계열의 질화막으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 게이트전극 측벽에 제 1 질화막/산화막/제 2 질화막 구조의 스페이서를 형성하고, 그 후속 공정으로 셀부의 랜딩 플러그를 서로 격리시키기 위한 화학적 기계 연마 공정을 진행한 다음 전면에 베리어층으로 제 3 질화막을 형성함으로써, 상기 제 3 질화막의 형성으로 주변부의 산화막 스페이서가 노출되지 않기 때문에 후속 공정 진행 시 상기 산화막 스페이서를 통한 게이트 산화막으로의 이온 침투 현상이 발생되지 않아 상기 게이트 산화막의 특성이 저하되는 것을 방지하기 위한 것이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 주변부의 반도체 소자의 제조 방법을 도시한 단면도로서, 좌측으로 셀부를 도시하고 우측은 주변회로부를 도시한 것이다.
도 2a를 참조하면, 반도체 기판(31) 상에 게이트 산화막(33)을 형성한다.
그리고, 상기 게이트 산화막(33) 상에 제 1 다결정 실리콘층(35), 텅스텐층(37) 및 하드마스크층(39)인 제 1 질화막을 순차적으로 형성한다.
이어, 게이트전극용 마스크를 사용한 사진식각 공정으로 상기 하드 마스크층을 패터닝하고, 상기 텅스텐층(39)과 제 1 다결정 실리콘층(35)을 식각하여 게이트 전극을 형성한 다음, 상기 게이트 산화막(33)을 식각한다.
그리고, 상기 게이트전극을 포함한 전면에 제 2 질화막, 산화막 및 제 3 질화막을 순차적으로 형성한 후, 상기 제 3 질화막, 산화막 및 제 2 질화막을 전면식각하여 상기 하드 마스크층(39)과 게이트 전극 측벽에 제 2 질화막 스페이서(41), 산화막 스페이서(43) 및 제 3 질화막 스페이서(45)를 형성한다.
이때, 상기 제 2 질화막을 50 ∼ 100Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막으로 형성하고, 상기 산화막을 50 ∼ 100Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 산화막 또는 증착온도가 350 ∼ 550℃인 PE계열의 산화막으로 형성한다.
그리고, 상기 제 3 질화막을 200 ∼ 300Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막으로 형성한다.
도 2b를 참조하면, 상기 제 3 질화막 스페이서(45)를 포함한 전면에 층간 절연막(47)을 형성하고 평탄화 시킨다.
그리고, 셀부의 랜딩 플러그 콘택용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막(47)을 식각하여 반도체기판(31)을 노출시키는 랜딩 플러그용 콘택홀을 형성한다.
이어, 상기 랜딩 플러그용 콘택홀을 포함한 전면에 제 2 다결정 실리콘층(49)을 형성한다.
도 2c를 참조하면, 상기 제 2 다결정 실리콘층(49)을 에치백한 후, 상기 하드 마스크층인 제 1 질화막(39)을 식각 종말점으로 하는 화학적 기계 연마 방법으로 상기 제 2 다결정 실리콘층(49)과 층간 절연막(47)을 식각하여 상기 제 2 다결정 실리콘층(49)으로 형성된 랜딩 플러그를 셀부에 형성한다.
도 2d를 참조하면, 상기 하드 마스크층인 제 1 질화막(39)을 포함한 층간 절연막(47) 상에 제 4 질화막(51)을 형성한다.
이때, 상기 제 4 질화막(51)을 100 ∼ 300Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막 또는 증착온도가 350 ∼ 550℃인 PE계열의 질화막으로 형성한다.
본 발명의 반도체 소자의 제조 방법은 게이트전극 측벽에 질화막/산화막/질화막 구조의 스페이서를 형성하고, 그 후속 공정으로 셀부의 랜딩 플러그를 서로 격리시키기 위한 화학적 기계 연마 공정을 진행한 다음 전면에 베리어층으로 질화막을 형성함으로써, 주변부의 산화막 스페이서가 노출되는 현상을 방지하여 후속 공정 진행 시 상기 산화막 스페이서를 통한 게이트 산화막으로의 이온 침투 현상을 방지할 수 있어 상기 게이트 산화막의 특성이 저하되는 것을 방지하고 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 셀부 및 주변부가 정의된 반도체 기판 상에 게이트 산화막을 개재하며 그 상부에 하드 마스크층이 구비된 게이트전극을 형성하는 단계와,상기 하드 마스크층과 게이트전극 측벽에 제 1 질화막, 산화막 및 제 2 질화막 순으로 적층된 구조의 스페이서를 형성하는 단계와,상기 스페이서를 포함한 전면에 층간 절연막을 형성하고 평탄화 시키는 단계와,랜딩 플러그 콘택용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막을 식각하여 셀부에 랜딩 플러그용 콘택홀을 형성하는 단계와,상기 랜딩 플러그용 콘택홀을 매립하는 도전층을 형성하고, 화학적 기계 연마 방법으로 상기 도전층과 층간 절연막을 식각하여 랜딩 플러그를 형성하되, 상기 스페이서가 노출되는 단계와,상기 노출된 스페이서를 포함한 층간 절연막 상에 제 3 질화막을 형성하는 단계를 포함한 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 제 1 질화막을 50 ∼ 100Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 산화막을 50 ∼ 100Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 산화막 또는 증착온도가 350 ∼ 550℃인 PE계열의 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 제 2 질화막을 200 ∼ 300Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 제 3 질화막을 100 ∼ 300Å의 두께로 형성하되, 증착온도가 550 ∼ 850℃인 LP계열의 질화막 또는 증착온도가 350 ∼ 550℃인 PE계열의 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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