JPH09312380A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来の技術では、メモリセル形成用ＦＥＴの
ゲート電極上にＴＥＯＳ膜を積層すると表面段差が大き
くなり、周辺回路形成用ＦＥＴのゲート電極の上にＴＥ
ＯＳ膜を形成していないとソース／ドレイン注入の際に
チャネル領域やゲート電極内に不純物が注入され、ＦＥ
Ｔ特性を悪化させる等の問題があった。 【解決手段】 この発明による半導体装置では、メモリ
セル形成用ＦＥＴのゲート電極上にはＴＥＯＳ膜を積層
せず、その表面段差をゲート電極の膜厚のみが反映する
ようにし、段差の低減を図り、周辺回路形成用ＦＥＴの
ゲート電極上にはＴＥＯＳ膜を積層し、ソース／ドレイ
ン領域の高濃度不純物領域形成のためのイオン注入によ
ってチャネル領域やゲート電極内に不純物イオンが注入
されることを抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はメモリセルを有す
るＣＭＯＳ（complementary metal oxide semiconducto
r）構造の半導体装置とその製造方法に関するものであ
る。

【０００２】

【従来の技術】図３１は、一般的な従来のＤＲＡＭ（dy
namic random access memory）を構成するＦＥＴ（fiel
d effect transistor）の断面構造を示す図であり、図
において、１０１はＰ型の半導体基板、１０２は半導体
基板１０１の表面から所定の深さにかけて形成されたＰ
ウェル、同じく１０３はＮウェルであり、Ｐウェル１０
２上にはメモリセルのアクセストランジスタとなるＮ型
ＦＥＴ１０４と、周辺回路のＮ型ＦＥＴ１０５が形成さ
れ、Ｎウェル１０３上には周辺回路のＰ型ＦＥＴ１０６
が形成されている。これらの同一半導体基板上に形成さ
れたＦＥＴ１０４、１０５、１０６はそれぞれ素子分離
領域１０７によって電気的に分離された状態となってい
る。

【０００３】また、１０８は半導体基板１０１の一主面
上に形成されたゲート絶縁膜、１０９はゲート絶縁膜１
０８上に形成されたゲート電極、１１０はゲート電極１
０９上に積層されたＴＥＯＳ(tetraethyl orthosilicat
e)膜、１１１はゲート電極１０９、ＴＥＯＳ膜１１０の
側断面に付着して形成された絶縁膜からなるサイドウォ
ールを示している。

【０００４】また、１１２は、メモリセル形成用のＮ型
ＦＥＴ１０４と周辺回路形成用のＮ型ＦＥＴ１０５のゲ
ート電極１０９下部以外の半導体基板１０１の表面に形
成された、ソース／ドレイン領域となるＮ型不純物を含
む低濃度不純物領域、１１３はＮ型ＦＥＴ１０５のサイ
ドウォール１１１下部を含まないソース／ドレイン領域
に形成されたＮ型不純物を含む高濃度不純物領域、１１
４は周辺回路形成用Ｎ型ＦＥＴ１０５の低濃度不純物領
域１１２と高濃度不純物領域１１３からなるＬＤＤ構造
のソース／ドレイン領域を示している。

【０００５】１１５はＰ型ＦＥＴ１０６のゲート電極１
０９下部以外の活性領域のソース／ドレイン領域となる
半導体基板１０１の表面に形成された高濃度不純物領域
を示している。図示したように、一般的にはメモリセル
形成用のＮ型ＦＥＴについては、ＤＲＡＭのリフレッシ
ュ特性の劣化を抑制する目的のため、ソース／ドレイン
領域にＮ型高濃度不純物領域は形成しない。

【０００６】図３１の半導体装置のゲート電極１０９、
ソース／ドレイン領域の形成方法は、次のとおりであ
る。まず、半導体基板１０１上にＬＯＣＯＳ酸化によっ
て、非活性領域となる領域に素子分離領域１０７を形成
し、次に活性領域となる領域の半導体基板１０１の表面
を酸化し、ゲート絶縁膜１０８を形成する。

【０００７】その後、半導体基板１０１の全面にゲート
電極１０９となる不純物リンを含むポリシリコン膜を所
定の厚さに積層し、続いてＴＥＯＳ膜１１０を積層す
る。その後、写真製版により所望の形状のレジストパタ
ーンを形成し、これをエッチングマスクとしてＴＥＯＳ
膜１１０をエッチングし、レジストパターンを除去後、
ＴＥＯＳ膜１１０をエッチングマスクとしてポリシリコ
ン膜をエッチングして、ゲート電極１０９とその上部の
ＴＥＯＳ膜１１０を所定の形状にパターニングする。

【０００８】次に、メモリセル形成用及び周辺回路形成
用のＮ型ＦＥＴ１０４及び１０５の形成領域に対して選
択的にＮ型のイオンを注入し、半導体基板１０１の表面
から比較的浅い位置にかけて低濃度不純物領域１１２を
形成する。次に、ＣＶＤ技術によりＴＥＯＳ膜を積層
後、異方性酸化膜エッチングを行い、ゲート電極１０９
とＴＥＯＳ膜１１０の側断面に選択的にサイドウォール
１１１を形成する。

【０００９】従来の半導体装置の製造段階において、ゲ
ート電極１０９形成後にソース／ドレイン領域となる高
濃度不純物領域１１３、１１５を形成する場合は、注入
エネルギーが大きいため、ゲート電極１０９上にＴＥＯ
Ｓ膜１１０を形成していないとゲート電極１０９やその
下部のチャネル領域に不純物が注入されることになりＦ
ＥＴのしきい値が変動する原因となったり、またはＰ型
ＦＥＴ１０６の高濃度不純物領域１１５形成のイオン注
入の際、Ｐ型のイオンが注入されると、ゲート電極１０
９がリンドープトポリシリコンからなり、Ｎ型であるた
め、ゲート電極自体が空乏化して、ＦＥＴ特性、特にし
きい値に悪影響を及ぼすが、図３１に示すように、ＴＥ
ＯＳ膜１１０の形成により、そのイオン注入においてゲ
ート電極１０９内に不純物が注入されることを抑制でき
るという利点があった。

【００１０】しかし、このＴＥＯＳ膜１１０を有する構
造の半導体装置においては、微細加工の面において弊害
がある。図３１の断面図から分かるように、ゲート電極
１０９に加えＴＥＯＳ膜１１０が形成されているため、
その膜厚分だけ高さ方向に寸法が大きくなっており、こ
れに伴って図３１に示すように表面段差Ｔも大きくなっ
ている。

【００１１】表面段差Ｔが必要以上に大きくなると特に
最小寸法が用いられるメモリセル部においては、この後
工程でビット線やストレージノード等の写真製版の寸法
制御性を悪化させるという問題につながる。また、この
表面段差Ｔを小さくするためにＴＥＯＳ膜１１０を除去
する方法を用いる場合においては、残査無くＴＥＯＳ膜
１１０をエッチングするために、層間絶縁膜の平坦化が
必須となり、平均化させるのにコスト増を招くという問
題があった。

【００１２】パターンが密集しているメモリセル部で
は、半導体基板１０１の表面上の高さとしては、ＴＥＯ
Ｓ膜１１０の上面で平均化されるが、メモリセル部と、
メモリセル部に比べてパターンが疎である周辺回路部と
の絶対段差も大きくなり、特にアルミニウム配線の工程
でプロセスのマージンを損なうことになるなどの問題が
あった。

【００１３】また、図３２は、もう一つの従来の技術に
よる半導体装置の断面図を示す図であり、図中の符号は
既に説明に用いた符号と同一符号は同一、若しくは相当
部分を示しており、図３１において示した構造のＴＥＯ
Ｓ膜１１０を省略した半導体装置を示した図である。

【００１４】このような半導体装置では、ゲート電極１
０９の表面段差Ｔ２は図３１の表面段差Ｔよりも、ＴＥ
ＯＳ膜１１０の膜厚分だけ低くなっているので、メモリ
セル部の微細加工には有利である。しかし、周辺回路形
成用ＦＥＴでは、高濃度不純物領域１１３、１１５形成
の不純物注入の際、ゲート電極１０９やチャネル領域に
不純物が注入され、ＦＥＴのしきい値に変動が生じる可
能性があるなど、周辺回路形成領域のＦＥＴ特性に関し
ては不利な構造となる。

【００１５】また、ゲート電極１０９の側断面に付着さ
せて形成するサイドウォール１１１の高さも必然的に低
くなるため、サイドウォール１１１の形成時のドライエ
ッチング時間などのプロセスの変動に伴い、サイドウォ
ール幅ｄが顕著に変動し、ＦＥＴ特性を不安定にさせる
という問題もあった。

【００１６】また、一般的な従来の技術による半導体装
置の構造として示した図３１に類似の構造であり、メモ
リセル形成用ＦＥＴにはゲート電極側断面にサイドウォ
ールがなく、ゲート電極上の活性領域全面に酸化膜が形
成され、周辺回路形成用ＦＥＴにはゲート電極上にＴＥ
ＯＳ膜はなく、ゲート電極の側断面のみにサイドウォー
ルが形成された半導体装置の構造が、特開平５−２９１
５３０号公報に示されている。このような半導体装置に
おいても図３１に示した半導体装置と同様に、ＦＥＴ特
性等の課題を有していた。

【００１７】

【発明が解決しようとする課題】以上示したように、従
来の半導体装置の構造では、ＦＥＴのゲート電極上にＴ
ＥＯＳ膜を形成した場合では、半導体装置の表面段差が
増大し、微細加工が困難となり、ＴＥＯＳ膜を形成しな
い場合では、ＦＥＴの特性に悪影響を及ぼすという問題
があった。

【００１８】この発明は、上述のような課題を解決する
ためになされたもので、メモリセル形成領域に形成する
ＦＥＴについてはゲート電極と半導体基板との表面段差
を低減し、周辺回路形成用のソース／ドレイン領域に高
濃度不純物領域を持つＦＥＴについては、ソース／ドレ
イン注入によってゲート電極内及びチャネル領域内に不
純物が注入、拡散されることなく、安定した特性のＦＥ
Ｔを得るものである。

【００１９】

【課題を解決するための手段】この発明による半導体基
板の一主面上にメモリセル形成用の第一のＦＥＴと周辺
回路形成用の第二のＦＥＴとが形成された半導体装置
は、上記第一のＦＥＴは、少なくとも上記半導体基板の
一主面上に第一のゲート絶縁膜を介して形成された第一
のゲート電極と上記第一のゲート電極の側断面に付着し
て形成された第一のサイドウォールと上記第一のゲート
電極下部のチャネル領域を挟んで上記半導体基板内に形
成された低濃度不純物領域を有し、上記第二のＦＥＴ
は、少なくとも上記半導体基板の一主面上に第二のゲー
ト絶縁膜を介して形成された第二のゲート電極と、上記
第二のゲート電極上に積層されたＴＥＯＳ膜と、上記第
二のゲート電極及び上記ＴＥＯＳ膜の側断面に付着して
形成された第二のサイドウォールと、上記第二のゲート
電極下部のチャネル領域を挟んで上記半導体基板内に形
成された高濃度不純物領域を有するものである。

【００２０】この発明による半導体基板の一主面上にメ
モリセル形成用の第一のＦＥＴと周辺回路形成用の第二
のＦＥＴとが形成された半導体装置は、上記第一のＦＥ
Ｔは、少なくとも上記半導体基板の一主面上に第一のゲ
ート絶縁膜を介して形成された第一のゲート電極と上記
第一のゲート電極下部のチャネル領域を挟んで上記半導
体基板内に形成された低濃度不純物領域と上記第一のゲ
ート電極と上記低濃度不純物領域の上部に積層された第
一のＴＥＯＳ膜を有し、上記第二のＦＥＴは、少なくと
も上記半導体基板の一主面上に第二のゲート絶縁膜を介
して形成された第二のゲート電極と、上記第二のゲート
電極上に積層された第二のＴＥＯＳ膜と、上記第二のゲ
ート電極及び上記第二のＴＥＯＳ膜の側断面に付着して
形成されたサイドウォールと、上記第二のゲート電極下
部のチャネル領域を挟んで上記半導体基板内に形成され
た高濃度不純物領域を有するものである。

【００２１】また、上記の構造に加え、この発明による
半導体装置は、第二のＦＥＴのうちＮチャネル型トラン
ジスタであるものについては、第二のゲート電極下部の
チャネル領域を挟んで上記半導体基板内に形成された低
濃度不純物領域を有するものである。

【００２２】さらに、上記の構造に加え、この発明によ
る半導体装置は、第一のＦＥＴ及び第二のＦＥＴが有す
る低濃度不純物領域が、それぞれ異なる構造のものであ
る。

【００２３】この発明による半導体装置の製造方法は、
半導体基板の一主面上に素子分離領域を形成し、複数の
電気的に分離された活性領域を形成する第一の工程、上
記活性領域上のメモリセルを構成する第一のＦＥＴ及び
周辺回路を構成する第二のＦＥＴの形成領域上にそれぞ
れゲート絶縁膜を介してポリシリコン膜を積層する第二
の工程、上記第二のＦＥＴの形成領域の上記ポリシリコ
ン膜上に、上記第二のＦＥＴのゲート電極の形状のＴＥ
ＯＳ膜を選択的に形成する第三の工程、上記第一のＦＥ
Ｔの形成領域の上記ポリシリコン膜上に上記第一のＦＥ
Ｔのゲート電極の形状のレジストパターンを選択的に形
成する第四の工程、上記ＴＥＯＳ膜及び上記レジストパ
ターンをエッチングマスクとして上記ポリシリコン膜に
対して異方性エッチングを行い、上記ポリシリコン膜を
上記第一、第二のＦＥＴのゲート電極の形状にパターニ
ングし、上記ポリシリコン膜からなる第一のゲート電極
及び第二のゲート電極を得、上記レジストパターンを除
去する第五の工程、少なくとも上記第二のゲート電極の
側断面に絶縁物質からなるサイドウォールを形成する第
六の工程、上記第一のＦＥＴの形成領域の上記第一のゲ
ート電極下部のチャネル領域を挟んで上記半導体基板内
に低濃度不純物領域を形成する第七の工程、上記第二の
ＦＥＴの形成領域の上記第二のゲート電極下部のチャネ
ル領域を挟んで上記半導体基板内に高濃度不純物領域を
形成する第八の工程を含むものである。

【００２４】

【発明の実施の形態】

実施の形態１．この発明の実施の形態１について説明す
る。図１はこの発明による実施の形態１を示す断面図で
あり、図において、１はＰ型半導体基板、２は半導体基
板１の表面から所定の深さにかけて形成されたＰウェ
ル、同じく３はＮウェルであり、Ｐウェル２上にはメモ
リセルのアクセストランジスタとなるＮ型ＦＥＴ４と、
周辺回路を構成するＮ型ＦＥＴ５が形成され、Ｎウェル
３上には周辺回路を構成するＰ型ＦＥＴ６が形成されて
いる。これらのＦＥＴ４、５、６はそれぞれ素子分離領
域７によって電気的に分離された活性領域４ａ、５ａ、
６ａ上に形成された状態となっている。

【００２５】また、８は半導体基板１の一主面上に形成
されたゲート絶縁膜、９はゲート絶縁膜８上に形成され
たゲート電極、１０はゲート電極９上に積層されたＴＥ
ＯＳ膜、１１はゲート電極９、ＴＥＯＳ膜１０の側断面
に付着して形成され、絶縁膜からなるサイドウォールを
示している。

【００２６】さらに、１２はメモリセルを構成するＮ型
ＦＥＴ４と周辺回路形成用のＮ型ＦＥＴ５のゲート電極
９下部以外の半導体基板１の表面に形成された、ソース
／ドレイン領域となるＮ型不純物を含む低濃度不純物領
域、１３はＮ型ＦＥＴ５のサイドウォール１１下部を含
まないソース／ドレイン領域に形成されたＮ型不純物を
含む高濃度不純物領域、１４は周辺回路形成用Ｎ型ＦＥ
Ｔ５の低濃度不純物領域１２と高濃度不純物領域１３か
らなるＬＤＤ構造のソース／ドレイン領域を示してい
る。

【００２７】また、メモリセル形成用のＮ型ＦＥＴ４と
周辺回路形成用のＮ型ＦＥＴ６とで、それぞれソース／
ドレイン領域に注入する不純物のイオン種、注入エネル
ギー、注入量を変化させ、それぞれのＦＥＴに最適な状
態に形成することも可能である。１５はＰ型ＦＥＴ６の
ゲート電極９下部以外の活性領域のソース／ドレイン領
域となる半導体基板１の表面に形成された高濃度不純物
領域を示している。

【００２８】また、１６はメモリセル形成用ＦＥＴ４の
ゲート電極９の側断面に付着して形成された絶縁膜から
なるサイドウォールを示している。このように形成され
た半導体装置においてはメモリセル形成用Ｎ型ＦＥＴ４
はゲート電極９上にＴＥＯＳ膜を形成していないため、
メモリセル形成用ＦＥＴ４の表面段差Ｘは、ゲート電極
９の膜厚分に相当している。

【００２９】さらに、メモリセル形成用ＦＥＴ４はソー
ス／ドレイン領域には半導体基板１の一主面から比較的
浅い位置にかけて低濃度不純物領域１２のみが形成さ
れ、高濃度不純物領域は形成されていないため、ゲート
電極９内に同時に不純物イオンが注入されても、チャネ
ル領域に達する程深く注入されることはなく、また、ゲ
ート電極９に含まれる不純物とソース／ドレイン領域に
対して注入される不純物が同導電型であるため、ゲート
電極９自体を空乏化するということはない。

【００３０】さらに、周辺回路形成用のＮ型、Ｐ型ＦＥ
Ｔ５、６はそのソース／ドレイン領域の表面から比較的
深い位置にかけて高濃度不純物領域を形成する必要があ
るため、ＴＥＯＳ膜１０をゲート電極９上に形成した構
造とし、そのゲート電極９及びチャネル領域内にソース
／ドレイン注入と同時に不純物が注入されない構造とし
ている。

【００３１】特に、周辺回路形成用のＰ型ＦＥＴ６にお
いては、ゲート電極がＮ型ＦＥＴ４、５のゲート電極９
と同じ物質、つまりリンドープトポリシリコン（Ｎ型不
純物を含む）からなっていても、ゲート電極９上にＴＥ
ＯＳ膜１０が形成された構造であるため、ゲート電極９
内にソース／ドレイン注入によるＰ型の不純物が注入さ
れて空乏化することを抑制でき、ＦＥＴの特性を劣化さ
せることはない。

【００３２】次に、この半導体装置の製造方法について
説明する。まず、図２に示すように、Ｐ型半導体基板１
の一主面にＰウェル２及びＮウェル３を形成し、次に非
活性領域となる領域を選択的にＬＯＣＯＳ酸化し、素子
分離領域７を形成する。この素子分離領域７によって半
導体基板１の表面の活性領域は、例えばＤＲＡＭ等のメ
モリセルのアクセストランジスタとなるＮ型ＦＥＴ４が
形成される活性領域４ａ、周辺回路形成用Ｎ型ＦＥＴ
５、Ｐ型ＦＥＴ６が形成される活性領域５ａ、６ａに分
離される。

【００３３】その後、図３に示すように、半導体基板１
の活性領域となる領域の表面に熱酸化によってゲート絶
縁膜８を１００〜１２０Å程度の厚さに形成する。さら
に、素子分離領域７、ゲート絶縁膜８上に、ＦＥＴ４、
５、６の共通のゲート電極９となるリンを含むポリシリ
コン膜９ａをＣＶＤ技術を用いて１０００〜２０００Å
の厚さとなるように積層し、その後、ＴＥＯＳ膜１０を
１０００Å程度の厚さとなるように積層する。

【００３４】次に、図４に示すように、周辺回路形成用
Ｎ型ＦＥＴ５、Ｐ型ＦＥＴ６の活性領域５ａ、６ａ上に
それぞれのゲート電極９の形状のレジストパターン１７
を写真製版によって形成し、同時にメモリセル形成用Ｆ
ＥＴ４の形成領域を覆うレジストパターン１７ａを形成
する。その後、図５に示すように酸化膜ドライエッチン
グを行い、レジストパターン１７下部及びメモリセル形
成用ＦＥＴ４の活性領域４ａ上に位置するＴＥＯＳ膜１
０を残し、他のＴＥＯＳ膜を選択的に除去し、レジスト
パターン１７、１７ａを除去する。

【００３５】次に、周辺回路形成用ＦＥＴ５、６の形成
領域を覆ってレジストパターン（図示せず）を形成し、
選択的にメモリセル形成用ＦＥＴ４の形成領域上のＴＥ
ＯＳ膜１０を選択的に除去する。その後、図６に示すよ
うに、メモリセル形成用ＦＥＴ４の活性領域４ａ上にゲ
ート電極９の形状のレジストパターン１８を写真製版に
よって形成し、同時に周辺回路形成用ＦＥＴ５、６の形
成領域を覆ってレジストパターン１８ａを形成する。

【００３６】その後、図７に示すように、レジストパタ
ーン１８、１８ａをエッチングマスクとしてポリシリコ
ン膜９ａのエッチングを行い、メモリセル形成用ＦＥＴ
４のゲート電極９を形成し、レジストパターン１８、１
８ａを除去する。

【００３７】次に、図８に示すように、Ｐ型ＦＥＴ６の
形成領域上にレジストマスク１９を形成し、Ｎ型ＦＥＴ
４、５の形成領域に対してＮ型不純物、つまりリンや砒
素等の不純物イオン注入を行い、Ｎ型低濃度不純物領域
１２を活性領域４ａ、５ａのゲート電極９の下部以外の
領域に形成し、レジストマスク１９を除去する。このイ
オン注入工程において、メモリセル活性領域４ａ上には
ゲート電極９上にＴＥＯＳ膜が積層されていないが、イ
オン注入条件が低エネルギー、低濃度（高濃度不純物領
域１３、１５の約１００分の１程度）なのでＦＥＴ特性
に悪影響を与えることはない。

【００３８】その後、図９に示すように、半導体基板１
の全面にＣＶＤ技術を用いてＴＥＯＳ膜１１ａを積層す
る。次に、図１０に示すように異方性エッチングによっ
てＴＥＯＳ膜１１ａをエッチングし、ゲート電極９及び
ＴＥＯＳ膜１０の側壁にサイドウォール幅ｄのサイドウ
ォール１１を形成する。これと同時にメモリセル形成用
ＦＥＴ４のゲート電極９の側断面にはサイドウォール１
６が形成される。

【００３９】その後、図１１に示すように、周辺回路形
成用のＮ型ＦＥＴ５の活性領域５ａを露出させ、他の領
域をレジストマスク２０で被覆し、砒素のイオン注入を
行い、活性領域５ａのゲート電極９下部のチャネル領域
を挟んで、半導体基板１内に高濃度不純物領域１３を形
成し、低濃度不純物領域１２とでＬＤＤ構造のソース／
ドレイン領域１４を形成する。その後、レジストマスク
２０は除去する。

【００４０】次に、図１２に示すように、周辺回路形成
用Ｐ型ＦＥＴ６の形成領域以外の領域を覆うようにレジ
ストマスク２１をパターニングし、その後、ＦＥＴ６の
形成領域に対してボロンを注入し、活性領域６ａの露出
領域の表面にＰ型の高濃度不純物領域１５を形成する。
その後、レジストマスク２１を除去することで図１に示
すような半導体装置を得ることが可能になる。

【００４１】このように形成された半導体装置において
は、特に高集積化が必要とされ、これに伴って高さ方向
の微細化が必要とされているメモリセル形成用ＦＥＴ４
の表面段差Ｘは、ゲート電極９の膜厚のみが反映された
ものであり、従来のようにＴＥＯＳ膜１０の厚さを含ん
でいないため、表面段差Ｘは非常に小さいものとでき高
さ方向への微細化が可能となり、微細加工に適した構造
にすることができる。

【００４２】また、ゲート電極９上にＴＥＯＳ膜は形成
されていないが、低濃度不純物領域１２形成のためのイ
オン注入の際、同時にゲート電極９内に不純物が注入さ
れても、その注入エネルギーと不純物濃度が小さいた
め、ゲート電極９を突き抜け、チャネル領域まで不純物
が注入されることはなく、また、ゲート電極９の不純物
濃度を変化させたことによってもＦＥＴ特性に変化を及
ぼすことはない。

【００４３】また、ソース／ドレイン領域に高濃度不純
物領域１３、１５を有する周辺回路形成用Ｎ型、Ｐ型Ｆ
ＥＴ５、６については、高濃度不純物領域１３、１５形
成のためにイオン注入を行う際に、ゲート電極９上にＴ
ＥＯＳ膜１０を積層することでチャネル領域に不純物が
注入されることを防止し、ＦＥＴのしきい値の変動を抑
制することができる。また、ＴＥＯＳ膜１０を積層した
状態でゲート電極９の側断面にサイドウォール１１を形
成するため、サイドウォール幅ｄを安定な値とすること
が可能である。

【００４４】このように、同一半導体装置に形成される
メモリセル形成用Ｎ型ＦＥＴ４、周辺回路形成用Ｎ型、
Ｐ型ＦＥＴ５、６をそれぞれ適した構造のＦＥＴとする
ことが可能となる。

【００４５】また、上記の図４〜図６に示した製造方法
に変えて、次の図１３〜図１５に示すような方法によっ
て同様の構造の半導体装置を得ることも可能である。ま
ず、図１３に示すように、周辺回路形成用Ｎ型、Ｐ型Ｆ
ＥＴの活性領域５ａ、６ａ上にそれぞれのゲート電極の
形状のレジストパターン１７を写真製版によって形成す
る。その後、図１４に示すように酸化膜ドライエッチン
グを行い、レジストパターン１７下部に位置するＴＥＯ
Ｓ膜１０を残し、他のＴＥＯＳ膜を選択的に除去し、レ
ジストパターン１７を除去する。

【００４６】次に、図１５に示すように、メモリセル形
成用ＦＥＴ４の活性領域４ａ上にゲート電極９の形状の
レジストパターン１８を写真製版によって形成する。そ
の後、レジストパターン１８と既にパターニングしたＴ
ＥＯＳ膜１０をエッチングマスクとしてポリシリコン膜
９ａのエッチングを行い、それぞれのＦＥＴのゲート電
極９を同時にパターニングし、その後、レジストパター
ン１８を除去することで、既に説明した図７に示すよう
な状態とする。

【００４７】このように、ゲート電極９のパターニング
を、レジストパターン１８とＴＥＯＳ膜１０の異なる物
質からなるエッチングマスクを用いて同時に行うことも
可能であり、この工程により、ゲート電極９のパターニ
ング工程数を減少させることができるという効果があ
る。

【００４８】実施の形態２．次に、実施の形態２につい
て説明する。先述の実施の形態１においては、メモリセ
ル形成用Ｎ型ＦＥＴ４のゲート電極９の側壁にもサイド
ウォール１１が形成されていたが、この実施の形態２の
構造は、図１６に示すように、メモリセル形成用Ｎ型Ｆ
ＥＴ４のゲート電極９の側壁にサイドウォールが形成さ
れておらず、ＴＥＯＳ膜１０ａがＮ型ＦＥＴ４形成領域
４上に均一な厚さに積層された構造となっている。よっ
て、メモリセル形成用ＦＥＴ４の表面段差Ｘ２は、ゲー
ト電極９の膜厚を反映した状態となっている。この図１
６において、既に説明のために用いた符号と同一符号は
同一、若しくは相当部分を示すものである。

【００４９】次に、図１６に示す半導体装置の製造方法
について説明する。まず、実施の形態１の図２ないし図
９の製造方法と同様に製造し、次に、図１７に示すよう
に、周辺回路形成用Ｎ型ＦＥＴ５の形成領域以外の領域
にレジストマスク２２を形成し、これをマスクとして砒
素等をイオン注入し、Ｎ型ＦＥＴ５のソース／ドレイン
領域１４となる高濃度不純物領域１３を形成する。その
後、レジストマスク２２を除去する。

【００５０】次に、図１８に示すように周辺回路形成用
のＰ型ＦＥＴ６の形成領域以外の領域にレジストマスク
２３を形成し、異方性酸化膜ドライエッチングでＰ型Ｆ
ＥＴ６のゲート電極９及びＴＥＯＳ膜１０の側断面にサ
イドウォール１１を形成する。その後、ボロン等をイオ
ン注入してソース／ドレイン領域となる高濃度不純物領
域１５を形成する。次にレジストマスク２３を除去する
ことで図１６に示す半導体装置を形成することが可能と
なる。

【００５１】通常のサイドウォール１１の形成工程にお
いてはゲート電極９形成後、ＦＥＴの全面に絶縁膜を積
層し、その後、異方性の酸化膜エッチングを行うことで
ゲート電極９の側断面のみに絶縁膜を残してサイドウォ
ールを形成するが、この方法では活性領域４ａの表面に
までエッチングが及び、エッチングダメージを与えるこ
とになり、これによってＤＲＡＭメモリセルのリフレッ
シュ特性を悪化させてしまう場合があった。

【００５２】しかし、図１６の構造の半導体装置におい
ては、実施の形態１の効果に加え、メモリセル形成用Ｎ
型ＦＥＴ４のゲート電極９の側断面にサイドウォールを
形成する工程が含まれていないため、より安定した特性
のメモリセル形成用のＮ型ＦＥＴ４を形成することが可
能となる。

【００５３】実施の形態３．次に、この発明の実施の形
態３について説明する。この実施の形態３によって形成
する半導体装置は実施の形態２に示したタイプの半導体
装置と類似の構造の半導体装置を得る方法を示すもので
ある。

【００５４】実施の形態１、２では同一半導体基板上に
形成するＦＥＴについても、そのゲート電極のパターニ
ングの際にエッチングマスクとして用いる物質がメモリ
セル形成用ＦＥＴ４と周辺回路形成用ＦＥＴ５、６とで
異なっていた。この実施の形態３で示す半導体装置の製
造方法では、同一半導体基板上に形成するメモリセル形
成用ＦＥＴ４及び周辺回路形成用ＦＥＴ５、６のゲート
電極をすべて同じ物質からなるエッチングマスクを用い
てパターニングする例を示す。

【００５５】まず、図１９に、この実施の形態３の半導
体装置の製造方法によって形成した半導体装置の断面図
を示す。図において、実施の形態２を示す図１６との相
違点は、メモリセル形成用のＮ型ＦＥＴ４のゲート電極
９上に形成されたＴＥＯＳ膜１０ａの断面に付着したサ
イドウォール１１が、素子分離領域７上に形成されてい
る点である。また、図面に付した符号で、既に実施の形
態１、２において用いた符号と同一符号は、同一、若し
くは相当部分を示している。

【００５６】この図１９の半導体装置は、実施の形態２
に示した半導体装置と同様に、メモリセル形成用Ｎ型Ｆ
ＥＴ４の表面段差Ｘ２が、つまりゲート電極９の膜厚分
しか無く、実効的な高さ方向の微細化が可能な構造とな
っており、周辺回路形成用のＮ型、Ｐ型ＦＥＴ５、６に
おいては、ゲート電極９の上部にＴＥＯＳ膜１０を形成
しているため、ソース／ドレイン注入の際にゲート電極
９内に対する注入の抑制が可能な構造である。

【００５７】次に、図１９の半導体装置の製造方法につ
いて説明する。まず、図２０に示すように、実施の形態
１と同様に、半導体基板１内にＰウェル２、Ｎウェル３
を形成し、ＬＯＣＯＳ酸化によって素子分離領域７を形
成する。素子分離領域によって、半導体基板１の一主面
は複数に分割され、図２０においては、左側から順に活
性領域４ａ、５ａ、６ａが形成されている。この活性領
域４ａにはメモリセルのアクセストランジスタとなるＮ
型ＦＥＴ４が形成され、また５ａ、６ａには周辺回路形
成用のＮ型ＦＥＴ５、Ｐ型ＦＥＴ６がそれぞれ形成され
る。

【００５８】その後、図２１に示すように、活性領域４
ａ、５ａ、６ａ表面を酸化し、シリコン酸化膜からなる
ゲート絶縁膜８を形成する。次に、半導体基板１の全面
にゲート電極９となるポリシリコン膜９ａを所定の厚さ
に積層する。さらに、活性領域４ａ上には、ここに形成
しようとするＮ型ＦＥＴ４のゲート電極９の形状にレジ
ストパターン２４ａをパターニングし、同時にＮ型ＦＥ
Ｔ４の形成領域以外の領域上にはレジストパターン２４
ｂを形成する。

【００５９】次に、図２２に示すように、レジストパタ
ーン２４ａ、２４ｂをエッチングマスクとして、ポリシ
リコン膜９ａに対して異方性エッチングを行い、メモリ
セル形成用Ｎ型ＦＥＴのゲート電極９を形成し、レジス
トパターン２４ａ、２４ｂを除去する。

【００６０】その後、図２３に示すように、メモリセル
形成用ＦＥＴ４の活性領域４ａに対し、Ｎ型不純物イオ
ンを注入することにより、ソース／ドレイン領域となる
低濃度不純物領域１２を形成する。

【００６１】次に、図２４に示すように、半導体基板１
の全面にＴＥＯＳ膜１０を所定の厚さに積層し、次にメ
モリセル形成用ＦＥＴ４の形成領域上にレジストパター
ン２５ａを形成し、周辺回路形成用のＮ型ＦＥＴ５、Ｐ
型ＦＥＴ６のゲート電極９の形成領域上に、それぞれの
ゲート電極９の設計寸法と同じ寸法のレジストパターン
２５ｂ、２５ｃを形成する。

【００６２】その後、図２５に示すように、レジストパ
ターン２５ａ、２５ｂ、２５ｃをエッチングマスクとし
て異方性エッチングを行い、ＴＥＯＳ膜１０及び周辺回
路形成用ＦＥＴ５、６のゲート電極９を設計寸法通りに
パターニングし、レジストパターン２５ａ、２５ｂ、２
５ｃを除去する。この段階で、メモリセル形成用Ｎ型Ｆ
ＥＴ４の形成領域上には、ＴＥＯＳ膜１０ａが残った状
態となる。

【００６３】次に、図２６に示すように、周辺回路形成
用Ｎ型ＦＥＴ５の形成領域以外の領域上にレジストパタ
ーン２６を形成し、周辺回路形成用Ｎ型ＦＥＴ５の形成
領域に対して不純物イオン注入を行い、ソース／ドレイ
ン領域にＮ型低濃度不純物領域１２ａを形成する。その
後、レジストパターン２６は除去する。このように、周
辺回路形成用Ｎ型ＦＥＴ５の低濃度不純物領域１２ａと
メモリセル形成用Ｎ型ＦＥＴ４の低濃度不純物領域１２
とをそれぞれ別々の工程で、それぞれのＦＥＴに対して
最適な構造となるように形成することが可能となる。

【００６４】その後、図２７に示すように、半導体基板
１の全面に所定の厚さのＴＥＯＳ膜１１ａを積層する。
次に、図２８に示すように、ＴＥＯＳ膜１１ａに対して
異方性エッチングを行い、周辺回路形成用ＦＥＴ５、６
のゲート電極９と、その上層に積層されたＴＥＯＳ膜１
０の側断面に付着した状態のサイドウォール１１を形成
する。このとき、メモリセル形成用Ｎ型ＦＥＴ４の形成
領域上に積層されているＴＥＯＳ膜１０ａの側断面にも
サイドウォール１１が形成された状態となる。

【００６５】その後、図２９に示すように、周辺回路形
成用Ｎ型ＦＥＴ５の形成領域以外の領域に対してレジス
トパターン２７を形成し、周辺回路形成用Ｎ型ＦＥＴ５
の活性領域に対して不純物イオン注入を行い、Ｎ型高濃
度不純物領域１３を形成する。これによって、低濃度不
純物領域１２と高濃度不純物領域１３からなるＬＤＤ構
造のソース／ドレイン領域１４を構成することができ
る。その後、レジストパターン２７は除去する。

【００６６】次に、図３０に示すように、周辺回路形成
用Ｐ型ＦＥＴ６形成領域以外の領域に対してレジストパ
ターン２８を形成し、周辺回路形成用Ｐ型ＦＥＴ６のソ
ース／ドレイン領域に対して不純物イオン注入を行い、
Ｐ型の高濃度不純物領域１５を形成する。その後、レジ
ストパターン２８を除去することで図１９に示す半導体
装置を得ることが可能となる。

【００６７】このように、実施の形態３による製造方法
によって形成される半導体装置は、実施の形態１、２の
半導体装置と同様に、ソース／ドレイン領域に高濃度不
純物領域１３、１５を有するＦＥＴのゲート電極９上に
はＴＥＯＳ膜１０を形成しているため、高濃度不純物領
域１３、１５を形成するためのイオン注入の際に、ゲー
ト電極９内に不純物が注入されることはなく、また、メ
モリセル形成用Ｎ型ＦＥＴ４の形成後の表面段差Ｘ２
は、実質的にはゲート電極９の膜厚分だけが反映された
状態であるため、その表面段差Ｘ２は他の周辺回路形成
用ＦＥＴ５、６の表面段差に比べて格段に小さく、メモ
リセル形成用Ｎ型ＦＥＴ４は高さ方向に微細化された構
造になると言える。

【００６８】また、この半導体装置の製造方法によれ
ば、メモリセル形成用Ｎ型ＦＥＴ４、周辺回路形成用Ｎ
型ＦＥＴ５、メモリセル形成用Ｐ型ＦＥＴ６のいずれの
ゲート電極９も、エッチングマスクをレジストパターン
により構成している。レジストパターンをエッチングマ
スクに用いた加工技術は、従来から存在する一般的な加
工技術であり、このエッチングマスクを用いた加工とす
ることで、容易に半導体装置の形成が可能となる。

【００６９】さらに、この半導体装置の製造方法によれ
ば、メモリセル形成用Ｎ型ＦＥＴ４と周辺回路形成用Ｎ
型ＦＥＴ５のソース／ドレイン領域を構成する低濃度不
純物領域１２、１２ａを別々の段階で形成したため、イ
オン注入の条件をそれぞれのＦＥＴに最適な条件とする
ことができるという効果がある。

【００７０】さらに、実施の形態２と同様に、ＴＥＯＳ
膜１０ａをメモリセル形成用Ｎ型ＦＥＴ４の形成領域の
全面に配置形成しているため、活性領域４ａの表面をエ
ッチングする工程は、ゲート電極９のパターニング以外
には無く、極めてエッチングによるダメージが少ないＦ
ＥＴ４を形成でき、ＤＲＡＭのリフレッシュ特性を良好
な状態とすることが可能になる。

【００７１】その他、この実施の形態１〜３に示した製
造方法に限らず、最終的に図１、図１６、図１９のよう
に、メモリセル形成用ＦＥＴ４のゲート電極９上にはゲ
ート電極９と同じ寸法のＴＥＯＳ膜が形成されておら
ず、同一半導体基板１上の周辺回路形成用ＦＥＴ５、６
にはゲート電極９上にＴＥＯＳ膜１０が形成されてお
り、その側断面に付着してサイドウォール１１が形成さ
れているという構造を得ることが可能であれば、いかな
る製造方法により形成されていても、実施の形態１〜３
の効果とほとんど同じ効果を期待することができること
は言うまでもない。

【００７２】

【発明の効果】この発明による半導体装置においては、
メモリセル形成用のＦＥＴにはゲート電極上にＴＥＯＳ
膜を形成せず、ゲート電極の側断面のみに第一のサイド
ウォールを形成し、周辺回路形成用のＦＥＴにはゲート
電極とこのゲート電極の上層に積層されたＴＥＯＳ膜の
側断面に付着して第二のサイドウォールを形成する構造
を取ることで、メモリセル形成領域における表面段差を
低減し、周辺回路形成用ＦＥＴのソース／ドレイン領域
を構成する高濃度不純物領域を形成する際のイオン注入
時においてもチャネル領域及びゲート電極内に不純物が
注入されることを抑制でき、安定したＦＥＴ特性の半導
体装置とすることが可能となり、さらに、周辺回路形成
用ＦＥＴのサイドウォール幅の変動が少ない構造とする
ことが可能となる。

【００７３】また、この発明による半導体装置において
は、メモリセル形成用のＦＥＴにはゲート電極を介して
活性領域上にＴＥＯＳ膜を所定の厚さに積層し、周辺回
路形成用のＦＥＴにはゲート電極とこのゲート電極の上
層に積層されたＴＥＯＳ膜の側断面に付着してサイドウ
ォールを形成する構造を取ることで、メモリセル形成領
域における表面段差を低減し、周辺回路形成用ＦＥＴの
ソース／ドレイン領域を構成する高濃度不純物領域を形
成する際のイオン注入時においてもチャネル領域及びゲ
ート電極内に不純物が注入されることを抑制でき、安定
したＦＥＴ特性の半導体装置とすることが可能となり、
さらに、周辺回路形成用ＦＥＴのサイドウォール幅の変
動が少ない構造とすることが可能となる。さらに、メモ
リセル形成用ＦＥＴのゲート電極の側断面に付着させて
サイドウォールを形成していないため、サイドウォール
形成のためのエッチングがなされないため、活性領域表
面に与えるダメージを少なくでき、ＤＲＡＭのリフレッ
シュ特性の劣化を抑制できるという効果がある。

【００７４】さらに、この発明による半導体装置におい
ては、上記のような効果に加え、周辺回路形成用の第二
のＦＥＴのＮチャネル型トランジスタについては、チャ
ネル領域を挟んで形成されるソース／ドレイン構造を低
濃度不純物領域を付加的に形成することでＬＤＤ構造と
し、ＦＥＴ特性を向上させることが可能となる。

【００７５】また、この発明による半導体装置において
は、上記のような効果に加え、メモリセル形成用ＦＥＴ
と周辺回路形成用ＦＥＴのＮチャネル型トランジスタに
形成される低濃度不純物領域とはそれぞれ異なる構造で
あり、それぞれのＦＥＴの特性に適した条件とすること
が可能であり、ＦＥＴ特性を向上させることが可能とな
る。

【００７６】また、この発明による半導体装置の製造方
法においては、メモリセル形成用ＦＥＴと周辺回路形成
用ＦＥＴのゲート電極をパターニングする際に用いるエ
ッチングマスクは、メモリセル形成用ＦＥＴではレジス
トパターン、周辺回路形成用ＦＥＴでは所定の寸法に形
成したＴＥＯＳ膜であり、異なる物質からなるエッチン
グマスクを用いて同時にエッチングを行うことが可能で
あり、ゲート電極上にゲート電極と同じ形状のＴＥＯＳ
膜を積層しているものとしていないものの区別無く、同
時にゲート電極のパターニングを行えるため、工程数増
大を伴うことなく、それぞれのＦＥＴに適した構造とす
ることができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の半導体装置の断面
図である。

【図２】 この発明の実施の形態１の製造工程を示す図
である。

【図３】 この発明の実施の形態１の製造工程を示す図
である。

【図４】 この発明の実施の形態１の製造工程を示す図
である。

【図５】 この発明の実施の形態１の製造工程を示す図
である。

【図６】 この発明の実施の形態１の製造工程を示す図
である。

【図７】 この発明の実施の形態１の製造工程を示す図
である。

【図８】 この発明の実施の形態１の製造工程を示す図
である。

【図９】 この発明の実施の形態１の製造工程を示す図
である。

【図１０】 この発明の実施の形態１の製造工程を示す
図である。

【図１１】 この発明の実施の形態１の製造工程を示す
図である。

【図１２】 この発明の実施の形態１の製造工程を示す
図である。

【図１３】 この発明の実施の形態１の製造工程を示す
図である。

【図１４】 この発明の実施の形態１の製造工程を示す
図である。

【図１５】 この発明の実施の形態１の製造工程を示す
図である。

【図１６】 この発明の実施の形態２の半導体装置の断
面図である。

【図１７】 この発明の実施の形態２の製造工程を示す
図である。

【図１８】 この発明の実施の形態２の製造工程を示す
図である。

【図１９】 この発明の実施の形態３の半導体装置の断
面図である。

【図２０】 この発明の実施の形態３の製造工程を示す
図である。

【図２１】 この発明の実施の形態３の製造工程を示す
図である。

【図２２】 この発明の実施の形態３の製造工程を示す
図である。

【図２３】 この発明の実施の形態３の製造工程を示す
図である。

【図２４】 この発明の実施の形態３の製造工程を示す
図である。

【図２５】 この発明の実施の形態３の製造工程を示す
図である。

【図２６】 この発明の実施の形態３の製造工程を示す
図である。

【図２７】 この発明の実施の形態３の製造工程を示す
図である。

【図２８】 この発明の実施の形態３の製造工程を示す
図である。

【図２９】 この発明の実施の形態３の製造工程を示す
図である。

【図３０】 この発明の実施の形態３の製造工程を示す
図である。

【図３１】 従来の技術を示す断面図である。

【図３２】 従来の技術を示す断面図である。

【符号の説明】

１．半導体基板 ２．Ｐウェル ３．Ｎウェル ４．Ｎ型ＦＥＴ ５．Ｎ型ＦＥＴ ６．Ｐ型ＦＥＴ ７．素子分離領域 ８．ゲート絶縁膜 ９．ゲート電極 ９ａ．ポリシリコン膜 １０、１０ａ、１１ａ．ＴＥＯＳ膜 １１、１６．サイドウォール １２、１２ａ．低濃度
不純物領域 １３、１５．高濃度不純物領域 １４．ソース／ドレイ
ン領域 １７、１７ａ、１８、１８ａ、２４ａ、２４ｂ、２５
ａ、２５ｂ、２５ｃ、２６、２７、２８．レジストパタ
ーン １９、２０、２１、２２、２３．レジストマスク

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一主面上にメモリセル形成
   用の第一のＦＥＴと周辺回路形成用の第二のＦＥＴとが
   形成された半導体装置において、上記第一のＦＥＴは、
   少なくとも上記半導体基板の一主面上に第一のゲート絶
   縁膜を介して形成された第一のゲート電極と上記第一の
   ゲート電極の側断面に付着して形成された第一のサイド
   ウォールと上記第一のゲート電極下部のチャネル領域を
   挟んで上記半導体基板内に形成された低濃度不純物領域
   を有し、上記第二のＦＥＴは、少なくとも上記半導体基
   板の一主面上に第二のゲート絶縁膜を介して形成された
   第二のゲート電極と、上記第二のゲート電極上に積層さ
   れたＴＥＯＳ膜と、上記第二のゲート電極及び上記ＴＥ
   ＯＳ膜の側断面に付着して形成された第二のサイドウォ
   ールと、上記第二のゲート電極下部のチャネル領域を挟
   んで上記半導体基板内に形成された高濃度不純物領域を
   有することを特徴とする半導体装置。
2. 【請求項２】 半導体基板の一主面上にメモリセル形成
   用の第一のＦＥＴと周辺回路形成用の第二のＦＥＴとが
   形成された半導体装置において、上記第一のＦＥＴは、
   少なくとも上記半導体基板の一主面上に第一のゲート絶
   縁膜を介して形成された第一のゲート電極と上記第一の
   ゲート電極下部のチャネル領域を挟んで上記半導体基板
   内に形成された低濃度不純物領域と上記第一のゲート電
   極と上記低濃度不純物領域の上部に積層された第一のＴ
   ＥＯＳ膜を有し、上記第二のＦＥＴは、少なくとも上記
   半導体基板の一主面上に第二のゲート絶縁膜を介して形
   成された第二のゲート電極と、上記第二のゲート電極上
   に積層された第二のＴＥＯＳ膜と、上記第二のゲート電
   極及び上記第二のＴＥＯＳ膜の側断面に付着して形成さ
   れたサイドウォールと、上記第二のゲート電極下部のチ
   ャネル領域を挟んで上記半導体基板内に形成された高濃
   度不純物領域を有することを特徴とする半導体装置。
3. 【請求項３】 第二のＦＥＴは、少なくともＮチャネル
   型トランジスタを含み、上記Ｎチャネル型トランジスタ
   は、第二のゲート電極下部のチャネル領域を挟んで半導
   体基板内に形成された低濃度不純物領域を有することを
   特徴とする請求項１、２のいずれか一項記載の半導体装
   置。
4. 【請求項４】 第一のＦＥＴ及び第二のＦＥＴが有する
   低濃度不純物領域は、それぞれ異なる構造であることを
   特徴とする請求項３記載の半導体装置。
5. 【請求項５】 半導体基板の一主面上に素子分離領域を
   形成し、複数の電気的に分離された活性領域を形成する
   第一の工程、上記活性領域上のメモリセルを構成する第
   一のＦＥＴ及び周辺回路を構成する第二のＦＥＴの形成
   領域上にそれぞれゲート絶縁膜を介してポリシリコン膜
   を積層する第二の工程、上記第二のＦＥＴの形成領域の
   上記ポリシリコン膜上に、上記第二のＦＥＴのゲート電
   極の形状のＴＥＯＳ膜を選択的に形成する第三の工程、
   上記第一のＦＥＴの形成領域の上記ポリシリコン膜上に
   上記第一のＦＥＴのゲート電極の形状のレジストパター
   ンを選択的に形成する第四の工程、上記ＴＥＯＳ膜及び
   上記レジストパターンをエッチングマスクとして上記ポ
   リシリコン膜に対して異方性エッチングを行い、上記ポ
   リシリコン膜を上記第一、第二のＦＥＴのゲート電極の
   形状にパターニングし、上記ポリシリコン膜からなる第
   一のゲート電極及び第二のゲート電極を得、上記レジス
   トパターンを除去する第五の工程、少なくとも上記第二
   のゲート電極の側断面に絶縁物質からなるサイドウォー
   ルを形成する第六の工程、上記第一のＦＥＴの形成領域
   の上記第一のゲート電極下部のチャネル領域を挟んで上
   記半導体基板内に低濃度不純物領域を形成する第七の工
   程、上記第二のＦＥＴの形成領域の上記第二のゲート電
   極下部のチャネル領域を挟んで上記半導体基板内に高濃
   度不純物領域を形成する第八の工程を含むことを特徴と
   する半導体装置の製造方法。