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DE19527131B4 - Halbleitervorrichtung mit einer T-förmigen Gatestruktur und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung mit einer T-förmigen Gatestruktur und Verfahren zu deren Herstellung Download PDF

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DE19527131B4
DE19527131B4 DE19527131A DE19527131A DE19527131B4 DE 19527131 B4 DE19527131 B4 DE 19527131B4 DE 19527131 A DE19527131 A DE 19527131A DE 19527131 A DE19527131 A DE 19527131A DE 19527131 B4 DE19527131 B4 DE 19527131B4
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Abstract

Halbleitervorrichtung mit einer T-förmigen Gateelektrode und Source- und Draingebieten einer LDD-Struktur, umfassend Zusatzgates (40), die elektrisch schwebend gegenüber einem leicht dotierten Gebiet (50) stehen, um elektrisch den Widerstand des leicht dotierten Gebietes zu steuern, und an Hinterschneidungsbereichen unterhalb beider Seiten der T-förmigen Gateelektrode (20) ausgebildet sind.

Description

  • Die Erfindung betrifft eine Halbleitervorrichtung mit einer T-förmigen Gatestruktur und Verfahren zu deren Herstellung.
  • Für eine hochintegrierte Schaltvorrichtung, z.B. einem Giga DRAM, ist ein MOS-Transistor mit einer Kanallänge unter 0,1 μm notwendig. Um diese Anforderung zu erfüllen, sollte die Breite einer Gateelektrode gleich der Kanallänge sein. Andererseits ist es jedoch unmöglich, ein Muster mit einer Abmessung von 0,1 μm mittels der herkömmlichen lithographischen I-Line Stepper oder Excimer-Laser Technologie zu bilden. Ferner erfordert ein leicht dotiertes Gebiet (n- Gebiet oder p- Gebiet) einer LDD-Struktur (leicht dotiertes Drain) eine extrem flache Sperrschichttiefe von 0,01–0,03 μm. Eine flache Sperrschicht vergrössert abrupt den Reihenwiderstand des Kanalbereiches beim Betrieb einer Halbleitervorrichtung, was die Stromtreiberfähigkeit herabsetzt. Ferner wird die Arbeitsgeschwindigkeit der Vorrichtung verschlechtert. Aus der Druckschrift „M. Miniway et al, A High Speed and High Reliability MOSFET Utilizing an Auxiliary Gate, Symposium on VLSI Technology, 1990, s. 41–42 sowie der EP 329 047 A2 und WO 93/09567 A1 sind ausserdem Halbleitervorrichtungen mit Gateelektrode und Zusatzgates bekannt, deren Ausbildung und Anordnung keine hochintegrierte Schaltvorrichtung ermöglichen.
    •
  • Ziel der Erfindung ist daher die Schaffung einer Halbleitervorrichtung mit kurzer Kanallänge und hoher Stromtreiberfähigkeit sowie Verfahren zu deren Herstellung, die die Bildung einer kurzen Kanallänge ermöglicht, wie sie für eine hochintegrierte Schaltvorrichtung gefordert wird, und den Kanalwiderstand eines leicht dotiertes Gebietes in einer LDD-Struktur herabsetzt, um die Arbeitsgeschwindigkeit der Vorrichtung zu verbessern.
  • Diese Ziel wird durch die Merkmale des Patentanspruches 1 gelöst.
  • Zu Verfahren zur Herstellung einer Halbleitervorrichtung nach der Erfindung wird auf die Patentansprüche 4 und 11 verwiesen.
  • Ein Merkmal der erfindungsgemässen Halbleitervorrichtung ist eine T-förmige Gateelektrode und Zusatzgates, die an Hinterschneidungsbereichen unterhalb beider Seiten der T-förmigen Gateelektrode ausgebildet sind.
    •
  • Die Erfindung wird nachfolgend anhand von Ausführungsformen und der Zeichnung näher beschrieben. Es zeigen:
  • 1 in geschnittener Ansicht eine erfindungsgemäss aufgebaute Halbleitervorrichtung;
  • 2A bis 2F geschnittene Ansichten zur Darstellung der Schritte für die Herstellung der Halbleitervorrichtung gemäss einer ersten Ausführungsform der Erfindung; und
  • 3A bis 3E geschnittene Ansichten zur Darstellung der Fertigungsschritte einer Halbleitervorrichtung gemäss einer zweiten Ausführungsform der Erfindung.
  • In der Zeichnung tragen gleiche Teile die gleichen Bezugszeichen.
  • Mit Bezug auf 1 ist auf einem Siliciumsubstrat 1 ein oxidischer Gatefilm 10 so gebildet, dass er eine sehr geringe Breite hat. Eine T-förmige Gateelektrode 20 mit einem vertikalen Abschnitt 20A und einem horizontalen Abschnitt 20B ist auf dem oxidischen Gatefilm 10 vorgesehen. Dotierte oder nicht dotierte Oxidfilme 30 sind auf der unteren Oberfläche des horizontalen Abschnittes 20A, der Oberfläche des vertikalen Abschnittes 20B und auf einem ausgewählten Bereich des Siliciumsubstrates ausgebildet. Zusatzgates 90 sind auf den Oxidfilmen 30 der Unterschneidungen der T-förmigen Gateelektrode 20 vorgesehen, so dass die Zusatzgates 40 kapazitiv mit der T-förmigen Gateelektrode 20 verknüpft sind und elektrisch schwebend in Bezug auf einen leicht dotierten Bereich 50 stehen. Der leicht dotierte Bereich 50 ist so ausgebildet, dass er eine flache Vertiefung im Siliciumsubstrat 1 unter dem Zusatzgate 40 bildet, und ein stark dotierter Bereich 60 ist so vorgesehen, dass er mit dem leicht dotierten Bereich 50 in Verbindung steht. Daher werden die Source- und Draingebiete 70 der LDD-Struktur durch einen leicht dotierten Bereich 50 und einen stark dotierten Bereich 60 geschaffen, was somit eine Speicherzelle ergibt. Ein Interisolierfilm 3 ist auf der gesamten Struktur des Siliciumsubstrates 1 einschliesslich der Speicherzelle vorgesehen. Metalldrähte 4 werden durch ein metallisches Kontaktierungsverfahren gebildet und stehen mit der T-förmigen Gateelektrode 20 und den Source- und Draingebieten 70 in Verbindung.
  • 2A bis 2F sind geschnittene Ansichten zur Darstellung der Fertigungsschritte einer Halbleitervorrichtung mit dem vorbeschriebenen Aufbau gemäss einer ersten Ausführungsform der Erfindung.
  • Nach 2A ist ein Feldoxidfilm 2 auf dem Siliciumsubstrat 1 ausgebildet, um eine aktive Zone zu definieren. Ein Gateoxidfilm 10 ist auf der gesamten Struktur vorgesehen. Eine dotierte Polysiliciumschicht 20A und eine nicht dotierte Polysiliciumschicht 20B werden nacheinander auf dem Gateoxidfilm 10 ausgebildet. Ein Trockenätzprozess unter Verwendung einer Gatemaske und ein Nassätzprozess werden nacheinander vorgenommen, was zu der Bildung einer T-förmigen Gateelektrode 20 mit Unterschneidungen führt. Ein freiliegender Teil des Gateoxidfilmes 10 wird durch einen Reinigungsprozess entfernt.
  • Bei der Herstellung einer Halbleitervorrichtung nach der vorliegenden Erfindung als NMOS-Struktur (N-Kanal-MOS) wird die T-förmige Gateelektrode 20 durch kontinuierliche Aufgabe eines mit n-Dotierungsionen dotierten Siliciums und eines Siliciums geschaffen, das mit Dotierungsionen nicht dotiert ist, wobei hier die Abscheidungsbedingungen wie folgt sind. Die Abscheidung wird mit amorphem Silicium unterhalb einer Temperatur von 600°C vorgenommen, was eine Diffusion des Dotierungsmittels von der dotierten Siliciumschicht zur nicht dotierten Siliciumschicht erzwingt und indem die nicht dotierte Siliciumschicht und die dotierte Siliciumschicht mittels einer Gateelektrodenmaskierung durch eine I-Line Stepper- oder Excimer-Laser-Lithographie gemustert werden, bei denen es sich um bekannte Belichtungssysteme handelt. Danach werden Fremdatome in die dotierte Siliciumschicht durch eine Wärmebehandlung über 0,5–5 Stunden bei einer Temperatur von 600–750°C aktiviert. Gleichzeitig erfolgt eine Polykristallisation der Fremdatome unter den Bedingungen, dass die Fremdatome nicht in die nicht dotierte Siliciumschicht diffundieren. Ferner erfolgt ein Ätzen in in einer nassen Polysiliciumätzlösung mit einer Zusammensetzung von HNO3:CH3COOH:HF:H2O = 21:3:0,25–1,0:10–16. Bei der Musterung eines Polysiliciumgates auf eine Dicke von 0,25–0,3 μm unter Verwendung des Belichtungssystemes ist es aufgrund der Besonderheit, dass das Ätzverhältnis des dotierten Polysiliciums 20A : undotierten Polysilicium 20B in der nassen Polyätzlösung 60–80 : 1 beträgt, was einen grossen Unterschied bedeutet, möglich, das untere dotierte Polysilicium 20A mit einer sehr geringen Breite von 0,05–0,1 μm vorzusehen, während das obere nicht dotierte Polysilicium 20B bei einer Breite von 0,25–0,3 μm bleiben kann.
  • Bei der Herstellung der Halbleitervorrichtung nach der Erfindung als PMOS-Struktur (P-Kanal-MOS) besteht der einzige Unterschied darin, dass p-Fremdatome anstelle von n-Fremdatomen verwendet werden.
  • Bei dem vorerwähnten Verfahren werden Sb, P und As etc. als n-Fremdatome und Bor (B) als p-Fremdatome verwendet.
  • 2B zeigt eine Formation, bei der ein dotierter Oxidfilm 30A, dotiert mit Fremdatomen, in dünner Schicht auf der gesamten Struktur des Siliciumsubstrates 1 einschliesslich der T-förmigen Gateelektrode 20 abgeschieden ist.
  • Der dotierte Oxidfilm 30A wird auf eine Dicke von etwa 10–20 nm durch Abscheidung eines PSG (Phospor-Silicat-Glass) für eine NMOS-Struktur und durch Abscheidung eines BSG (Bor-Silicat-Glass) oder BPSG (Bor-Phosphor-Silicat-Glass) für eine PMOS-Struktur gebildet.
  • 2C zeigt eine Formation, bei der eine Polysiliciumschicht 40A dick auf dem dotierten Oxidfilm 30 gebildet ist.
  • Die Polysiliciumschicht 40A wird auf eine Dicke von etwa 100–200 nm gebildet und kann in einem Zustand vorliegen, bei der sie nicht mit Fremdatomen dotiert ist. Vorzugsweise wird jedoch n+ Polysilicium für eine NMOS-Struktur und p+ Polysilicium für eine PMOS-Struktur verwendet.
  • 2D zeigt eine Formation, bei der die Zusatzgates 40 an den Unterschneidungen der T-förmigen Gateelektrode 20 durch aufeinanderfolgendes Ätzen der Polysiliciumschicht 40A und des dotierten Oxidfilmes 30A gebildet wurden.
  • Da das Zusatzgate 40 gegenüber der T-förmigen Gateelektrode 20 und dem Siliciumsubstrat 1 durch den dotierten Oxidfilm 30A potentialfrei bzw. elektrisch schwebend gehalten ist, wird dieses Gate kapazitiv mit der T-förmigen Gateelektrode verknüpft.
  • 2E zeigt eine Formation, bei der die hoch dotierten Gebiete 60 im Siliciumsubstrat 1 mittels eines Fremdionenimplantationsverfahrens mit hoher Konzentration ausgebildet wurden. Dabei wird die nicht dotierte Polysiliciumschicht 20BB, die die obere Schicht der T-förmigen Gateelektrode 20 ist, in eine dotierte Polysiliciumschicht 20B im Laufe dieses Implantationsverfahrens mit hochkonzentrierten Fremdatomen umgewandelt.
  • Bei der Fremdionenimplantation wird das stark dotierte Gebiet 60 ein n+ Gebiet oder ein p+ Gebiet durch Implantation von Arsen (As) Ionen (für eine NMOS-Struktur) oder Bor (B) Ionen (für eine PMOS-Struktur) von hoher Konzentration.
  • 2F zeigt eine Formation, bei der ein Interisolierfilm 3 auf der gesamten Struktur des Siliciumsubstrates 1 einschliesslich der T-förmigen Gateelektrode 20 gebildet ist. Das leicht dotierte Gebiet 50, das mit dem stark dotierten Gebiet 30 verbunden ist, wird durch Diffusion von Dotierungsmitteln in Richtung auf das Siliciumsubstrat 1 gebildet, welche in dem Bereich des dotierten Oxidfilmes 30A enthalten sind, der zum Zeitpunkt der Bildung des Interisolierfilmes 3 unterhalb des Zusatzgates 40 liegt.
  • Der Interisolierfilm 3 wird gewöhnlich dadurch gebildet, dass man eine Wärmebehandlung zum Zwecke der Planierung vornimmt, nachdem TEOS (Tatraethylen-Orthosilicat) und BPSG abgeschieden sind. Das leicht dotierte Gebiet 50 wird durch Diffusion von Dotierungsmitteln in Richtung auf das Siliciumsubstrat 1 gebildet, die in dem Bereich des dotierten Oxidfilmes 30A unterhalb des Zusatzgates 40 zum Zeitpunkt der Wärmebehandlung zur Bildung des Interisolierfilmes 3 enthalten sind. D.h., da der dotierte Oxidfilm 30A aus PSG im Falle eines NMOS und aus BSG oder BPSG im Falle eines PMOS besteht, ist P in PSG oder B in BSG und BPSG zum Zeitpunkt der Wärmebehandlung für die Planierung enthalten sind, so dass das leicht dotierte Gebiet 50 ein n- oder p- Gebiet wird.
  • Danach wird die Halbleitervorrichtung nach der Erfindung vervollständigt, indem die Metalldrähte 4, die mit der T-förmigen Gateelektrode 20 bzw. den Source- und Drain-Gebieten 70 verbunden sind, gebildet werden, indem gemäss 1 der Metallkontaktierungsprozess vorgenommen wird.
  • 3A bis 3E sind geschnittene Ansichten zur Darstellung der Fertigungsstufen für eine Halbleitervorrichtung gemäss einer zweiten Ausführungsform der Erfindung.
  • 3A zeigt eine Formation, bei der das leicht dotierte Gebiet 50 an der Oberfläche des Siliciumsubstrates 1 durch eine Diffusion in der Feststoffphase mittels des gleichen Verfahrens, wie es in Verbindung mit 2A beschrieben wurde, gebildet wurde, indem ein dotierter Oxidfilm 100 dick auf der Oberseite der gesamten Struktur des Siliciumsubstrates 1 einschliesslich der T-förmigen Gateelektrode 20 auf eine Dicke in der Grössenordnung von 10–20 nm abgeschieden und eine Wärmebehandlung bei einer Temperatur von 820–900°C vorgenommen wurde.
  • Dabei wird die nicht dotierte Polysiliciumschicht 20B, die die obere Schicht der T-förmigen Gateelektrode 20 ist, in die dotierte Polysiliciumschicht 20B durch die Dotierungsmittel umgewandelt, die von der dotierten Polysiliciumschicht 20A diffundiert sind, die die untere Schicht darstellt.
  • Der dotierte Oxidfilm 100 wird aus PSG, BSG oder BPSG gebildet, wobei es sich hier um eine Art von dielektrischen Materialien handelt, wie sie bei der Fertigung einer Halbleitervorrichtung verwendet werden. Bei der Herstellung einer Halbleitervorrichtung nach der Erfindung als NMOS-Struktur wird der dotierte Oxidfilm 100 durch Abscheidung von PSG gebildet, und wird das leicht dotierte Gebiet 50, das durch die Diffusion von in PSG enthaltenem P gebildet ist, ein n- Gebiet. Bei der Herstellung einer Halbleitervorrichtung nach der Erfindung als PMOS-Struktur wird der dotierte Oxidfilm 100 durch Abscheidung von BSG oder BPSG gebildet und wird das leicht dotierte durch die Diffusion von in BSG oder. BPSG enthaltenem Bor (B) gebildet Gebiet 50 das p- Gebiet.
  • 3B zeigt eine Formation, bei der ein undotierter Oxidfilm 30B dünn auf der gesamten Struktur des Siliciumsubstrates 1 einschliesslich der T-förmigen Gateelektrode 20 nach Entfernung des dotierten Oxidfilmes 100 abgeschieden wurde.
  • Der undotierte Oxidfilm 30B wird aus MTO (Mitteltemperaturoxid) oder ONO (Oxid-Nitrid-Oxid) auf eine Dicke von 10–20 nm gebildet. Der nicht dotierte Oxidfilm 30B muss bei einer Temperatur unter 800°C gebildet werden, um eine zusätzliche Diffusion von denjenigen Dotierungsmitteln (P oder B) zu vermeiden, die im leicht dotierten Gebiet 50 enthalten sind.
  • 3C zeigt eine Formation, bei der eine Polysiliciumschicht 40A dick auf der Oberseite des nicht dotierten Oxidfilmes 30B gebildet ist.
  • Die Polysiliciumschicht 90A wird auf eine Dicke von 100–200 nm gebildet und, obgleich sie in einem Zustand ausgebildet werden kann, der nicht mit Fremdatomen dotiert ist, wird n- Polysilicium für eine NMOS-Struktur und p-Polysilicium für eine PMOS-Struktur verwendet.
  • 3D zeigt eine Formation, bei der die Zusatzgates 40 am Unterschneidungsbereich der T-förmigen Gateelektrode 20 durch aufeinanderfolgendes Ätzen der Polysiliciumschicht 40A und des nicht dotierten Oxidfilmes 30B nach dem Abdeckätzverfahren gebildet sind.
  • Da die Zusatzgates 40 potentialfrei bzw. schwebend gegenüber der T-förmigen Gateelektrode 20 und dem Siliciumsubstrat 1 mit dem dünnen nicht dotierten Oxidfilm 30B zwischen der T-förmigen Gateelektrode 20 und dem Siliciumsubstrat 1 gebildet sind, schaffen sie die Funktion einer kapazitiven Kopplung.
  • 3E zeigt eine Formation, bei der die stark dotierten Gebiete 60 gebildet sind, indem Fremdionen mit hoher Konzentration implantiert wurden.
  • Die stark dotierten Gebiete 60 werden das n+ Gebiet oder p+ Gebiet durch Implantation von Ionen aus P, As (im Fall einer NMOS-Struktur) oder B (im Fall einer PMOS-Struktur) während der Fremdionenimplantation.
  • Danach wird die Halbleitervorrichtung nach der Erfindung vervollständigt, indem die Metalldrähte 4, die mit der T-förmigen Gateelektrode 20 bzw. den Source- und Draingebieten 70 verbunden sind, vorgesehen werden, indem man gemäss 1 den Metallkontaktierungsprozess durchführt.
  • Obgleich die erste und zweite Ausführungsform den Herstellungsschritt einer NMOS- und PMOS-Struktur umfasst, kann auch eine CMOS-Vorrichtung (komplementärsymmetrisches MOS) hergestellt werden, indem das vorerwähnte Prinzip nach der Erfindung angewandt wird.
  • Die Herstellung der Halbleitervorrichtung nach dem vorerwähnten Verfahren hat die folgenden Wirkungen:
    • 1) Ein Transistor mit einer Kanallänge unter 0,1 μm der Giga-DRAM-Klasse kann unter Verwendung selbst der herkömmlichen lithografischen Technik mit einem I-Line-Stepper oder Excimer-Laser gebildet werden.
    • 2) Die obere Breite der Gateelektrode ist gross, was den Berührungswiderstand herabsetzt, während die untere Breite der Gateelektrode gering ist, was den Kurzkanaleffekt vergrössert, so dass die Betriebsgeschwindigkeit der Vorrichtung verbessert werden kann.
    • 3) Die Ladungsträgerkonzentration im leicht dotierten Gebiet kann durch die koppelnden Polysiliciumzusatzgates heraufgesetzt werden, wodurch der Kanalreihenwiderstand wesentlich herabgesetzt und dadurch die Stromtreiberfähigkeit verbessert wird.
    • 4) Da ein Bereich, an dem ein laterales elektrisches Feld an der Drainkante aufgrund einer Ansammlung von Ladungsträgern am leicht dotierten Gebiet durch die Verwendung der koppelnden Polysiliciumzusatzgates erzeugt wird, in einen realen Kanal verlagert ist, wird eine zwischenlageninduzierte Beeinträchtigung aufgrund heisser Ladungsträger verhindert, so dass die Zuverlässigkeit der Vorrichtung verbessert ist.
    • 5) Da der Widerstand des leicht dotierten Gebietes aufgrund der Verwendung der koppelnden Polysiliciumzusatzgates herabgesetzt ist, wird der Betrieb der Vorrichtung nicht nachteilig durch eine weitere Reduzierung der physikalischen Dotierung und Sperrschichttiefe beeinflusst, so dass der Kurzkanaleffekt, der ein wesentlicher Gesichtspunkt einer Vorrichtung der 0,1 μm-Klasse ist, wesentlich verbessert wird.
  • Obgleich die Erfindung anhand von bevorzugten Ausführungsformen mit einer gewissen Spezialisierung beschrieben wurde, versteht es sich, dass der Aufbau, sowie die Kombination und Anordnung der Teile verändert werden können, ohne dass dadurch vom Wesen der Erfindung abgewichen wird.

Claims (14)

  1. Halbleitervorrichtung mit einer T-förmigen Gateelektrode und Source- und Draingebieten einer LDD-Struktur, umfassend Zusatzgates (40), die elektrisch schwebend gegenüber einem leicht dotierten Gebiet (50) stehen, um elektrisch den Widerstand des leicht dotierten Gebietes zu steuern, und an Hinterschneidungsbereichen unterhalb beider Seiten der T-förmigen Gateelektrode (20) ausgebildet sind.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass ein dünner Oxidfilm (30A) aus einer der folgenden Zusammensetzungen gebildet ist: PSG, BSG, BPSG, MTO oder ONO.
  3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass der dotierte Oxidfilm eine Dicke von 10–20 nm hat.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung, die folgenden Schritte umfassend: Bildung eines Gateoxidfilmes und einer T-förmigen Gateelektrode auf einem Siliciumsubstrat; aufeinanderfolgendes Bilden eines dünnen dotierten Oxidfilmes und einer dicken Polysiliciumschicht auf der Oberseite der gesamten Struktur des Siliciumsubstrates einschliesslich der T-förmigen Gateelektrode und anschliessende Bildung von Zusatzgates an den Unterschneidungsbereichen unterhalb der beiden Seiten der T-förmigen Gateelektrode durch Ätzen der Polysiliciumschicht und des dotierten Oxidfilmes nach einem Abdeckätzverfahren; Bildung stark dotierter Gebiete in dem Siliciumsubstrat an beiden Seiten der T-förmigen Gateelektrode durch eine Fremdionenimplantation mit hoher Konzentration; und Vornahme einer Wärmebehandlung zur Oberflachenplanarisierung nach Abscheidung eines Interisolierfilmes auf der gesamten Struktur des Siliciumsubstrates einschliesslich der T-förmigen Gateelektrode, und Bildung eines leicht dotierten Gebietes durch Diffusion von Dotierungsmitteln in Richtung auf das Siliciumsubstrat, die während der Wärmebehandlung im dotierten Oxidfilm enthalten sind.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die T-förmige Gateelektrode gebildet wird durch aufeinanderfolgende Abscheidung eines mit Fremdionen dotierten Siliciums und eines mit Fremdionen nicht dotierten Siliciums im nicht kristallinen Zustand, Vornahme eines Gateelektrodenmaskierungsprozesses und einer Wärmebehandlung und eines Ätzprozesses unter Verwendung einer nassen Polysiliciumätzlösung.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Wärmebehandlung über 0,5–5 Stunden in einem Temperaturbereich von 600–750°C durchgeführt wird.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die nasse Polysiliciumätzlösung eine Zusammensetzung von HNO3:CH3COOH:HF:H2O im Verhältnis von 21:3:0,25–1,0:15–16 ist.
  8. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der dotierte Oxidfilm aus PSG im Falle eines NMOS und entweder aus PSG und BPSG im Falle eines PMOS gebildet wird.
  9. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der dotierte Oxidfilm auf eine Dicke von 10–20 nm gebildet wird.
  10. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass n+ Polysilicium im Falle eines NMOS und p+ Polysilicium im Falle eines PMOS für die Polysiliciumschicht zur Bildung des Zusatzgates verwendet wird.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, die folgenden Schritte umfassend: Bildung eines Gateoxidfilmes und einer T-förmigen Gateelektrode auf einem Siliciumsubstrat; dickes Abscheiden eines dotierten Oxidfilmes auf der Oberseite der gesamten Struktur aus dem Siliciumsubstrat einschliesslich der T-förmigen Gateelektrode; Bildung eines leicht dotierten Gebietes durch Diffusion von Fremdionen in Richtung auf das Siliciumsubstrat, die in dem dotierten Oxidfilm enthalten sind, durch eine Wärmebehandlung bei hoher Temperatur; Entfernung des dotierten Oxidfilmes und anschliessende aufeinanderfolgende Bildung eines nicht dotierten Oxidfilmes mit geringer Dicke und einer Polysiliciumschicht mit grosser Dicke auf der gesamten Struktur des Siliciumsubstrates einschliesslich der T-förmigen Gateelektrode und Bildung von Zusatzgates an den Unterschneidungsbereichen unterhalb beider Seiten der T-förmigen Gateelektrode durch Ätzen der Polysiliciumschicht und des undotierten Oxidfilmes nach einem Abdeckätzprozess; und Bildung von stark dotierten Gebieten im Siliciumsubstrat an beiden Seiten der T-förmigen Gateelektrode durch Implantation von Fremdionen mit hoher Konzentration.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der dotierte Oxidfilm aus PSG im Fall von NMOS und entweder aus PSG oder BPSG im Fall von PMOS gebildet wird.
  13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der nicht dotierte Oxidfilm aus entweder MTO oder ONO gebildet wird.
  14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der nicht dotierte Oxidfilm auf eine Dicke von 10–20 nm gebildet wird.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
DE19548058C2 (de) 1995-12-21 1997-11-20 Siemens Ag Verfahren zur Herstellung eines MOS-Transistors
US6376330B1 (en) 1996-06-05 2002-04-23 Advanced Micro Devices, Inc. Dielectric having an air gap formed between closely spaced interconnect lines
US5953626A (en) * 1996-06-05 1999-09-14 Advanced Micro Devices, Inc. Dissolvable dielectric method
US5814555A (en) 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US5710054A (en) * 1996-08-26 1998-01-20 Advanced Micro Devices, Inc. Method of forming a shallow junction by diffusion from a silicon-based spacer
US5994209A (en) * 1996-11-13 1999-11-30 Applied Materials, Inc. Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films
US5756384A (en) * 1997-05-20 1998-05-26 Vanguard International Semiconductor Corporation Method of fabricating an EPROM cell with a high coupling ratio
US5869379A (en) * 1997-12-08 1999-02-09 Advanced Micro Devices, Inc. Method of forming air gap spacer for high performance MOSFETS'
US6160316A (en) * 1998-03-04 2000-12-12 Advanced Micro Devices, Inc. Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6107667A (en) * 1998-09-10 2000-08-22 Advanced Micro Devices, Inc. MOS transistor with low-k spacer to suppress capacitive coupling between gate and source/drain extensions
IT1302282B1 (it) * 1998-09-29 2000-09-05 St Microelectronics Srl Cella di memoria eeprom comprendente transistore di selezione contensione di soglia regolata mediante impianto, e relativo processo di
US6037228A (en) * 1999-02-12 2000-03-14 United Microelectronics Corp. Method of fabricating self-aligned contact window which includes forming a undoped polysilicon spacer that extends into a recess of the gate structure
US6274446B1 (en) 1999-09-28 2001-08-14 International Business Machines Corporation Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap
TW543102B (en) * 2000-01-04 2003-07-21 Taiwan Semiconductor Mfg Manufacturing method of metal-oxide-semiconductor device
US6596598B1 (en) * 2000-02-23 2003-07-22 Advanced Micro Devices, Inc. T-shaped gate device and method for making
US6326290B1 (en) * 2000-03-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Low resistance self aligned extended gate structure utilizing A T or Y shaped gate structure for high performance deep submicron FET
US6309933B1 (en) * 2000-06-05 2001-10-30 Chartered Semiconductor Manufacturing Ltd. Method of fabricating T-shaped recessed polysilicon gate transistors
US6399469B1 (en) * 2000-07-10 2002-06-04 Advanced Micro Devices, Inc. Fabrication of a notched gate structure for a field effect transistor using a single patterning and etch process
US6319802B1 (en) * 2000-07-20 2001-11-20 Advanced Micro Devices, Inc. T-gate formation using modified damascene processing with two masks
US6255202B1 (en) * 2000-07-20 2001-07-03 Advanced Micro Devices, Inc. Damascene T-gate using a spacer flow
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
US6580136B2 (en) * 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
US6482688B2 (en) * 2001-03-30 2002-11-19 Texas Instruments Incorporated Utilizing amorphorization of polycrystalline structures to achieve T-shaped MOSFET gate
DE10247529A1 (de) * 2001-10-15 2003-06-05 I2 Technologies Inc Anpassbare Zustandsmaschine und Zustandsaggregationstechnik zur Verarbeitung von Zusammenarbeits- und Transaktionsgeschäftsobjekten
DE10230696B4 (de) * 2002-07-08 2005-09-22 Infineon Technologies Ag Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
KR100454132B1 (ko) * 2002-09-09 2004-10-26 삼성전자주식회사 비휘발성 기억소자 및 그 형성방법
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US6806517B2 (en) * 2003-03-17 2004-10-19 Samsung Electronics Co., Ltd. Flash memory having local SONOS structure using notched gate and manufacturing method thereof
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
US6846740B2 (en) * 2003-06-14 2005-01-25 Intel Corporation Wafer-level quasi-planarization and passivation for multi-height structures
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
KR100686338B1 (ko) * 2003-11-25 2007-02-22 삼성에스디아이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100629646B1 (ko) 2004-08-12 2006-09-29 삼성전자주식회사 게이트 구조물 및 그 제조방법
JP4836427B2 (ja) * 2004-09-28 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2006054148A1 (en) * 2004-11-16 2006-05-26 Acco An integrated ultra-wideband (uwb) pulse generator
US20060223293A1 (en) * 2005-04-01 2006-10-05 Raytheon Company Semiconductor devices having improved field plates
KR100590821B1 (ko) * 2005-05-13 2006-06-19 금호석유화학 주식회사 환경 친화형 창호재용 스티렌계 합성수지 조성물
KR100699843B1 (ko) * 2005-06-09 2007-03-27 삼성전자주식회사 트렌치 분리영역을 갖는 모스 전계효과 트랜지스터 및 그제조방법
WO2007042850A1 (en) * 2005-10-12 2007-04-19 Acco Insulated gate field-effet transistor having a dummy gate
US7534706B2 (en) * 2006-02-06 2009-05-19 Freescale Semiconductor, Inc. Recessed poly extension T-gate
KR100788362B1 (ko) * 2006-12-19 2008-01-02 동부일렉트로닉스 주식회사 모스펫 소자 및 그 형성 방법
US7981745B2 (en) * 2007-08-30 2011-07-19 Spansion Llc Sacrificial nitride and gate replacement
US8928410B2 (en) 2008-02-13 2015-01-06 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US7863645B2 (en) * 2008-02-13 2011-01-04 ACCO Semiconductor Inc. High breakdown voltage double-gate semiconductor device
US9240402B2 (en) 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US7969243B2 (en) * 2009-04-22 2011-06-28 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
KR101458957B1 (ko) * 2008-06-17 2014-11-10 삼성전자주식회사 선택 트랜지스터 및 그의 제조 방법
US7808415B1 (en) * 2009-03-25 2010-10-05 Acco Semiconductor, Inc. Sigma-delta modulator including truncation and applications thereof
US7952431B2 (en) * 2009-08-28 2011-05-31 Acco Semiconductor, Inc. Linearization circuits and methods for power amplification
US8532584B2 (en) 2010-04-30 2013-09-10 Acco Semiconductor, Inc. RF switches
US9812449B2 (en) 2015-11-20 2017-11-07 Samsung Electronics Co., Ltd. Multi-VT gate stack for III-V nanosheet devices with reduced parasitic capacitance
CN108604540B (zh) * 2016-03-24 2023-01-13 国立大学法人九州大学 激光掺杂装置和半导体装置的制造方法
CN110379851B (zh) * 2019-06-17 2023-01-10 宁波大学 一种基于tfet的三输入多数逻辑器件
CN110534563B (zh) * 2019-07-16 2020-09-18 北京大学 一种具有自对准反馈栅的晶体管及其制备方法
CN112666728B (zh) * 2019-10-15 2023-06-20 苏州旭创科技有限公司 一种电光调制器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0329047A2 (de) * 1988-02-12 1989-08-23 Hitachi, Ltd. MIS Bauelement mit zusätzlichem Gate
WO1993009567A1 (en) * 1991-10-31 1993-05-13 Vlsi Technology, Inc. Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8527062D0 (en) * 1985-11-02 1985-12-04 Plessey Co Plc Mos transistor manufacture
JPS6344770A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 電界効果型トランジスタの製造方法
KR970003903B1 (en) * 1987-04-24 1997-03-22 Hitachi Mfg Kk Semiconductor device and fabricating method thereof
JPS6481268A (en) * 1987-09-22 1989-03-27 Yokogawa Electric Corp Manufacture of semiconductor device
JPH07120721B2 (ja) * 1988-02-19 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5024959A (en) * 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
US5172200A (en) * 1990-01-12 1992-12-15 Mitsubishi Denki Kabushiki Kaisha MOS memory device having a LDD structure and a visor-like insulating layer
JP3131436B2 (ja) * 1990-02-26 2001-01-31 株式会社東芝 半導体装置の製造方法
JP2548994B2 (ja) * 1990-03-19 1996-10-30 富士通株式会社 電界効果型トランジスタ及びその製造方法
US5210435A (en) * 1990-10-12 1993-05-11 Motorola, Inc. ITLDD transistor having a variable work function
JPH04313238A (ja) * 1991-04-10 1992-11-05 Oki Electric Ind Co Ltd 半導体素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0329047A2 (de) * 1988-02-12 1989-08-23 Hitachi, Ltd. MIS Bauelement mit zusätzlichem Gate
WO1993009567A1 (en) * 1991-10-31 1993-05-13 Vlsi Technology, Inc. Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IEEE El. Dev. Lett., Vol.11, No.11, Nov. 1990, pp. 517-519 *
M. Miniamy et al., A High Speed and High Reli- ability MOSFET Utilizing an Auxiliary Gate, 1990 Symposium on VLSI Technology, pp. 41-42 *

Also Published As

Publication number Publication date
US5559049A (en) 1996-09-24
DE19527131A1 (de) 1996-02-01
GB2291741B (en) 1998-07-22
KR960006004A (ko) 1996-02-23
CN1041471C (zh) 1998-12-30
GB2291741A (en) 1996-01-31
CN1123957A (zh) 1996-06-05
JPH0846201A (ja) 1996-02-16
GB9515147D0 (en) 1995-09-20
JP2774952B2 (ja) 1998-07-09

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