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JP2774952B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2774952B2
JP2774952B2 JP7186755A JP18675595A JP2774952B2 JP 2774952 B2 JP2774952 B2 JP 2774952B2 JP 7186755 A JP7186755 A JP 7186755A JP 18675595 A JP18675595 A JP 18675595A JP 2774952 B2 JP2774952 B2 JP 2774952B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に関し、特に超高集積回路素子から要求され
る短いチャンネルの長さ（Channel length) と高い電流
駆動能力(Currentdrivability)を有する半導体素子及び
その製造方法に関するものである。
【０００２】
【従来の技術】一般に、ギガ（Giga) ＤＲＡＭ級のよう
な超高集積回路素子にはチャンネルの長さが０．１μｍ
以下のＭＯＳトランジスタ（Transistor) が要求され
る。これを実現するためにはゲート電極の幅がチャンネ
ル長さと同一となるようにしなければならない。
【０００３】しかし、既存のアイライン・ステッパー(I
-Line Stepper)又はエクスシマーレーザーリソグラフィ
(Excimer Laser Lithograpy)の技術では０．１μｍ以下
サイズのパターンを形成するということが不可能であ
る。
【０００４】また、ＬＤＤ（Lightly doped drain)構造
の低濃度不純物領域（ｎ−領域又はｐ−領域）はその深
さにとって０．０１μｍ〜０．０３μｍほどである極浅
い接合深さ（Shallow junction depth) が要求される。
【０００５】
【発明が解決しようとする課題】この浅い接合は素子動
作の時、チャンネル領域の直列抵抗（Series resistanc
e)を急激に増加させて電流の駆動能力を非常に低下させ
ることになるので、素子の動作速度を低下させるという
問題がある。
【０００６】したがって、本発明は高集積回路素子から
要求される短いチャンネルの長さを形成することがで
き、ＬＤＤ構造の低濃度不純物領域（Lightly doped re
gion)のチャンネル抵抗を減らして素子の動作速度を大
幅向上させることができるようにした半導体素子及びそ
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るための本発明の半導体素子は低濃度不純物領域の抵抗
を電気的に制御するために、この低濃度不純物領域と電
気的にフローティングされるよう補助ゲートが形成され
ることを特徴とする。
【０００８】本発明の半導体素子製造方法はシリコン基
板上にゲート酸化膜及びＴ形ゲート電極を形成する段階
と、前記Ｔ形ゲート電極を含める前記シリコン基板の全
体構造上部に、薄いドープ酸化膜及び厚いポリシリコン
層を順次に形成した後、ブランケットエッチング工程で
前記ポリシリコン層及びドープ酸化膜をエッチングし
て、前記Ｔ形ゲート電極の両方下部のアンダー・カット
部分に補助ゲートを形成する段階と、高濃度不純物注入
工程で前記Ｔ型ゲート電極の両方の前記シリコン基板に
高濃度不純物領域を形成する段階と、前記Ｔ形ゲート電
極を含める前記シリコン基板の全体構造上に層間絶縁膜
を蒸着した後、表面平坦化のために熱処理工程を行っ
て、前記熱処理工程の間に、前記ドープ酸化膜の内に含
まれた不純物が前記シリコン基板側に拡散されて低濃度
不純物領域を形成する段階からなることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付された図面によって本
発明を詳細に説明する。図１は本発明により製造された
半導体素子の断面図であり、図２（Ａ）ないし図２
（Ｆ）は本発明の第１実施例により半導体素子を製造す
る段階を説明するための素子の断面図であり、図３
（Ａ）ないし図３（Ｅ）は本発明の第２実施例により半
導体素子を製造する段階を説明するための素子の断面図
である。
【００１０】図１において、ゲート酸化膜10はシリコン
基板１上に極小さい線幅に形成される。Ｔ形ゲート電極
20はゲート酸化膜10上に形成される。ドープ（doped)酸
化膜又はアンドープ(undoped) 酸化膜30はＴ形ゲート電
極20の両方のアンダーカット（Undercut) 部分、すなわ
ち、Ｔ形ゲート電極20とシリコン基板１の一部の表面に
薄く形成される。
【００１１】補助ゲート40は、Ｔ形ゲート電極20と容量
的に結合される反面、低濃度不純物領域50と電気的にフ
ローティング（floating) されるようにするため、前記
Ｔ形ゲート電極20の両方のアンダーカット部分の酸化膜
30上に形成される。
【００１２】前記低濃度不純物領域50は補助ゲート40の
下部側のシリコン基板１内に浅い深さで形成され、高濃
度不純物領域60は低濃度不純物領域50に連結されるよう
に形成される。これによって低濃度不純物領域50と高濃
度不純物領域60にＬＤＤ構造のソースおよびドレイン領
域70が形成される。前記の工程によってＭＯＳトランジ
スタが製造される。
【００１３】層間絶縁膜３はＭＯＳトランジスタを含め
るシリコン基板１の全体構造の上部に形成される。金属
コンタクトの工程によって金属配線４がＴ形ゲート電極
20とソース及びドレイン領域70にそれぞれ接続されるよ
う形成される。素子動作の時、補助ゲート40はＴ形ゲー
ト電極20と容量的に結合され、低濃度不純物領域50にお
けるキャリア（carrier)濃度を増加させてチャンネルの
直列抵抗(channel series resustance) を大幅に減らす
ことができる。
【００１４】図２（Ａ）ないし図２（Ｆ）は、本発明の
第１実施例により前記の構成を有する半導体素子を製造
する段階を説明するための素子の断面図である。図２
（Ａ）は、シリコン基板１上にフィールド酸化膜２を形
成してトランジスタが形成される領域を確定し、全体構
造上にゲート酸化膜10を形成した後、ドープポリシリコ
ン層20Ａとアンドープポリシリコン層２Ｂのエッチング
比の差を用いて、両方にアンダーカットが形成されたＴ
形ゲート電極20を形成した様子を示す。
【００１５】本発明の半導体素子をＮＭＯＳで製造する
場合、前記Ｔ形ゲート電極20はｎ形不純物がドーピング
（doping) されたシリコンと不純物がドーピングされな
いシリコンとを連続蒸着させる。
【００１６】ここで、蒸着条件は必ず６００℃以下の非
晶質（Amorphous)状態で蒸着して、ドープシリコン層か
らアンドープシリコン層への不純物拡散を抑制し、以
後、既存の露光システムであるアンライン・ステッパー
(I-Line Stepper)、又はエクスシマーレーザーリソグラ
フィ(Excimer Laser Lithgrapy) の技術でゲート電極マ
スク作業を通じてアンドープシリコン層とドープシリコ
ン層をパターン化した後、６００〜７５０℃の温度範囲
で０．５〜５時間ほど熱処理してドープシリコン層の不
純物を活性化させながらアンドープシリコン層への不純
物が拡散されない状態で多結晶化（Polycrystallizatio
n)させ、ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ：ＨＦ：Ｈ2 Ｏ＝２
１：３：０．２５〜１．０：１５〜１６の組成比になさ
れたポリ湿式エッチング溶液でエッチング工程を行うこ
とによって形成される。
【００１７】前記露光システムによってポリゲートを
０．２５〜０．３μｍほどパターン化する場合、前記ポ
リ湿式エッチング溶液によってドープポリシリコン層20
Ａとアンドープポリシリコン層20Ｂのエッチング比が６
０〜８０：１の大きな差を有する特性に基づいて、上部
のアンドープシリコン層20Ｂは０．２５〜０．３μｍを
そのまま維持しながらも下部のドープポリシリコン層20
Ａは０．０５〜０．１μｍの極小さい線幅を有すること
ができる。
【００１８】一方、本発明の半導体素子をＰＭＯＳで製
造する場合、前記Ｔ形ゲート電極20の形成工程は前記Ｎ
ＭＯＳの製造工程と同じであり、但し、ｎ形不純物に代
わり、ｐ形不純物を用いる。前記ｎ形不純物はＳｂ、
Ｐ、Ａｓ等を用い、ｐ形不純物はＢ（硼素）を用いる。
【００１９】図２（Ｂ）は、Ｔ形ゲート電極20を含める
シリコン基板１の全体構造上に不純物がドーピングされ
たドープ酸化膜30Ａを薄く蒸着した様子を示す。前記ド
ープ酸化膜30Ａは約１００〜２００Åの厚さに形成さ
れ、ＮＭＯＳである場合にはＰＳＧを蒸着して形成し、
ＰＭＯＳである場合にはＢＳＧ又はＢＰＳＧを蒸着して
形成される。
【００２０】図２（Ｃ）は、ドープ酸化膜30上にポリシ
リコン層40Ａを厚く形成した様子を示す。前記ポリシリ
コン層40Ａは１０００〜２０００Åほどで形成する際
に、不純物がドーピングされない状態で形成することが
できるが、より望ましくは、ＮＭＯＳである場合にはｎ
+ ポリシリコンを、ＰＭＯＳである場合にはｐ+ ポリシ
リコンを用いる。
【００２１】図２（Ｄ）は、ブランケットエッチング工
程（Blanket etch process) でポリシリコン層40Ａ及び
ドープ酸化膜30Ａを順次にエッチングしてＴ形ゲート電
極20の両方のアンダーカット部分に補助ゲート40を形成
した様子を示す。前記補助ゲート40はＴ形ゲート電極20
及びシリコン基板１について薄いドープ酸化膜30Ａを間
に置いてフローティングされているので、容量的に結合
する役割をする。
【００２２】図２（Ｅ）は、高濃度不純物の注入工程を
行ってＴ形ゲート電極20の両方のシリコン基板１に高濃
度不純物領域60を形成した様子を示す。この時、Ｔ形ゲ
ート電極20の上部層であるアンドープポリシリコン層20
Ｂは、高濃度不純物の注入工程によってドープポリシリ
コン層20BBにかわる。
【００２３】前記不純物注入工程の時、Ｐ、Ａｓイオン
（ＮＭＯＳである場合）又はＢイオン（ＰＭＯＳである
場合）を高濃度で注入することにより、前記高濃度不純
物領域60はｎ+ 領域又はｐ+ 領域になる。
【００２４】図２（Ｆ）は、Ｔ形ゲート電極20を含める
シリコン基板１の全体構造上に層間絶縁膜３を形成し、
この層間絶縁膜３の形成工程の時、補助ゲート40下部の
ドープ酸化膜30Ａ内に含まれた不純物がシリコン基板１
に拡散されて高濃度不純物領域60に連結された低濃度不
純物領域50が形成された様子を示す。
【００２５】層間絶縁膜３は通常的にＴＥＯＳとＢＰＳ
Ｇを蒸着した後、平坦化のために熱処理工程を行うこと
によって形成される。低濃度不純物領域50は層間絶縁膜
３を形成するための熱処理工程の時、補助ゲート40下部
のドープ酸化膜30Ａ内に含まれた不純物がシリコン基板
１に拡散されて形成される。
【００２６】即ち、ＮＭＯＳにおけるドープ酸化膜30Ａ
はＰＳＧで形成され、ＰＭＯＳにおけるドープ酸化膜30
ＡはＢＳＧ又はＢＰＳＧで形成されるから、平坦化する
ための熱処理工程の時にＰＳＧに含まれた燐（Ｐ）又は
ＢＳＧとＢＰＳＧに含まれた硼素（Ｂ）がシリコン基板
１側へ拡散されることに基づいて、低濃度不純物領域50
はｎ- 領域又はｐ- 領域になる。
【００２７】以後、図１に示したように金属コンタクト
工程を行ってＴ形ゲート電極20及びソース／ドレイン領
域70にそれぞれ接続される金属配線４を形成することに
より、本発明の半導体素子が完成される。
【００２８】図３（Ａ）ないし図３（Ｅ）は、本発明の
第２実施例により半導体素子を製造する段階を説明する
ための素子の断面図である。図３（Ａ）は、上述の図２
（Ａ）での工程を同様に行った後、Ｔ形ゲート電極20を
含めるシリコン基板１の全体構造上にドープ酸化膜100
を約１０００〜２０００Åの厚さで厚く蒸着させ、次い
で８２０〜９００℃の温度で熱処理を行うことにより、
ソリッド・フェイズ・ディフュージョン（solid phase
diffusion)によってシリコン基板１の表面部に低濃度不
純物領域50が形成された様子を示す。
【００２９】この時、Ｔ形ゲート電極20の上部層である
アンドープポリシリコン層20Ｂは、下部層であるドープ
ポリシリコン層20Ａから拡散される不純物によってドー
プポリシリコン層20BBにかわる。
【００３０】前記ドープ酸化膜100 は半導体素子の製造
工程に使用される絶縁物質の種類であるＰＳＧ、ＢＳＧ
又はＢＰＳＧとして形成される。本発明の半導体素子を
ＮＭＯＳで製造する場合、前記ドープ酸化膜100 はＰＳ
Ｇを蒸着して形成され、ＰＳＧに含まれた燐（Ｐ）が拡
散されて形成される低濃度不純物領域はｎ- 領域にな
る。
【００３１】また、ＰＭＯＳで製造する場合、ドープ酸
化膜100 はＢＳＧ又はＢＰＳＧを蒸着して形成し、ＢＳ
Ｇ又はＢＰＳＧに含まれた硼素（Ｂ）が拡散されて形成
される低濃度不純物領域50はｐ- 領域になる。
【００３２】図３（Ｂ）は、前記ドープ酸化膜100 を除
去した後、Ｔ形ゲート電極20を含めるシリコン基板１の
全体構造上にアンドープ酸化膜30Ｂを薄く蒸着した様子
を示す。
【００３３】前記アンドープ酸化膜30ＢはＭＴＯ（Modi
um Temperature Oxide) 又はＯＮＯ（Oxide-Nitride-Ox
ide)として約１００〜２００Åの厚さに形成される。ア
ンドープ酸化膜30Ｂは低濃度不純物領域50にある不純物
（Ｐ又はＢ）が追加的に拡散されることを防止するため
に少なくとも８００℃以下の温度で形成しなければなら
ない。
【００３４】図３（Ｃ）は、アンドープ酸化膜30Ｂ上部
にポリシリコン層40Ａを厚く形成した様子を示す。前記
ポリシリコン層40Ａは１０００〜２０００Åほどの厚さ
で形成する際に、不純物がドーピングされない状態で形
成することができるが、より望ましくは、ＮＭＯＳであ
る場合にはｎ- ポリシリコンを、ＰＭＯＳである場合に
はｐ- ポリシリコンを用いる。
【００３５】図３（Ｄ）は、ブランケットエッチング工
程（Blanket etuch process)でポリシリコン層40Ａ及び
アンドープ酸化膜30Ｂを順次にエッチングしてＴ形ゲー
ト電極20の両方のアンダーカット部分に補助ゲート40を
形成した様子を示す。
【００３６】前記補助ゲート40はＴ形ゲート電極20及び
シリコン基板１について薄いアンドープ酸化膜30Ｂを間
に置いてフローティングされているので、容量的に結合
する役割をする。
【００３７】図３（Ｅ）は、高濃度不純物の注入工程を
行って高濃度不純物領域60が形成された様子を示す。前
記不純物注入工程の時、Ｐ、Ａｓイオン（ＮＭＯＳであ
る場合）又はＢイオン（ＰＭＯＳである場合）を注入す
ることにより、前記高濃度不純物領域60はｎ+ 領域又は
ｐ+ 領域になる。
【００３８】以後、図１に示したように金属コンタクト
工程を行ってＴ形ゲート電極20及びソース／ドレイン領
域70にそれぞれ接続される金属配線４を形成するこによ
り、本発明の半導体素子が完成される。
【００３９】前記第１及び第２の実施例はＮＭＯＳ及び
ＰＭＯＳを製造する段階を説明したが、ＣＭＯＳの素子
も上述の本発明の原理を適用して製造することができ
る。
【００４０】
【発明の効果】以上述べたように、本発明の製造方法を
適用して半導体素子を製造する場合、次のような効果が
ある。
【００４１】（１）既存のアイライン・ステッパー又は
エクスシマーレーザーリソグラフィの技術でもギガＤＲ
ＡＭ級の素子である０．１μｍ以下のチャンネルの長さ
のトランジスタを形成することができる。
【００４２】（２）ゲート電極の上部幅がひろくてコン
タクト抵抗が減少し、ゲート電極の下部幅が狭くてショ
ート・チャンネルの効果を増大させるので、素子の動作
速度を高めることができる。
【００４３】（３）ゲート電極の両方下部のアンダーカ
ット部分にカップリング・ポリシリコン・補助ゲートを
形成して低濃度不純物領域におけるキャリア濃度を増加
させることができてチャンネルの直列抵抗が大幅に減少
することによって、電流駆動の能力を高めることができ
る。
【００４４】（４）カップリング・ポリシリコン・補助
ゲートの使用によって低濃度不純物領域におけるキャリ
アが蓄積されることにより、ドレインの縁におけるピー
ク・レーターラル・エレクトリック・フィールド（Peak
lateral electric field)の発生地域が実際チャンネル
(Real Channel)の領域内に移すことになるので、ホット
・キャリア(hot carrier) によるスペーサー・インダク
スド・ディグレディション(spaser-induced-degradatio
n)の現像がなくなるので、素子の信頼性を高めることが
できる。
【００４５】（５）カップリング・ポリシリコン・補助
ゲートの使用によって低濃度不純物領域の抵抗を電気的
に減らすので、物理的ドーピング及び接合深さをさらに
減少させても素子の動作に影響を及ばないで、０．１μ
ｍ級素子におけるチャレンジ点（challenge point)であ
るショート・チャンネルの効果を大幅に改善させること
ができる。
【図面の簡単な説明】
【図１】本発明による半導体素子の断面図である。
【図２】（Ａ）ないし（Ｆ）は本発明の第１の実施例を
説明するための素子の断面図である。
【図３】（Ａ）ないし（Ｅ）は本発明の第２の実施例を
説明するための素子の断面図である。
【符号の説明】
１…シリコン基板、２…フィールド酸化膜、３…層間絶
縁層、４…金属配線、10…ゲート酸化膜、20A,20BB…ド
ープポリシリコン層、20B …アンドープポリシリコン
層、20…ゲート電極、30…酸化膜、30A,100 …ドープ酸
化膜、30B …アンドープ酸化膜、40A …ポリシリコン
層、40…補助ゲート、50…低濃度不純物領域、60…高濃
度不純物領域、70…ソース／ドレイン領域

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体素子の製造方法において、シリコン
    基板上にゲート酸化膜及びＴ形ゲート電極を形成する段
    階と、前記Ｔ形ゲート電極を含める前記シリコン基板の
    全体構造上部に、薄いドープ酸化膜及び厚いポリシリコ
    ン層を順次に形成した後、ブランケットエッチング工程
    で前記ポリシリコン層及びドープ酸化膜をエッチングし
    て、前記Ｔ形ゲート電極の両方下部のアンダー・カット
    部分に補助ゲートを形成する段階と、高濃度不純物注入
    工程で前記Ｔ形ゲート電極の両側の前記シリコン基板に
    高濃度不純物領域を形成する段階と、前記Ｔ形ゲート電
    極を含める前記シリコン基板の全体構造上に層間絶縁膜
    を蒸着した後、表面平坦化のために熱処理工程を行っ
    て、前記熱処理工程の間に、前記ドープ酸化膜の内に含
    まれた不純物が前記シリコン基板側に拡散されて低濃度
    不純物領域を形成する段階からなることを特徴とする半
    導体素子の製造方法。
  2. 【請求項２】前記Ｔ形ゲート電極は、不純物がドーピン
    グされたシリコンと不純物がドーピングされないシリコ
    ンとを非晶質の状態で連続蒸着させて、ゲート電極のマ
    スク作業及び熱処理工程を行った後、ポリ湿式エッチン
    グ溶液によってエッチング工程を行って形成されること
    を特徴とする請求項１に記載の半導体素子の製造方法。
  3. 【請求項３】前記熱処理工程は、６００〜７５０℃の温
    度範囲にして０．５〜５時間熱処理を行うことを特徴と
    する請求項２に記載の半導体素子の製造方法。
  4. 【請求項４】前記ポリ湿式エッチング溶液は、ＨＮ
    Ｏ3 ：ＣＨ3 ＣＯＯＨ：ＨＦ：Ｈ2 Ｏ＝２１：３：０．
    ２５〜１．０：１５〜１６の組成比になされることを特
    徴とする請求項２に記載の半導体素子の製造方法。
  5. 【請求項５】前記ドープ酸化膜は、ＮＭＯＳである場合
    にはＰＳＧにより形成され、ＰＭＯＳである場合にはＰ
    ＳＧ及びＢＰＳＧのいずれか１つにより形成されること
    を特徴とする請求項１に記載の半導体素子の製造方法。
  6. 【請求項６】前記ドープ酸化膜は１００〜２００Åの厚
    さに形成されることを特徴とする請求項１に記載の半導
    体素子の製造方法。
  7. 【請求項７】前記補助ゲートを形成するためのポリシリ
    コン層は、ＮＭＯＳである場合にはｎ+ のポリシリコン
    を用い、ＰＭＯＳである場合にはｐ+ のポリシリコンを
    用いることを特徴とする請求項１に記載の半導体素子の
    製造方法。
  8. 【請求項８】半導体素子の製造方法において、シリコン
    基板上にゲート酸化膜及びＴ形ゲート電極を形成する段
    階と、前記Ｔ形ゲート電極を含める前記シリコン基板の
    全体構造上部に、ドープ酸化膜を厚く蒸着する段階と、
    高温熱処理工程で前記ドープ酸化膜の内に含まれた不純
    物を前記シリコン基板側に拡散させて低濃度不純物領域
    を形成する段階と、前記ドープ酸化膜を除去した後、前
    記Ｔ形ゲート電極を含める前記シリコン基板の全体構造
    上に薄いアンドープ酸化膜及び厚いポリシリコン層を順
    次に形成し、ブランケットエッチング工程で前記ポリシ
    リコン層及び前記アンドープ酸化膜をエッチングして前
    記Ｔ形ゲート電極の両方下部のアンダーカット部分に前
    記補助ゲートを成形する段階と、高濃度不純物注入工程
    で前記Ｔ形ゲート電極の両方の前記シリコン基板に高濃
    度不純物領域を形成する段階からなることを特徴とする
    半導体素子の製造方法。
  9. 【請求項９】前記ドープ酸化膜は、ＮＭＯＳである場合
    にはＰＳＧにより形成され、ＰＭＯＳである場合にはＰ
    ＳＧ及びＢＰＳＧのいずれか１つにより形成されること
    を特徴する請求項８に記載の半導体素子の製造方法。
  10. 【請求項１０】前記アンドープ酸化膜は、ＭＴＯ及びＯ
    ＮＯのいずれか１つにより形成されることを特徴とする
    請求項８に記載の半導体素子の製造方法。
  11. 【請求項１１】前記アンドープ酸化膜は、１００〜２０
    ０Åの厚さに形成されることを特徴とする請求項８に記
    載の半導体素子の製造方法。
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