[go: up one dir, main page]

KR101458957B1 - 선택 트랜지스터 및 그의 제조 방법 - Google Patents

선택 트랜지스터 및 그의 제조 방법 Download PDF

Info

Publication number
KR101458957B1
KR101458957B1 KR1020080057019A KR20080057019A KR101458957B1 KR 101458957 B1 KR101458957 B1 KR 101458957B1 KR 1020080057019 A KR1020080057019 A KR 1020080057019A KR 20080057019 A KR20080057019 A KR 20080057019A KR 101458957 B1 KR101458957 B1 KR 101458957B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
charge storage
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020080057019A
Other languages
English (en)
Other versions
KR20090131172A (ko
Inventor
조병규
강희수
최동욱
이충호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080057019A priority Critical patent/KR101458957B1/ko
Priority to US12/486,367 priority patent/US7982246B2/en
Publication of KR20090131172A publication Critical patent/KR20090131172A/ko
Application granted granted Critical
Publication of KR101458957B1 publication Critical patent/KR101458957B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 선택 트랜지스터 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는, 반도체 기판 내에서 소자 분리막에 의하여 한정되는 활성영역 상에 형성되는 선택 트랜지스터(selection transistor)로서, 내측으로 리세스된 리세스부를 하부에 갖고 T자형 단면을 갖는 게이트 전극; 및 상기 게이트 전극과 상기 활성영역의 사이에 형성되는 터널절연막을 포함하는 선택 트랜지스터를 제공한다. 본 발명의 선택 트랜지스터 및 그의 제조 방법을 이용하면, 전하저장층의 두께가 얇아지더라도 선택 트랜지스터를 보다 용이하게 제조할 수 있는 효과가 있다.
플래시 메모리, 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 전하저장막

Description

선택 트랜지스터 및 그의 제조 방법{Selection transistor and method of fabricating the same}
본 발명은 선택 트랜지스터 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는, 전하저장층의 두께가 얇아지더라도 보다 용이하게 제조할 수 있는 선택 트랜지스터의 구조 및 그의 제조 방법을 제공하는 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류될 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있다.
비휘발성 메모리 소자의 한 종류인 플래시 메모리 소자는 전기적으로 데이터를 쓰고 지울 수 있으며, 고밀도화와 대용량화에 적합하다. 이러한 플래시 메모리 소자는 고밀도화 및 대용량화에 따라 셀 영역 단위 소자의 플로팅 게이트의 두께가 매우 얇아지고 있는데, 전하 저장층의 역할을 하는 플로팅 게이트의 두께가 얇아짐에 따라 스트링 선택 트랜지스터(SST: string selection transistor) 또는 접지 선택 트랜지스터(GST: ground selection transistor)의 게이트를 함께 형성하기가 어 려워지고 있다.
본 발명이 해결하고자 하는 첫 번째 과제는 전하저장층의 두께가 얇아지더라도 보다 용이하게 제조할 수 있는 선택 트랜지스터의 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 두 번째 과제는 전하저장층의 두께가 얇아지더라도 보다 용이하게 제조할 수 있는 선택 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 반도체 기판 내에서 소자 분리막에 의하여 한정되는 활성영역 상에 형성되는 선택 트랜지스터(selection transistor)로서, 내측으로 리세스된 리세스부를 하부에 갖고 T자형 단면을 갖는 게이트 전극; 및 상기 게이트 전극과 상기 활성영역의 사이에 형성되는 터널절연막을 포함하는 선택 트랜지스터를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 기판 위에 절연막 및 전하저장막을 형성하는 단계; 상기 반도체 기판의 활성 영역을 정의하고 소자분리막을 형성하는 단계; 상기 전하저장막과 상기 소자분리막의 상부 전면에 블로킹 절연막과 제 1 게이트막을 순차 적층하는 단계; 선택 트랜지스터를 형성하고자 하는 부분에 트렌치를 형성함으로써 활성 영역을 노출시키는 단계; 상기 활성 영역의 노출된 면에 터널절연막을 형성하고, 전하저장막 및 제 1 게이트막의 노출 된 전면에 대하여 절연막을 형성하는 단계; 상기 트렌치 내에 제 2 게이트막을 형성하는 단계; 상기 제 1 게이트막의 노출된 전면에 대하여 형성된 절연막을 제거하는 단계; 상기 제 1 게이트막 및 상기 제 2 게이트막의 노출된 전면에 제 3 게이트막을 형성하는 단계; 선택 트랜지스터의 게이트 전극을 정의하는 단계; 및 상기 게이트 전극의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 선택 트랜지스터의 형성 방법을 제공한다.
또한, 본 발명은 상기 두 번째 기술적 과제를 이루기 위한 다른 태양으로서, 반도체 기판 위에 절연막 및 전하저장막을 형성하는 단계; 상기 반도체 기판의 활성 영역을 정의하고 소자 분리막을 형성하는 단계; 상기 전하저장막과 상기 소자 분리막의 상부 전면에 블로킹 절연막을 형성하는 단계; 선택 트랜지스터를 형성하고자 하는 부분에 트렌치를 형성함으로써 활성 영역을 노출시키는 단계; 상기 활성 영역의 노출된 면에 터널절연막을 형성하고, 전하저장막의 노출된 전면에 대하여 절연막을 형성하는 단계; 상기 트렌치를 매립하도록 상기 터널절연막, 절연막 및 상기 블로킹 절연막의 전면에 제 1 게이트막을 형성하는 단계; 선택 트랜지스터의 게이트 전극을 정의하는 단계; 및 상기 게이트 전극의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 선택 트랜지스터의 형성 방법을 제공한다.
본 발명의 선택 트랜지스터 및 그의 제조 방법을 이용하면, 전하저장층의 두께가 얇아지더라도 선택 트랜지스터를 보다 용이하게 제조할 수 있는 효과가 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 어떤 층이 다른 층 또는 반도체 칩 "위"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 반도체 칩에 직접 접촉하여 존재할 수도 있고, 또는, 그 사이에 제3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도(block diagram)이다.
도 1을 참조하면, 비휘발성 메모리는 메모리 셀 어레이(Memory Cell Array, 10), 페이지 버퍼(Page Buffer, 20), Y-게이팅 회로(Y-Gating Circuitry, 30), 제어 및 디코더 회로(Control/Decoder Circuitry, 40)를 구비할 수 있다.
상기 메모리 셀 어레이(10)는 다수개의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 다수개의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 비휘발성 메모리 셀들은 플래시 메모리 셀들일 수 있고, 나아가 NAND 플래시 메모리 셀들일 수 있다. 상기 페이지 버퍼(20)는 상기 메모리 셀 어레 이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력받아, 상기 메모리 셀 어레이(10)에 데이터를 기입 또는 상기 메모리 셀 어레이(10)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 선택 트랜지스터를 포함하는 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도로서, 도 1을 참조하여 설명한 메모리 셀 어레이(10)의 일부를 나타낼 수 있다. 도 3a 및 도 3b는 도 2의 절단선들 I-I' 및 II-II'를 따라 각각 취해진 단면도들이고, 도 4a 및 도 4b는 도 2의 절단선 A-A'를 따라 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 메모리 셀 어레이(10)는 반도체 기판(101) 내에 형성된 소자분리막(103)에 의해 정의된 다수개의 활성영역들(Act)을 구비할 수 있다. 반도체 기판(101)은 실리콘 기판 및/또는 에피택셜 층, SOI(silicon on insulator)층 등을 포함할 수 있다. 상기 활성영역들(Act)은 라인 형상으로서 서로 평행할 수 있다.
상기 활성영역들(Act) 상에 상기 활성영역들(Act)의 상부를 가로지르는 스트링 선택 라인(String Selection Line, SSL) 및 접지 선택 라인(Ground Selection Line, GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성영역들(Act)의 상부를 가로지르는 다수개의 워드라인들(WL1, WL2, WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL1, WL2, WLn-1, WLn)은 서로 평행할 수 있다. 상기 워드라인들(WL1, WL2, WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성영역들에 불순물 영역들(105)이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트랜지스터 및 접지 선택 트랜지스터가 형성되고, 여기서 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터를 일괄하여 선택 트랜지스터로 일괄 호칭한다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 메모리 블록을 구성할 수 있다. 상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 활성영역들(105)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 활성영역들(105)은 접지 선택 트랜지스터의 소오스 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 활성영역들(105)은 접지 선택 트랜지스터의 소오스 영역으로 정의될 수 있다.
워드라인(WL1, WL2, WLn-1, WLn) 각각은 반도체 기판(101) 상에 차례로 적층된 터널 절연막(tunneling insulating layer, 131), 전하저장막(charge storage layer, 133), 블로킹 절연막(blocking insulating layer, 135), 및 셀 게이트 도전막(141)을 포함할 수 있다. 또한, 도시되지는 않았지만 워드라인(WL1, WL2, WLn-1, WLn) 각각은 셀 게이트 도전막(141) 상에 셀 장벽 도전막(barrier conductive layer) 및/또는 워드라인 도전막을 더 구비할 수 있다.
터널 절연막(131) 및 전하저장막(133)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들 별로 분리될 수 있다. 이 경우, 소자분리막(103)의 상부면과 전하저장막(133)의 상부면은 실질적으로 동일한 레벨을 가질 수 있다. 터널 절연막(131)은 실리콘 산화막일 수 있다. 전하저장막(133)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 한편, 블로킹 절연막(135)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들에 공유될 수 있다. 터널 절연막(131) 및 전하저장막(133), 블로킹 절연막(135) 및 셀 게이트 도전막(141)의 측벽들 상에 스페이서(155)가 배치될 수 있으며, 상기 스페이서(155)는 다중층으로 구성될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 상술한 바와 같이 워드라인(WL1, WL2, WLn-1, WLn)과 동일한 적층 구조를 가질 수도 있고, 상기 블로킹 절연막(135)의 일부가 제거된 구조를 가질 수도 있다. 통상적으로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 워드라인(WL1, WL2, WLn-1, WLn)의 폭에 비하여 클 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
워드라인들(WL1, WL2, WLn-1, WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 덮는 제 1 층간절연막(165)이 제공된다. 상기 제 1 층간절연막(165)을 관통하여 접지 선택 라인(GSL)의 소오스 영역에 접속하는 공통 소스 라인(Common Source Line, CSL)이 제공된다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL)과 평행하게 형성될 수 있다. 제 1 층간 절연막(165) 상에 제 2 층간 절연막(175)이 제공될 수 있다. 제 2 층간 절연막(175) 및 제 1 층간 절연막(165)을 관통하여 스트링 선택 라인(SSL)의 드레인 영역에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 제 2 층간 절연막(175) 상에 비트라인 플러그(BC)에 접속하면서 워드라인들(WL1, WL2, WLn-1, WLn)의 상부를 가로지르는 비트라인들(BL1, BL2, BLn-1, BLn)이 배치될 수 있다. 상기 비트라인들(BL1, BL2, BLn-1, BLn)은 활성영역들(Act)과 평행하게 배치될 수 있다.
도 4a 및 도 4b는 각각 본 발명의 실시예들에 따른 선택 트랜지스터(100)의 단면도들로서, 도 2의 절단선 A-A'를 따라 취해진 단면도들이다. 하기 실시예들은 접지 선택 트랜지스터에 대하여 설명하지만, 스트링 선택 트랜지스터도 동일한 구조를 가질 수 있다.
도 4a를 참조하면, 반도체 기판(101)의 활성 영역(Act) 상에 선택 트랜지스터(100)의 게이트 전극(150c)이 구비되고, 상기 반도체 기판(101)의 활성 영역(Act)과 게이트 전극(150c) 사이에는 터널절연막(112a)이 개재된다. 상기 게이트 전극(150c)은 내측으로 리세스된 리세스부(152)를 자신의 하부에 갖고, 그 결과 T자형 단면을 갖는다. 여기서, 상기 리세스부(152)는 블로킹 절연막(130c) 및 하부 절연층(113a)으로 채워진다.
상기 터널절연막(112a)은 예를 들면 실리콘 산화막으로 이루어질 수 있고, 셀 영역의 비휘발성 메모리 소자인 셀 트랜지스터(미도시)의 터널절연막보다 두꺼운 두께를 가질 수 있다. 상기 하부 절연층(113a)의 하부에 개재되는 절연막(110d)은 후술하는 바와 같이 셀 트랜지스터의 터널절연막과 실질적으로 동일한 두께를 가질 수 있는데, 도 4a에서 보는 바와 같이, 상기 터널절연막(112a)은 상기 절연막(110d)보다 두껍게 형성될 수 있다. 또, 도 4a에는 상기 터널 절연막(112a)의 하부면이 활성 영역(Act)의 높이보다 낮게 형성된 것으로 표현하였지만, 후술하는 바와 같이 활성 영역(Act)의 높이와 실질적으로 동일한 높이로 형성될 수 있다.
앞서 언급한 바와 같이 상기 리세스부(152)는 블로킹 절연막(130c)과 하부 절연층(113a)에 의하여 채워진다. 상기 블로킹 절연막(130c)은 앞서 설명한 셀 트랜지스터의 블로킹 절연막(135)의 구성과 동일할 수 있다. 선택적으로 상기 블로킹 절연막(130c)은 산화물-질화물-산화물의 ONO 막질로 이루어질 수 있다. 또한, 상기 하부 절연층(113a)은 내측 절연막(112b), 외측 절연막(114a) 및 상기 내측 절연막(112b) 및 상기 외측 절연막(114a)의 사이에 위치하는 전하저장막(120c)을 포함할 수 있다. 상기 전하저장막(120c)은 n-형 또는 p-형의 폴리실리콘으로 이루어질 수 있으며, 셀 트랜지스터의 전하저장막(133)과 동일한 물질로 이루어질 수 있다. 상기 내측 절연막(112b) 및 상기 외측 절연막(114a)은 각각 상기 전하저장 막(120c)의 일부분이 산화되어 형성된 물질일 수 있다. 상기 내측 절연막(112b)은 상기 전하저장막(120c)이 산화되어 형성되는 물질이 아닌 다른 절연막일 수 있다.
선택적으로, 상기 게이트 전극(150c)의 외측 표면에 산화막과 같은 측벽절연막(114b)이 형성되어 있을 수 있다.
또한, 상기 블로킹 절연막(130c)과 하부 절연층(113a)의 게이트 전극(150c)을 향하는 쪽의 측면은 상기 게이트 전극(150c)의 리세스부(152)에 의하여 자기정렬될 수 있다.
도 4b는 본 발명의 선택 트랜지스터(100)의 다른 실시예로서, 도 4a에 나타낸 선택 트랜지스터와 하부 절연층(113b)의 구성에서 차이가 있다. 따라서, 중복되는 부분에 대한 설명은 생략한다. 상기 도 4b의 선택 트랜지스터는 하부 절연층(113b) 전체가 절연체로 이루어진 점에서 도 4a에 나타낸 선택 트랜지스터와 차이가 있다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 선택 트랜지스터의 제조방법을 나타낸 단면도들로서, 도 2의 절단선 A-A" 및 B-B'를 따라 공정단계별로 취해진 단면도들이다.
도 5a를 참조하면, 반도체 기판(101) 위에 터널절연막(110)과 전하저장막(120)을 순차적층한다. 상기 반도체 기판(101)은 실리콘 기판일 수 있고 상기 터널절연막(110)은 실리콘 산화막일 수 있다. 예를 들면, 상기 터널절연막(110)은 열산화 방법으로 형성된 산화막일 수 있다. 상기 전하저장막(120)은 폴리실리콘 막, 질화막(Si3N4), 나노 결정 실리콘, 나노 결정 실리콘저매늄(SiGe), 나노 결정 금속, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄 산화막(HfAlO) 및 하프늄실리콘옥시나이트라이드막(HfSiON) 및 이들의 조합으로 구성되는 군으로부터 선택되는 하나 이상일 수 있으며, n-형 또는 p-형의 도전형을 가질 수 있다.
활성영역(Act)을 정의하기 위해 상기 전하저장막(120) 상에 하드 마스크막(미도시)을 형성할 수 있다. 상기 하드 마스크막은, 예를 들면, 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 하드 마스크막을 패터닝 마스크로 하여 상기 전하저장막(120), 상기 터널절연막(110) 및 상기 반도체 기판(101)을 이방성 식각함으로써 활성영역(Act)을 정의할 수 있다.
그런 후, 상기 하드 마스크막을 제거하고 상부 표면 전체에 걸쳐 절연막(미도시)을 형성한 다음 상기 전하저장막(120)을 평탄화 저지층으로 하여 화학적 기계적 연마를 수행함으로써 소자분리막(103)으로 활성 영역(Act)이 정의된 반도체 기판(101)을 얻을 수 있다.
그런 다음, 상부 표면 전체에 걸쳐 블로킹 절연막(130)과 제 1 게이트막(140)을 순차 적층한다. 상기 블로킹 절연막(130)은 절연성을 띠는 막이면 되며 특별히 제한되지 않지만, 산화물-질화물-산화물의 ONO 막질로 이루어질 수 있다. 상기 제 1 게이트막(140)은, 폴리실리콘, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이 드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨 실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo), 플래티넘(Pt) 및 이들의 조합으로 구성되는 군으로부터 선택되는 하나 이상으로 이루어질 수 있다.
도 5b를 참조하면, 선택 트랜지스터를 형성하고자 하는 부분에 트렌치(160)를 형성함으로써 활성 영역(Act)을 노출시킨다. 즉, 상기 트렌치(160)를 형성하고자 하는 부분을 노출시키도록 식각 마스크(미도시)를 형성하고, 상기 식각 마스크를 이용하여 노출된 부분의 제 1 게이트막(140), 블로킹 절연막(130), 전하저장막(120) 및 터널절연막(110)을 제거하는 이방성 식각을 수행한 후 상기 식각 마스크를 제거한다.
도 5c를 참조하면, 상기 활성 영역(Act), 전하저장막(120), 및 제 1 게이트막(140)의 노출된 면 전체에 대하여 절연막(112a, 112b, 112c)을 형성한다. 상기 절연막(112a, 112b, 112c)은 산화막일 수 있으며, 열산화에 의하여 형성될 수 있다. 그 외에 상기 절연막(112a, 112b, 112c)은 절연물질을 기상 증착 방법으로 증착함으로써 형성될 수도 있다. 상기 절연막(112a)은 추후 그 위에 게이트 전극이 형성되며, 따라서 터널절연막으로서 작용하게 된다.
도 5d와 도 5e를 참조하면, 상기 트렌치(160) 내부에 제 2 게이트막(150a)을 형성한다. 상기 트렌치(160) 내에 제 2 게이트막(150a)을 형성하기 위하여 상부 전면에 제 2 게이트막(150)을 형성한 후, 상기 절연막(112c)을 평탄화 저지막으로 하 여 화학적 기계적 연마를 수행함으로써 상기 트렌치(160) 내에 한정된 제 2 게이트막(150a)을 얻을 수 있다. 상기 제 2 게이트막(150a)은 상기 제 1 게이트막(140)과 동일한 소재로 이루어질 수 있다.
도 5f를 참조하면, 노출된 상기 절연막(112c)을 선택적으로 제거한다. 상기 절연막(112c)은 습식 식각 등의 알려진 방법에 의하여 선택적으로 제거될 수 있으며, 특히 상기 절연막(112c)이 산화막인 경우에는 산화막을 선택적으로 제거할 수 있는 식각액을 이용함으로써 선택적으로 제거될 수 있다.
도 5f와 도 5g를 참조하면 상기 제 1 게이트막(140) 및 상기 제 2 게이트막(150a)의 노출된 전면에 제 3 게이트막(150b)을 형성한다. 상기 제 3 게이트막(150b)은 상기 제 1 게이트막(140) 및 상기 제 2 게이트막(150a)과 동일한 소재로 이루어질 수 있다. 따라서, 도 5g에 나타낸 바와 같이, 제 3 게이트막(150b)이 형성된 후에는 점선(D)로 구분된 제 1 게이트막(140), 상기 제 2 게이트막(150a) 및 제 3 게이트막(150b)의 실질적인 식별이 되지 않을 수 있다.
도 5h를 참조하면, 선택 트랜지스터(100)와 셀 트랜지스터(200)를 정의하기 위해 이들 선택 트랜지스터(100) 및 셀 트랜지스터(200)들이 형성될 부분을 차단하는 식각 마스크(미도시)를 형성하고 이방성 식각을 통해 선택 트랜지스터(100)와 셀 트랜지스터(200)를 형성한다. 특히, 상기 선택 트랜지스터(100)를 형성하기 위한 부분의 식각 마스크의 폭은 상기 터널절연막(112a)의 폭보다 넓은 것이 바람직하다. 만일, 상기 식각 마스크의 폭이 상기 터널절연막(112a)의 폭과 동일한 경우에는 오정렬로 인한 소자 불량이 발생할 우려가 있다. 또, 상기 식각 마스크의 폭 이 상기 터널절연막(112a)의 폭보다 좁은 경우에는 식각되는 부분들 사이에 식각 속도의 차이가 발생하기 때문에 소자 불량이 발생할 우려가 있다. 도 5h에서 보는 바와 같이 상기 이방성 식각을 통해 상기 전하저장막(120)의 측면이 노출되게 된다.
상기 셀 트랜지스터(200)는 터널절연막(110d) 위에 부유 게이트의 역할을 할 수 있는 전하저장막(120d)이 위치하고, 블로킹 절연막(130d)이 그 위에 위치하며, 콘트롤 게이트의 역할을 할 수 있는 게이트 전극(150d)이 최상부에 위치할 수 있다.
도 5i를 참조하면, 이온 주입을 통해 소스/드레인 영역(170)을 형성하고, 게이트 전극(150c)의 측면을 산화시킬 수 있다. 상기 게이트 전극(150c)의 측면을 산화시킴에 따라 상기 노출된 전하저장막(120c)의 측면도 함께 산화되어 표면에 외측 절연막(114a)이 형성되고, 전하저장막(120)의 일부분인 전하저장막(120c)이 외측 절연막(114a)과 내측 절연막(112b) 사이에 샌드위치될 수 있다. 상기 노출된 전하저장막(120)의 내측 절연막(112b)을 제외한 부분의 측방향 두께(t)에 비하여 산화가 많이 되는 경우 전하저장막(120c)이 남지 않고 그 전체가 산화될 수 있다(도 4b 참조).
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 선택 트랜지스터의 제조 방법을 나타낸 단면도들로서, 도 2의 절단선 A-A" 및 B-B'를 따라 공정단계별로 취해진 단면도들이다.
도 6a를 참조하면, 반도체 기판(201) 위에 터널절연막(210)과 전하저장 막(220)을 순차적층하고, 전하저장막(220) 상에 활성영역을 정의하기 위한 패터닝 마스크로서 하드 마스크막(미도시)를 형성한 후, 상기 전하저장막(220), 상기 터널절연막(210) 및 상기 반도체 기판(201)을 이방성 식각함으로써 활성영역(Act)을 정의할 수 있다. 또한, 상기 하드 마스크막을 제거한 다음 상부 표면 전체에 걸쳐 절연막을 형성하고, 상기 전하저장막(220)을 평탄화 저지층으로 하여 화학적 기계적 연마를 수행하여 소자 분리막(203)으로 활성 영역(Act)이 정의된 반도체 기판(201)을 얻을 수 있다. 그런 다음, 상부 표면 전체에 걸쳐 블로킹 절연막(230)을 적층한다.
도 6b를 참조하면, 선택 트랜지스터를 형성하고자 하는 부분에 트렌치(260)를 형성함으로써 활성 영역을 노출시키는데, 상기 트렌치(260)를 형성하고자 하는 부분을 노출시키도록 식각 마스크(미도시)를 형성하고, 상기 식각 마스크를 이용하여 노출된 부분의 블로킹 절연막(230), 전하저장막(220) 및 터널절연막(210)을 제거하는 이방성 식각을 수행한 후 상기 식각 마스크를 제거한다.
도 6c를 참조하면, 상기 활성 영역(Act) 및 전하저장막(220)의 노출된 면 전체에 대하여 절연막(212a, 212b)을 형성한다. 상기 절연막(212a, 212b)은 산화막일 수 있으며, 열산화에 의하여 형성될 수 있다. 그 외에 상기 절연막(212a, 212b)은 절연물질을 기상 증착 방법으로 증착함으로써 형성될 수도 있다. 상기 절연막(212a)은 추후 그 위에 게이트 전극이 형성되며, 따라서 터널절연막으로서 작용하게 된다.
도 6d를 참조하면, 상기 트렌치를 매립하도록 상기 절연막(212a, 212b) 및 상기 블로킹 절연막(230)의 전체 표면에 대하여 제 1 게이트막(250)을 형성한다. 상기 제 1 게이트막(250)은 폴리실리콘, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨 실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo), 플래티넘(Pt) 및 이들의 조합으로 구성되는 군으로부터 선택되는 하나 이상으로 이루어질 수 있다.
도 6e를 참조하면, 선택 트랜지스터(100)와 셀 트랜지스터(200)를 정의하기 위해 이들 선택 트랜지스터(100) 및 셀 트랜지스터(200)들이 형성될 부분을 차단하는 식각 마스크(미도시)를 형성하고 이방성 식각을 통해 선택 트랜지스터(100)와 셀 트랜지스터(200)를 형성한다. 특히, 상기 선택 트랜지스터(100)를 형성하기 위한 부분의 식각 마스크의 폭은 상기 터널절연막(212a)의 폭보다 넓은 것이 바람직하다. 상기 이방성 식각을 통해 전하저장막(220)의 측면이 노출된다.
상기 셀 트랜지스터(200)는 터널절연막(210d) 위에 부유 게이트의 역할을 할 수 있는 전하저장막(220d)이 위치하고, 블로킹 절연막(230d)이 그 위에 위치하며, 콘트롤 게이트의 역할을 할 수 있는 게이트 전극(250d)이 최상부에 위치할 수 있다.
도 6f를 참조하면, 이온 주입을 통해 소스/드레인 영역(270)을 형성하고, 게이트 전극(250c)의 측면을 산화시킬 수 있다. 상기 게이트 전극(250c)의 측면을 산화시킴에 따라 상기 노출된 전하저장막(220)의 측면도 함께 산화되어 표면에 외측 절연막(214a)이 형성되고, 전하저장막(220)의 일부분인 전하저장막(220c)이 외측 절연막(214a)과 내측 절연막(212b) 사이에 샌드위치될 수 있다. 상기 노출된 전하저장막(220)의 일부분의 측방향 두께(t)에 비하여 산화가 많이 이루어지는 경우 전하저장막(220c)이 남지 않고 전하저장막(220) 전체가 산화될 수 있다(도 4b 참조).
도 7은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 7을 참조하면, 제어기(Controller, 510)와 메모리(Memory, 520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 선택 트랜지스터를 포함하는 메모리일 수 있다. 본 발명의 다양한 실시예들에 따른 선택 트랜지스터는 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 아키텍쳐 메모리 어레이(미도시)에 의거하여 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 8을 참조하면, 시스템(6000)은 제어기(Controller, 610), 입/출력(Input/Output) 장치(620), 메모리(Memory, 630) 및 인터페이스(Interface, 640)를 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 3a 및 도 3b는 도 2의 절단선들 I-I' 및 II-II'를 따라 각각 취해진 단면도들이다.
도 4a는 도 2의 절단선 A-A'를 따라 취해진 본 발명의 일 실시예에 따른 선택 트랜지스터의 단면도이다.
도 4b는 도 2의 절단선 A-A'를 따라 취해진 본 발명의 다른 실시예에 따른 선택 트랜지스터의 단면도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 선택 트랜지스터의 제조 공정에 따라 도 2의 절단선 A-A" 및 B-B'를 따라 취해진 단면도들이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 선택 트랜지스터의 제조 공정에 따라 도 2의 절단선 A-A" 및 B-B'를 따라 취해진 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 8은 본 발명의 일 실시예에 따른 시스템을 나타내는 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 선택 트랜지스터 101: 반도체 기판
103: 소자분리막 110: 터널절연막
113a, 113b: 하부 절연층 120, 120c: 전하저장막
130, 130c: 블로킹 절연막 140: 제 1 게이트막
150, 150a: 제 2 게이트막 150b: 제 3 게이트막
150c: 게이트 전극 152: 리세스부
160: 트렌치 200: 셀 트랜지스터

Claims (16)

  1. 반도체 기판 내에서 소자 분리막에 의하여 한정되는 활성영역 상에 형성되는 선택 트랜지스터(selection transistor)로서,
    내측으로 리세스된 리세스부를 하부에 갖고 T자형 단면을 갖는 게이트 전극; 및
    상기 게이트 전극과 상기 활성영역의 사이에 형성되는 터널절연막;
    을 포함하고,
    상기 게이트 전극의 리세스부가 상하로 적층된 블로킹 절연막과 하부 절연층으로 채워지고,
    상기 하부 절연층이 상기 게이트 전극의 리세스부에 인접하여 형성된 내측 절연막, 상기 하부 절연층의 외측 표면을 따라 형성된 외측 절연막 및 상기 내측 절연막 및 외측 절연막의 사이에 위치하는 전하저장막을 포함하는 선택 트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서, 상기 블로킹 절연막 및 상기 하부 절연층의 상기 게이트 전극을 향하는 쪽의 측면이 상기 게이트 전극의 리세스부에 의하여 자기정렬된 것을 특징으로 하는 선택 트랜지스터.
  4. 삭제
  5. 제 1 항에 있어서, 상기 터널절연막의 두께가 셀 영역의 비휘발성 메모리 소자의 터널절연막의 두께보다 더 두꺼운 것을 특징으로 하는 선택 트랜지스터.
  6. 제 5 항에 있어서, 상기 게이트 전극이 n-형 폴리실리콘으로 이루어지고, 상기 전하저장막이 p-형 폴리실리콘으로 이루어진 것을 특징으로 하는 선택 트랜지스터.
  7. 삭제
  8. 반도체 기판 위에 절연막 및 전하저장막을 형성하는 단계;
    상기 반도체 기판의 활성 영역을 정의하고 소자분리막을 형성하는 단계;
    상기 전하저장막과 상기 소자분리막의 상부 전면에 블로킹 절연막과 제 1 게이트막을 순차 적층하는 단계;
    선택 트랜지스터를 형성하고자 하는 부분의 상기 절연막, 전하저장막, 블로킹 절연막, 및 제 1 게이트막을 제거하여 트렌치를 형성함으로써 활성 영역을 노출시키는 단계;
    상기 활성 영역의 노출된 면에 터널절연막을 형성하고, 전하저장막 및 제 1 게이트막의 노출된 전면에 대하여 절연막을 형성하는 단계;
    상기 트렌치 내에 제 2 게이트막을 형성하는 단계;
    상기 제 1 게이트막의 노출된 전면에 대하여 형성된 절연막을 제거하는 단계;
    상기 제 1 게이트막 및 상기 제 2 게이트막의 노출된 전면에 제 3 게이트막을 형성하는 단계;
    선택 트랜지스터의 게이트 전극 및 상기 선택 트랜지스터의 전하저장막을 정의하는 단계; 및
    상기 게이트 전극의 양측에 소스/드레인 영역을 형성하는 단계;
    를 포함하는 선택 트랜지스터의 형성 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 반도체 기판 위에 절연막 및 전하저장막을 형성하는 단계;
    상기 반도체 기판의 활성 영역을 정의하고 소자 분리막을 형성하는 단계;
    상기 전하저장막과 상기 소자 분리막의 상부 전면에 블로킹 절연막을 형성하는 단계;
    선택 트랜지스터를 형성하고자 하는 부분의 상기 절연막, 전하저장막 및 블로킹 절연막을 제거하여 트렌치를 형성함으로써 활성 영역을 노출시키는 단계;
    상기 활성 영역의 노출된 면에 터널절연막을 형성하고, 전하저장막의 노출된 전면에 대하여 절연막을 형성하는 단계;
    상기 트렌치를 매립하도록 상기 터널절연막, 절연막 및 상기 블로킹 절연막의 전면에 제 1 게이트막을 형성하는 단계;
    선택 트랜지스터의 게이트 전극 및 상기 선택 트랜지스터의 전하저장막을 정의하는 단계; 및
    상기 게이트 전극의 양측에 소스/드레인 영역을 형성하는 단계;
    를 포함하는 선택 트랜지스터의 형성 방법.
  13. 삭제
  14. 삭제
  15. 제 1 항, 제 3 항, 제 5 항 및 제 6 항 중의 어느 한 항에 따른 선택 트랜지스터를 포함하는 메모리; 및
    상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 메모리 카드.
  16. 제 1 항, 제 3 항, 제 5 항 및 제 6 항 중의 어느 한 항에 따른 선택 트랜지스터를 포함하는 메모리;
    상기 메모리와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 시스템.
KR1020080057019A 2008-06-17 2008-06-17 선택 트랜지스터 및 그의 제조 방법 Active KR101458957B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080057019A KR101458957B1 (ko) 2008-06-17 2008-06-17 선택 트랜지스터 및 그의 제조 방법
US12/486,367 US7982246B2 (en) 2008-06-17 2009-06-17 Selection transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080057019A KR101458957B1 (ko) 2008-06-17 2008-06-17 선택 트랜지스터 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090131172A KR20090131172A (ko) 2009-12-28
KR101458957B1 true KR101458957B1 (ko) 2014-11-10

Family

ID=41413941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080057019A Active KR101458957B1 (ko) 2008-06-17 2008-06-17 선택 트랜지스터 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US7982246B2 (ko)
KR (1) KR101458957B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5228012B2 (ja) * 2010-09-10 2013-07-03 株式会社東芝 不揮発性プログラマブルロジックスイッチおよび半導体集積回路
US9082656B2 (en) 2011-11-11 2015-07-14 Macronix International Co., Ltd. NAND flash with non-trapping switch transistors
US9490426B2 (en) * 2014-07-09 2016-11-08 HGST, Inc. Multiple bit per cell dual-alloy GST memory elements
CN107644874B (zh) * 2016-07-21 2021-07-06 联华电子股份有限公司 非挥发性存储器结构及其制作方法
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247714A (ja) * 2003-02-12 2004-09-02 Samsung Electronics Co Ltd Ｓｏｎｏｓ記憶セル及びその製造方法
US6790718B1 (en) * 1999-10-18 2004-09-14 Nec Electronics Corporation Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors
US7148527B2 (en) * 2002-12-18 2006-12-12 Samsung Electronics Co., Ltd. Semiconductor devices with enlarged recessed gate electrodes
US20080093650A1 (en) 2006-10-20 2008-04-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
KR100213199B1 (ko) 1996-04-30 1999-08-02 윤종용 불휘발성 반도체 기억 장치 제조방법
US6184552B1 (en) * 1998-07-17 2001-02-06 National Semiconductor Corporation Non-volatile memory cell with non-trenched substrate
US6107667A (en) * 1998-09-10 2000-08-22 Advanced Micro Devices, Inc. MOS transistor with low-k spacer to suppress capacitive coupling between gate and source/drain extensions
KR100645197B1 (ko) 2005-04-12 2006-11-10 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790718B1 (en) * 1999-10-18 2004-09-14 Nec Electronics Corporation Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors
US7148527B2 (en) * 2002-12-18 2006-12-12 Samsung Electronics Co., Ltd. Semiconductor devices with enlarged recessed gate electrodes
JP2004247714A (ja) * 2003-02-12 2004-09-02 Samsung Electronics Co Ltd Ｓｏｎｏｓ記憶セル及びその製造方法
US20080093650A1 (en) 2006-10-20 2008-04-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same

Also Published As

Publication number Publication date
US7982246B2 (en) 2011-07-19
US20090309154A1 (en) 2009-12-17
KR20090131172A (ko) 2009-12-28

Similar Documents

Publication Publication Date Title
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101543331B1 (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US8324675B2 (en) Flash memory device having vertical channel structure
US9147681B2 (en) Electronic systems having substantially vertical semiconductor structures
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
US9741735B2 (en) Vertical memory devices having charge storage layers with thinned portions
KR101652829B1 (ko) 수직 구조의 비휘발성 메모리 소자
KR101660432B1 (ko) 수직 구조의 반도체 메모리 소자
KR20160060850A (ko) 메모리 장치 및 그 형성방법
KR20170090183A (ko) 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR20150083319A (ko) 비휘발성 메모리 장치 및 그 형성방법
KR20090079694A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20150048553A (ko) 수직형 비휘발성 메모리 소자
KR20200045065A (ko) 반도체 소자 및 그 형성 방법
KR102342550B1 (ko) 반도체 장치
US20090296477A1 (en) Nonvolatile Memory Devices Having Electromagnetically Shielding Source Plates
KR20110010045A (ko) 메모리 반도체 장치, 그 제조 방법 및 동작 방법
US20130153983A1 (en) 3-d nonvolatile memory device, memory system including the 3-d nonvolatile memory device, and method of manufacturing the 3-d nonvolatile memory device
JP2006216957A (ja) 垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法
US10991716B2 (en) Semiconductor device having a vertical channel layer with an impurity region surrounding a dielectric core
CN111106117B (zh) 制造半导体器件的方法
JP5059204B2 (ja) 半導体記憶装置の製造方法
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
KR101458957B1 (ko) 선택 트랜지스터 및 그의 제조 방법
KR20100081833A (ko) 비휘발성 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20080617

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20130617

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20080617

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20140331

Patent event code: PE09021S01D

PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140731

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20141031

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20141103

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20171010

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180927

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20190930

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200929

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20210929

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20220927

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20240925

Start annual number: 11

End annual number: 11