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KR100629646B1 - 게이트 구조물 및 그 제조방법 - Google Patents

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KR100629646B1 KR1020040106432A KR20040106432A KR100629646B1 KR 100629646 B1 KR100629646 B1 KR 100629646B1 KR 1020040106432 A KR1020040106432 A KR 1020040106432A KR 20040106432 A KR20040106432 A KR 20040106432A KR 100629646 B1 KR100629646 B1 KR 100629646B1
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Abstract

누설 전류가 발생하지 않고, 상대적으로 낮은 저항을 갖는 게이트 구조물 및 이의 제조 방법에 있어서, 상기 게이트 구조물은 고 유전율을 갖는 게이트 절연막이 형성된 반도체 기판 상에 형성되는 폴리실리콘막 패턴과 상기 폴리실리콘막 패턴 상에 형성된 복합 텅스텐막 패턴 및 상기 복합 텅스텐막 패턴의 측면을 둘러싸면서 형성된 제2텅스텐 실리사이드막을 포함하는 구조를 갖는다. 상술한 제2텅스텐 실리사이드막이 형성된 게이트 구조물은 이후 열산화 공정시 그 측면에 패시베이션막이 형성되어 산화체의 침투를 방지한다. 이로 인해 게이트 구조물의 저항의 증가가 방지고, 누설 전류가 발생되지 않는다.

Description

게이트 구조물 및 그 제조방법{Gate Structure and Method of manufacturing the same}
도 1은 텅스텐/폴리 구조를 갖는 종래의 게이트 구조물을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구조물을 도시한 단면도이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 나타내는 단면도들이다.
도 10 내지 도 17은 본 발명의 다른 실시예에 따른 게이트 구조물을 포함하는 트랜지스터의 제조 방법을 나타내는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 게이트 절연막
104 : 폴리실리콘막 106 : 제2텅스텐 실리사이드막
108 : 텅스텐 질화막 110 : 텅스텐막
112 : 복합텅스텐막 114 : 캡핑막 패턴
116 : 희생 폴리실리콘막 118 : 제1텅스텐 실리사이드 패턴
120 : 패시베이션막
본 발명은 반도체 장치의 게이트 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 게이트 구조물 및 이의 제조방법에 관한 것이다.
집적된 반도체 장치는 패킹밀도의 증가, 동작주파수의 증가, 및 더 낮은 동작전압을 갖는 방향으로 계속 발전되고 있다. 이러한 경향이 계속됨에 따라, 칩상에 형성된 패턴형상의 크기 및 상기 형성된 패턴 사이의 거리가 점차 작아지고 있는 실정이다.
과거에는, 폴리실리콘은 게이트 전극과 같은 개별 소자들을 형성하고, 상기 소자들을 연결하는데 있어서 매우 유용한 물질이었다. 그러나, 상기 소자의 집접도의 증가로 적용되는 패턴의 크기가 감소함에 따라 연결저항이 점점 더 중요해지고 있다. 폴리실리콘은 상대적으로 큰 저항특성을 가지기 때문에, 상기 패턴의 크기가 작아짐에 따라, 폴리실리콘의 연결은 보다 큰 크기의 패턴을 가진 종래의 회로들보다 상대적으로 높은 시간지연(resitive-capacitive, RC) 및 전압강하(current-resistance, IR)전압강하를 갖는다.
따라서, 폴리실리콘 보다 낮은 저항특성을 가지면서도 폴리실리콘과 유사한 특징을 갖는 폴리/실리사이드가 점점 더 널리 보급되고 있다. 폴리/실리사이드를 이용하는 일 방법은 불순물이 첨가된 폴리실리콘층 상에 티타늄 실리사이드 또는 텅스텐 실리사이드와 같이 내열성의 금속 실리사이드로 구성된 다층구조를 구비하는 것이다. 상기 구조는 고집적(Very-Large Scale Integrated, VLSI)회로의 게이트 전극과 같은 소자들을 형성하거나 상기 소자들을 연결하기 위해 사용되어 왔다.
그러나, 상기 텅스텐 실리사이드의 저항은 여전히 높은 정도인 대략 100μΩ-cm정도이고, 0.25㎛이하의 초고집적(Ultra-Large Scale Integrated, ULSI)회로를 적합하게 형성하려면 상기 게이트 전극 저항의 추가적인 감소가 요구되었다.
이에따라, 종래의 폴리실리콘 또는 폴리/실리사이드 구조를 갖는 게이트 구조물 보다 저 저항(약 10μΩ-cm)을 갖는 텅스텐(W) 폴리(Polysilicon) 게이트 구조물이 제시되었다.
상기 저 저항을 갖는 게이트를 형성하기 위해 게이트 구조물을 형성하는 방법이 미합중국 특허공보 제5,545,578호, 대한민국 특허공보 2004-001868호 및 2003-058270등에 개시되어 있다.
도 1은 텅스텐/폴리 구조를 갖는 종래의 게이트 구조물을 도시한 단면도이다.
도 1을 참조하면, 게이트 구조물은 상기 실리콘 기판 상에 형성된 게이트 산화막 패턴(12), 상기 게이트 산화막 패턴 상에는 형성되고, 불순물이 도핑된 폴리실리콘막 패턴(14), 상기 폴리실리콘막 패턴 상에 형성된 텅스텐 실리사이드막 패턴(16) 및 텅스텐 실리사이드막 패턴 상에 형성되는 텅스텐 질화막 패턴(18), 상기 텅스텐 질화막 패턴 상에 형성된 텅스텐 패턴(20) 및 마스크(22)가 순차적으로 적층된 구조를 갖는다.
상술한 구조를 갖는 게이트 구조물은 상기 게이트 구조물 형성 이후 재 산화공정(Re-oxidation)이 수행된다. 상기 재 산화공정은 텅스텐을 산화시키지 않으면 서 게이트 산화막 또는 실리콘 기판만을 산화시키는 선택적 산화(Selective Oxidation) 방법으로서, 식각 공정으로 인해 손상된 게이트 절연막 및 실리콘 기판의 손상 회복시키기 위해 수행된다.
그러나 상기 텅스텐막 측벽이 재산화 공정 중에 순수한 텅스텐으로 남고 혹시 텅스텐 산화물로 형성된다 해도 상기 텅스텐 산화물은 300℃ 이상에서 쉽게 휘발되는 성질과 기공이 많은 텅스텐 산화물의 특성 때문에 상기 텅스텐막 측벽은 산화체로부터 보호될 수 없다. 즉, 상기 재산화 공정에서 상기 텅스텐 패턴과 폴리실리콘막 패턴의 계면에 산화체(Oxidant) 집중되어 게이트의 저항을 증가시킨다.
전술한 바와 같이, 게이트의 저항의 증가는 메모리 장치의 티알시디(Ras to CAS Delay Time, tRCD)불량을 유발하는 높은 알시(Resitive-Capacitive, RC)의 시간지연 원인이 되어 수율 및 말단소자(end component)의 작동속도를 저하시킨다.
또한, 상기 게이트 산화막이 적용되는 게이트 구조물은 상기 게이트 산화막이 유전율이 크지 않기 때문에 전자가 기판으로 누설되는 누설전류 현상이 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 기존의 텅스텐 게이트 보다 상대적으로 낮은 저항 갖고, 누설 전류의 특성이 향상되는 게이트 구조물을 제공한다.
또한, 본 발명의 다른 목적은 저 저항을 갖고 누설 전류의 특성을 향상시킬 수 잇는 게이트 구조물의 제조 방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구조물에 있어서, 상기 게이트 구조물은 반도체 기판 상에 형성된 게이트 절연막과 폴리실리콘막 패턴을 포함한다. 복합 텅스텐막 패턴은 상기 폴리실리콘막 패턴 상에 형성된다. 상기 제1텅스텐 실리사이드막 패턴은 복합 텅스텐막 패턴의 측면을 둘러싸도록 형성된다.
또한, 상기 목적을 달성하기 위한 본 발명의 보다 구체적인 일 실시예에 따른 게이트 구조물에 있어서, 상기 게이트 구조물은 반도체 기판 상에 형성된 게이트 절연막 과 폴리실리콘막 패턴을 포함한다. 상기 폴리실리콘막 패턴의 중심부에 형성되고, 상기 폴리실리콘막 패턴의 선폭보다 작은 선폭을 갖는 복합 텅스텐막 패턴과 상기 복합 텅스텐막 패턴의 측면에 형성되는 제1텅스텐 실리사이드막 패턴을 포함한다. 그리고, 상기 폴리실리콘막 패턴의 측면과 상기 제1텅스텐 실리사이드막 패턴의 표면에 형성된 패시베이션막을 포함하는 구조를 갖는다.
여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2) 보다 높은 유전율을 갖는 물질로 이루어진 박막이고, 상기 박막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2 , MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구조물 의 제조 방법에 있어서, 반도체 기판 상에 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연마 상에 폴리실리콘막, 복합 텅스텐막 및 캡핑막 패턴을 순차적으로 형성한다. 이어서, 상기 캡핑막 패턴에 노출된 상기 복합 텅스텐막을 식각하여, 복합 텅스텐막 패턴을 형성한다. 이어서, 상기 복합 텅스텐막 패턴의 측벽을 둘러싸는 제1텅스텐 실리사이드막 패턴을 형성한다. 이어서, 상기 캡핑막 패턴에 노출된 제1폴리실리콘막을 순차적으로 식각하여 폴리실리콘막 패턴을 포함하는 게이트 구조물을 완성한다.
상기 다른 목적을 달성하기 위한 본 발명의 보다 구체적인 일 실시예에 따른 게이트 구조물의 제조 방법에 있어서, 반도체 기판 상에 게이트 절연막을 형성한다. 이어서, 게이트 절연막 상에 폴리실리콘막, 복합 텅스텐막 및 캡핑막 패턴을 순차적으로 형성한다. 상기 캡핑막 패턴에 노출된 상기 복합 텅스텐막을 식각하여, 상기 캡핑막 패턴의 선폭보다 작은 선폭을 갖는 복합 텅스텐막 패턴을 형성한다. 상기 복합 텅스텐막 패턴이 형성된 기판 상에 희생 폴리실리콘막을 연속적으로 형성하다. 상기 희생 폴리실리콘막 형성된 기판을 열처리하여 상기 복합 텅스텐막 패턴의 측면과 면접하는 상기 희생 폴리실리콘막을 제1텅스텐 실리사이드막 패턴으로 형성한다. 상기 제1텅스텐 실리사이드막으로 미 형성된 희생 폴리실리콘막을 제거한다. 상기 캡핑막 패턴에 노출된 폴리실리콘막을 식각하여 제1폴리실리콘막 패턴을 형성한다. 그리고, 상기 폴리실리콘막 패턴의 측면과 상기 제1텅스텐 실리사이드막의 표면을 산화시켜 패시베이션막을 형성함으로서 게이트 구조물을 완성한다.
상기 게이트 절연막의 형성은 실리콘 산화막 보다 높은 유전율을 갖는 물질을 증착하여 형성하는 것이 바람직하다.
이에 따른 방법으로 형성된 게이트 구조물은 재산화 공정시 그 측벽에 패시베이션막이 형성될 수 있어 상기 게이트 구조물의 측벽으로 산화체가 침투되는 현상을 방지할 수 있다. 상기 게이트 구조물에 산화체가 침투하지 않음으로 인해 게이트 저항이 증가되지 않는다. 또한 상기 게이트 구조물은 게이트 절연막으로 실리콘 산화막 보다 높은 유전율을 갖는 박막을 적용하고 있기 때문에 반도체 장치의 누설전류 특성을 감소시킬 수 있다.
이하, 본 발명의 게이트 구조물 및 이의 제조 방법을 도면을 참조하여 설명하기로 한다.
게이트 구조물
도 2는 본 발명의 일 실시예에 따른 게이트 구조물을 도시한 단면도이다.
도 2를 참조하면, 게이트 구조물은 게이트 절연막(102)이 형성된 반도체 기판(100)상에 형성되어 있다. 상기 반도체 기판은 필드영역(도시되지 않음)과 액티브영역(도시되지 않음)으로 구분된다. 상기 게이트 절연막(102)은 상기 게이트 구조물(120)과 상기 반도체 기판(100)을 전기적으로 분리한다.
상기 게이트 구조물은 게이트 절연막(102), 폴리실리콘 패턴(104a), 상기 폴리실리콘막 패턴 상의 제2텅스텐 실리사이드막 패턴(106a), 상기 제2텅스텐 실리사이드막 패턴 상의 복합 텅스텐막 패턴(112a)을 포함한다. 그리고, 복합 텅스텐막 패턴(112a)의 측면에 형성된 제1 텅스텐 실리사이드막(118)을 더 포함한다. 또한, 상기 제1 텅스텐 실리사이드막(116)은 반도체 기판의 재산화 공정시 그 표면은 산화되어 패시베이션막(도시되지 않음)으로 형성된다.
게이트 절연막(102)은 실리콘 산화막 또는 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막이다. 상기 박막을 형성하는 유전물질은 금속산화물이다. 상기 금속산화물은 예컨대 HfO2, ZrO2, Ta2O5, Y 2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2 O3, Pr2O3, Sb2O3, Sb2O5 및 CaO등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 상기 고유전율을 갖는 물질로 이루어지는 박막은 스퍼터링, 화학 기상 증착 공정 또는 원자층 적층 공정 등을 수행하여 형성된다.
예컨대, 복합 텅스텐 패턴(112a)상에는 질화 실리콘 같은 물질로 형성된 캡핑막 패턴(114)이 형성된다. 상기 캡핑막 패턴(114)은 후속 고온 어닐링(annealing)공정 중에 상기 복합 텅스텐막 패턴(112a)의 산화를 방지할 뿐만 아니라, 상기 게이트 구조물(120)을 형성하는데 적용되는 하드마스크 역할을 한다.
제2텅스텐 실리사이드막 패턴(106a)은 계면 반응 방지막(interface-reaction preventing layer)으로 상기 폴리실리콘막 패턴(104a) 상에 형성되어 이후 공정에서 질화 실리콘과 같은 고저항의 절연막의 형성을 억제한다. 상기 제2텅스텐 실리사이드막 패턴(106a)은 80 내지 150Å의 두께를 갖고, 바람직하게는 110Å의 두께 를 갖는다.
또한, 제2텅스텐 실리사이드막 패턴(106a)은 상기 게이트 절연막(102) 및 상기 반도체 기판(100)상의 식각 손상을 회복하기 위한 추후의 재산화 공정시 산화제가 상기 복합 텅스텐막 패턴(112a) 및 상기 폴리실리콘막 패턴(104a) 사이의 경계로 확산하는 것을 방지한다. 이는 상기 복합 텅스텐막 패턴(112a)의 하부막 내의 질소, 상기 폴리실리콘막 패턴(104a)내의 실리콘 원자들 및 확산된 산화제 사이의 반응에 의해서 형성되는 산질화실리콘(silicon oxynitride) 같은 상기 절연막의 형성을 방지할 수 있다.
상기 복합 텅스텐막 패턴(112a)은 하부막인 텅스텐 질화막 패턴(108a)과 상부막인 텅스텐막 패턴(110a)을 포함한다. 여기서, 텅스텐 질화막 패턴(108a)은 30 내지 90Å의 두께를 갖는 막으로 상기 폴리실리콘막 패턴(104a) 및 텅스텐막 패턴(110a) 사이의 반응을 방지하는 역할을 한다. 상기 텅스텐 질화막 패턴(108a)과 텅스텐막 패턴(110a)은 스퍼터링, 화학기상증착 또는 원자막 증착과 같은 공정을 수행하여 형성할 수 있다. 바람직하게는 화학기상증착 공정을 수행하여 형성한다.
상기 복합 텅스텐막 패턴(112a)은 상기 폴리실리콘막 패턴의 상면의 주변부(도시되지 않음)를 노출시키도록 그 중심에 형성되고, 상기 폴리실리콘막 패턴(104a)의 선폭보다 작은 선폭을 갖는다. 이로 인해 상기 복합 텅스텐막 패턴(112a)과 캡핑막 패턴막 사이에는 단차 영역(D)이 형성된다.
도면에 도시하지 않았지만, 상기 복합 텅스텐막 패턴(112a)은 캡핑막 패턴(104a) 또는 폴리실리콘막 패턴과 동일한 선폭(도시되지 않음)을 가질 수 있다.
상기 제1 텅스텐 실리사이드막 패턴(118)은 복합 텅스텐막 패턴(112a)의 측면에 구비되고, 게이트 구조물의 재산화 공정시 그 표면에 패시베이션막이 형성됨으로서 상기 복합 텅스텐막 패턴의 측벽에 침투되는 산화체(Oxidant)가 폴리실리콘막 패턴의 계면에 산화체 집중되는 현상을 미연에 방지한다.
상기 제1 텅스텐 실리사이드막 패턴의 형성 방법을 설명하면, 복합 텅스텐막 패턴(112a)이 형성된 결과물 상에 80 내지 150Å의 두께를 갖는 희생 폴리실리콘막(도시되지 않음)을 연속적으로 형성한다. 이어서, 상기 희생 폴리실리콘막 형성된 기판을 열처리하여 상기 복합 텅스텐막 패턴의 측면과 면접하는 상기 희생 폴리실리콘막을 텅스텐 실리사이드막으로 형성한다. 이어서, 상기 텅스텐 실리사이드막으로 미 형성된 상기 희생 폴리실리콘막을 등방성 식각하여 제1 텅스텐 실리사이드막패턴(118)을 형성한다.
본 발명의 게이트 구조물(120)에서 제1 텅스텐 실리사이드막 패턴(118)이 존재하지 않는다면, 이후 재산화 공정에서 복합 텅스텐막 패턴(112a)의 측벽에 패시베이션막(도시되지 않음)이 생성되지 않아 상기 폴리실리콘막 패턴(112a)의 계면에 산화체가 집중되는 현상이 발생한다. 상기 산화체 집중은 상기 게이트 구조물의 저항을 증가시킨다.
이는 제1텅스텐 실리사이드막 패턴(118)이 존재하지 않는 게이트 구조물(120)의 재산화 공정시 복합 텅스텐막 패턴(112a)의 측벽에 텅스텐 산화물(도시되지 않음)이 형성된다 해도 상기 텅스텐 산화물은 300℃이상에서 쉽게 휘발되는 성질과 기공이 많은 특성을 갖기 때문이다. 따라서, 상기 복합 텅스텐막 패턴(112a) 의 측벽으로 침투되는 산화체를 차단할 수 없다.
또한, 본 발명의 게이트 구조물에서 실리콘 산화막 보다 유전율이 높은 고유전 물질로 형성된 박막이 게이트 절연막으로 적용됨으로서 게이트 구조물에서 기판으로 누설되는 전자를 용이하게 차단할 수 있다. 따라서, 반도체 장치의 누설전류특성을 방지할 수 있다.
게이트 구조물의 제조 방법
도 3 내지 도 9는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 나타내는 것으로서, 도 2에 도시된 게이트 구조물을 제조하는 방법을 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 폴리실리콘막(104), 제2텅스텐 실리사이드막(106), 복합 텅스텐막(112) 및 캡핑막 패턴(114)을을 순차적으로 형성한다.
이를 구체적으로 설명하면, 일 예로써 게이트 절연막(102)은 열산화 공정을 수행하여 반도체 기판(100)상에 형성되는 실리콘 산화막 또는 실리콘 산질화(silicon oxynitride)막이다.
또한, 다른 예로써 게이트 절연막(102)은 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 형성된 박막이다. 상기 고유전율을 갖는 물질로 이루어지는 박막은 스퍼터링, 화학 기상 증착 공정 또는 원자층 적층 공정 등을 수행하여 형성할 수 있다. 상기 고유전율을 갖는 박막으로서 원자층 적층 공정을 수행하여 Al2O3막을 형성하는 방법을 예로 들면 다음과 같다.
먼저, Al2O3막을 형성하기 위한 대상물인 상기 반도체 기판(100)을 챔버 내에 위치시킨다. 그리고, 상기 챔버 내부의 온도와 압력을 적절하게 조정한다. 만약, 상기 온도가 너무 낮으면 반응 물질들의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 온도가 너무 높으면 결정화가 빠르게 진행되고, 화학 기상 증착의 특성을 나타내기 때문에 바람직하지 않다. 따라서, 상기 챔버 내부의 온도를 약 150 내지 400℃로 조절하는 것이 바람직하다. 특히, 상기 챔버 내의 온도를 약 300℃로 조절하는 것이 가장 바람직한데, 이는 약 300℃의 온도에서 원자층 적층의 특성이 가장 양호하게 나타나기 때문이다.
이어서, 상기 반도체 기판의 상부로 제1 반응 물질인 알루미늄 소스 물질을 도입한다. 여기서, 상기 알루미늄 소스 물질의 예로서는 TMA(trimethylaluminum: Al(CH3)3)를 들 수 있다. 상기 제1 반응 물질은 약 2초 동안 상기 대상물의 상부로 도입되는 것이 바람직하다. 이와 같이, 상기 제1 반응 물질로서 알루미늄 소스 물질을 도입함으로서 상기 알루미늄 소스 물질의 제1 부분은 상기 반도체 기판 상에 화학 흡착되고, 제2 부분은 물리 흡착된다. 구체적으로, 상기 알루미늄 소스 물질의 제1 부분은 상기 실리콘 질화막 상에 화학 흡착된다.
그리고, 상기 반도체 기판의 상부로 아르곤 가스를 도입한다. 상기 아르곤 가스는 퍼지 가스로서, 약 3초 동안 상기 대상물의 상부로 도입되는 것이 바람직하다. 이와 같이, 상기 아르곤 가스를 상기 반도체 기판의 상부로 도입시켜 상기 반 도체 기판 상에 물리 흡착된 상기 알루미늄 소스 물질의 제2 부분을 제거시킨다.
다음으로, 상기 반도체 기판의 상부로 산화제를 도입한다. 상기 산화제의 예로서는 O3, H2O, H2O2, CH3OH, C2H5 OH 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예서는 산화제로서 O3를 사용한다. 그리고, 상기 산화제로서 O3는 약 3초 동안 상기 반도체 기판의 상부로 도입하는 것이 바람직하다. 이와 같이, 상기 산화제를 상기 반도체 기판의 상부로 도입시킴으로서 상기 알루미늄 소스 물질의 제1 부분은 산화가 이루어진다. 그 결과, 상기 반도체 기판 상에는 알루미늄-산화물을 함유하는 고상 물질이 형성된다.
이어서, 상기 고상 물질이 형성된 상기 반도체 기판의 상부로 아르곤 가스를 도입한다. 상기 아르곤 가스는 언급한 바와 같이 약 3초 동안 상기 반도체 기판의 상부로 도입시킨다. 이와 같이, 상기 아르곤 가스를 상기 반도체 기판의 상부로 도입시킴으로서 상기 챔버 내에 남아 있는 산화제가 제거된다.
이에 따라, 상기 반도체 기판 상에는 알루미늄-산화물을 함유하는 고상 물질이 형성된다. 특히, 상기 알루미늄 소스 물질의 도입, 아르곤 가스의 도입, 산화제의 도입 및 아르곤 가스의 도입을 반복하여 실시함으로서 상기 알루미늄-산화물을 함유하는 고상 물질을 원하는 두께를 갖는 Al2O3막인 게이트 절연막을 형성한다. 특히, 상기 Al2O3막은 얇은 등가 게이트 절연막의 두께를 유지하면서 상기 게이트 구조물의 누설 전류를 충분하게 줄일 수 있기 때문에 매우 얇은 두께를 갖도록 형성 할 수 있다.
상기 폴리실리콘막(104)은 상기 게이트 절연막(102)상에 화학기상증착과 같은 방법으로 약 300∼1500Å정도의 두께로 형성한다. 상기 계면 반응 방지막(interface-reaction barrier layer)인 제2텅스텐 실리사이드막(106)은 상기 폴리실리콘막(104)상에 약 30∼70Å정도의 두께로 형성한다.
그리고, 상기 제2텅스텐 실리사이드막(106)의 형성 방법은 다음과 같다. 먼저, 상기 폴리실리콘막(104)상에 텅스텐막을 약 30∼60Å정도의 두께로 형성한 후 상기 텅스텐막을 질소분위기, 약 600℃이상의 온도에서 열처리함으로서 제2 텅스텐 실리사이드막을 형성한다.
상기 복합 텅스텐막(112)은 하부막인 텅스텐 질화막(108)과 상부막인 텅스텐막(110)이 적층된 구조를 갖는다. 상기 텅스텐 질화막(WNx)은 화학기상 증착공정을 수행하여 약 30∼100Å정도의 두께로 형성한다. 상기 텅스텐막(110)은 약 4mT정도의 압력, 약2kW정도의 전력, 및 약 150℃정도의 온도에서 스퍼터링 증착공정을 수행하여 약 200 ~800 Å정도의 두께로 형성한다. 상기 복합 텅스텐막(112)은 단일 챔버(chamber)내에서 인-시튜(in-situ)로 실행하여 형성한다.
이어서, 상기 텅스텐막(110)상에 질화물로 이루어진 캡핑막 패턴(114)을 형성한다. 상기 캡핑막 패턴(114)은 추후의 어닐링 공정 중에 상기 텅스텐막(110)의 산화를 방지하기에 충분한 실리콘 질화막을 1500 내지 2500Å정도의 두께로 형성한 후 포토리소그래피(photolithograthy) 식각 공정을 수행하여 한다.
도 4를 참조하면, 상기 캡핑막 패턴(114)보다 작은 선폭을 갖도록 측벽이 과 식각된(언더컷된) 복합 텅스텐막 패턴(112a)을 형성한다. 상기 복합 텅스텐막 패턴(112a)은 캡핑막 패턴에 노출된 복합 텅스텐막(112)을 과 식각함으로서 형성된다. 상기 식각은 습식식각 공정 및 등방성 건식식각 공정을 포함한다. 이후 세정공정을 수행하여 상기 결과물상에 잔류하는 식각 잔류물을 제거한다.
도 5 및 도 6을 참조하면, 상기 복합 텅스텐막 패턴(112a) 및 캡핑막 패턴(114)이 형성된 기판 상에 약 100Å의 두께를 갖는 희생 폴리실리콘막(116)을 연속적으로 형성한 후 상기 결과물을 질소를 포함하는 가스가 제공되는 분위기에서 열처리한다. 상기 열처리로 인해 상기 복합 텅스텐 패턴(112a)의 측면과 면접하는 상기 희생 폴리실리콘막(116)의 일부는 제1텅스텐 실리사이드막 패턴(118)으로 형성된다.
상기 열처리는 급속열처리(RTP) 방식으로 600 내지 1200℃의 온도, 질소를 포함하는 가스와, 불활성 가스가 제공되는 분위기에서 1회 이상 열처리하는 것을 특징으로 한다.
도 7을 참조하면, 상기 제1텅스텐 실리사이드막 패턴(118)으로 미 형성된 희생 폴리실리콘막(116)을 등방성 식각하여 상기 복합 텅스텐막 패턴(112a)의 측면에 존재하는 제1텅스텐 실리사이드막 패턴(118)을 형성한다.
도 8 및 도 9를 참조하면 이후, 상기 캡핑막 패턴(114)에 노출된 제2 텅스텐속실리사이드막(106)과 폴리실리콘막(104)을 순차적으로 건식식각하여 제1텅스텐 실리사이드막 패턴(106a)과 폴리실리콘막 패턴(104a)을 동시에 형성한다.
이후 재산화 공정인 선택적 산화 공정을 수행하여 상기 게이트 구조물(도시 되지 않음)의 측면에 해당하는 폴리실리콘막 패턴(104a), 제2텅스텐 실리사이드막 패턴(106a) 및 제1텅스텐 실리사이드막 패턴(118)을 산화시켜 패시베이션막(120)을 형성한다.
상기 산화공정은 수증기/수소가스가 제공되고, 약 600∼1000℃의 온도에서 상기 게이트 구조물(도시되지 않음)의 측면을 산화시키는데 있다. 또한, 상기 산화 공정은 상기 반도체 기판(100) 및 상기 게이트 절연막(102)의 식각 손상을 회복하고, 지오아이(Gate-oxide integrity, GOI)를 향상시킨다. 상기 산화 공정으로 형성된 패시베이션막은 실리콘 산화물로서 산화 공정시 상기 게이트 구조물 측면으로 산화체가 침투하는 것을 방지한다.
게이트 구조물을 포함하는 트랜지스터의 제조방법
도 10 내지 도 17은 본 발명의 다른 실시예에 따른 게이트 구조물을 포함하는 트랜지스터의 제조 방법을 나타내는 공정 단면도들이다.
도 10을 참조하면, 게이트 절연막(202), 폴리실리콘막(204), 제2텅스텐 실리사이드막(206), 복합 텅스텐막(212) 및 캡핑막 패턴(214)이 형성된 반도체 기판(200)을 마련한다. 상기 게이트 절연막은 실리콘 살화막 또는 실리콘 산화막 보다 유전율이 높은 고유전 물질로 형성된 박막이다. 상기 고유전물질로 형성된 박막의 형성 방법은 상기 게이트 구조물 형성 방법에서 상세히 설명하였기 때문에 생략한다.
도 11을 참조하면, 상기 캡핑막 패턴(214)에 노출된 복합 텅스텐막을 건식 식각하여 상기 캡핑막 패턴과 동일한 선폭을 갖는 복합 텅스텐막 패턴(212a)을 형성한다. 이후 세정공정을 수행하여 상기 결과물상에 잔류하는 식각잔류물을 제거한다.
도 12 및 도 13을 참조하면, 상기 복합 텅스텐막 패턴(212a) 및 캡핑막 패턴(214)이 형성된 기판(200) 상에 약 100Å의 두께를 갖는 희생 폴리실리콘막(216)을 연속적으로 형성한다. 이후 상기 결과물을 질소를 포함하는 가스 및 수소가스가 제공되는 분위기에서 열처리한다. 상기 열처리로 인해 상기 복합 텅스텐 패턴(212a)의 측면과 면접하는 상기 희생 폴리실리콘막(216)이 제1텅스텐 실리사이드막 패턴(218)으로 형성된다.
상기 열처리는 퍼니스 방식으로 800 내지 1200℃의 온도, 질소를 포함하는 가스와, 불활성 가스가 제공되는 분위기에서 1회 이상 열처리하는 것을 특징으로 한다.
도 14 및 도 15를 참조하면, 상기 제1텅스텐 실리사이드막 패턴(218)으로 미 형성된 희생 폴리실리콘막(216)을 등방성 식각하여 상기 복합 텅스텐막 패턴(212a)의 측면에만 존재하는 제1텅스텐 실리사이드막 패턴(218)을 형성한다.
이후, 상기 캡핑막 패턴(214)에 노출된 제2 텅스텐 실리사이드막(206)과 폴리실리콘막(204)을 순차적으로 건식식각하여 제2텅스텐 실리사이드막 패턴(206a)과 폴리실리콘막 패턴(204a)을 동시에 형성한다.
도 16을 참조하면, 이후 재산화 공정인 선택적 산화 공정을 수행하여 상기 게이트 구조물(도시되지 않음)의 측면에 해당하는 폴리실리콘막 패턴(204a), 제2텅 스텐 실리사이드막 패턴(206a) 및 제1텅스텐 실리사이드막 패턴(218)을 산화시켜 패시베이션막(220)을 형성한다.
상기 산화 공정은 상기 반도체 기판(200) 및 상기 게이트 절연막(202)의 식각 손상을 회복하고, 게이트 절연막의 무결성(Gate-oxide integrity, GOI)을 향상시킨다. 또한, 상기 산화 공정으로 형성된 패시베이션막(220)은 실리콘 산화물로서 산화 공정시 상기 게이트 구조물 측면으로 산화체가 침투하는 것을 방지함으로서 폴리실리콘막 패턴(204a)의 경계로 확산되어 높은 저항의 절연체를 형성하는 것을 방지한다.
도 17을 참조하면, 상기 패시베이션막(220)을 포함하는 게이트 구조물(230)을 이온주입 마스크로 하여, 상기 게이트 구조물(230)에 노출된 기판의 표면 아래로 불순물을 주입하여 소오스/드레인 영역(232)을 형성한다.
본 발명의 게이트 구조물 및 이에 따른 제조 방법에 따르면, 제1텅스텐 실리사이드막 패턴이 상기 텅스텐/ 폴리가 적층된 게이트 구조의 측면에 형성될 수 있어 이후 재산화 공정시 상기 게이트의 측벽에 패시베이션막이 형성될 수 있다. 이렇게 형성된 패시베이션막은 게이트의 측벽으로 산화체가 침투되는 현상을 방지할 수 있어 상기 게이트 구조물에 산화적층물의 형성을 미연에 방지할 수 있다.
또한, 상술한 바와 같이 게이트 구조물의 저항 증가방지로 인해 형성되는 반도체 장치는 알시(Resitive-Capacitive, RC)시간지연 방지 및 말단소자(end component)의 작동속도를 저하를 방지할 수 있다.
또한, 상술한 실리콘 산화막 보다 높은 유전율을 갖는 게이트 절연막을 포함하는 게이트 구조물은 반도체 장치의 누설 전류 특성을 억제할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

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  14. (a) 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막 상에 폴리실리콘막, 제2 텅스텐 실리사이드막, 텅스텐 질화막과 텅스텐막을 포함하는 복합 텅스텐막 및 캡핑막 패턴을 순차적으로 형성하는 단계;
    (c) 상기 캡핑막 패턴에 노출된 상기 복합 텅스텐막을 등방성 식각하여 상기 캡핑막 선폭보다 작은 선폭을 갖고, 텅스텐 질화막 패턴과 텅스텐막 패턴을 포함하는 복합 텅스텐막 패턴을 형성하는 단계;
    (d) 상기 복합 텅스텐막 패턴이 형성된 기판 상에 희생 폴리실리콘막을 연속적으로 형성하는 단계;
    (e) 상기 희생 폴리실리콘막 형성된 기판을 열처리하여 상기 복합 텅스텐막 패턴의 측면과 면접하는 희생 폴리실리콘막을 제1텅스텐 실리사이드막 패턴으로 형성하는 단계;
    (f) 상기 결과물에 노출된 제2 텅스텐 실리사이드막 및 폴리실리콘막을 순차적으로 식각하여 제2 텅스텐 실시사이드막 패턴과 폴리실리콘막 패턴을 형성하는 단계; 및
    (g) 상기 폴리실리콘막 패턴의 측면과 상기 제1텅스텐 실리사이드막의 표면을 산화시켜 패시베이션막을 형성하는 단계를 포함하는 게이트 구조물의 제조방법.
  15. 제14항에 있어서, 상기 게이트 절연막의 형성은 실리콘 산화막 보다 높은 유전율을 갖는 물질을 증착하여 형성하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  16. 제15항에 있어서, 상기 물질은 HfO2, ZrO2, Ta2O5, Y2 O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2 O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 게이트 구조물의 제조 방법.
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  21. 제14항에 있어서, 상기 (e) 단계 이후에,
    상기 제1텅스텐 실리사이드막 패턴으로 미 형성된 상기 희생 폴리실리콘막을 제거하는 단계를 더 수행하는 것을 특징으로 하는 게이트 구조물 제조방법.
  22. 삭제
  23. 제21항에 있어서, 상기 희생 폴리실리콘막은 습식 식각공정으로 제거하는 것을 특징으로 하는 게이트 구조물 제조방법.
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