DE10047451A1 - Datenausgabeschaltkreis und -verfahren für ein Halbleiterbauelement sowie Pegelschieberschaltkreis hierfür - Google Patents

Abstract

Die Erfindung bezieht sich auf einen Datenausgabeschaltkreis mit einem Ausgabepuffer (10), Hochimpedanzsteuer-Pegelschiebermitteln (25) und einer Ausgabetreibereinheit (40) zum Halten eines Datenausgabeanschlusses (DQ) in einem Hochimpedanz-Zustand sowie auf einen zugehörigen Pegelschieberschaltkreis und ein Datenausgabeverfahren. DOLLAR A Erfindungsgemäß geben die Hochimpedanzsteuer-/Pegelschiebermittel Treiberdaten über ein paar von Ausgangsleitungen (L3, L4) in Abhängigkeit von einem ersten Logikzustand eines Steuersignals ab und Empfangen vom Ausgabepuffer ein Ausgabedatensignalpaar in Abhängigkeit von einem zweiten Logikzustand. Sie übertragen das Datensignalpaar über die jeweilige Ausgangsleitung mit einem zweiten Spannungsbereich, der breiter als ein erster Spannungsbereich eines Eingangsdatensignals des Ausgabepuffers ist. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente.

Description

Die vorliegende Erfindung bezieht sich auf einen Datenausga­ beschaltkreis nach dem Oberbegriff des Anspruchs 1, einen Pe­ geschieberschaltkreis hierfür und ein zugehöriges Datenausga­ beverfahren für ein Halbleiterbauelement.

In jüngerer Zeit wurde proportional zu einer höheren Komple­ xität integrierter Halbleiterschaltkreise eine größere Anzahl von CMOS-Transistoren auf einem Siliciumchip integriert. Um den Leistungsverbrauch zu reduzieren und die Betriebsge­ schwindigkeit zu erhöhen, besteht der Trend, die interne Speisespannung des Chips zum Beispiel von 5 V auf 3,3 V, 2,5 V oder weniger zu verringern. Im Hinblick darauf wurde ein Schaltkreis zur Erzeugung einer internen Speisespannung in einem typischen integrierten Schaltkreischip, wie einem Halb­ leiterspeicherchip, zur Absenkung einer externen Speisespan­ nung vorgesehen, um eine für interne Schaltkreise des Chips notwendige Spannung zu erzeugen. Im Gegensatz dazu war für die Erhöhung der Fähigkeit zur Schnittstellenbildung mit ex­ ternen Bauelementen des Chips und der Fähigkeit, spezifische interne Transistoren des Chips anzusteuern, eine vergleichs­ weise hohe Spannung erforderlich. Zu diesem Zweck wurde in dem integrierten Schaltkreischip häufig ein Anhebungsschalt­ kreis verwendet, um die externe Speisespannung zu erhöhen und so die erhöhte Spannung für gewünschte Schaltkreise, wie eine Wortleitung, bereitzustellen.

Ein Halbleiterbauelement mit dem vorstehenden Schaltkreis zur Erzeugung einer internen Speisespannung benötigte einen Da­ tenausgabeschaltkreis, der in Abhängigkeit von verschiedenen externen Speisespannungspegeln betreibbar ist, um Signal­ schnittstellenpegel an externe Bauelemente anzupassen. Der Datenausgabeschaltkreis des Halbleiterbauelements beinhaltet typischerweise einen Ausgabepuffer, einen Hochimpedanz- Steuerschaltkreis sowie eine Ausgabetreibereinheit. Der Da­ tenausgabeschaltkreis beinhaltet des weiteren zusätzlich zu den vorstehenden Komponenten einen Pegelschieber zur Span­ nungspegelumwandlung. Der Pegelschieber ist typischerweise derart ausgelegt, dass er den Pegel von Ausgabedaten mit ei­ nem internen Speisespannungspegel in einen externen Speise­ spannungspegel umwandelt und die resultierenden Ausgabedaten zu einem Ausgabeanschluss überträgt.

In dem vorstehenden Ausgabedatenschaltkreis für das Halblei­ terbauelement stellt der Ausgabepuffer ein erstes Ausgabeda­ tensignalpaar bereit, das an den Hochimpedanz-Steuer­ schaltkreis zur Erzeugung eines zweiten Ausgabedatensignal­ paares angelegt wird. Nachfolgend wird das erzeugte zweite Ausgabedatensignalpaar durch den Pegelschieber im Spannungs­ pegel gewandelt und dann als endgültige Daten durch die Aus­ gabetreibereinheit nach außen übertragen. Der vorstehend er­ wähnte Ausgabedatenschaltkreis war jedoch mit verschiedenen Problemen im Ausgabebetrieb behaftet, wie zum Beispiel einer niedrigen Datenausgabegeschwindigkeit, einer niedrigen Über­ tragungsgeschwindigkeit bei hoher Impedanz sowie einem bei Pull-up- und Pull-down-Vorgängen auftretenden Ausgabesignal­ versatz, was aus der folgenden detaillierten Beschreibung in Verbindung mit den bevorzugten Ausführungsformen der vorlie­ genden Erfindung klarer erkennbar wird.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Datenausgabeschaltkreises der eingangs genannten Art, eines Pegelschieberschaltkreises sowie eines zugehörigen Datenausgabeverfahrens zugrunde, mit denen die obigen Schwie­ rigkeiten überwunden werden und die insbesondere eine hohe Datenausgabegeschwindigkeit und Übertragungsgeschwindigkeit bei hoher Impedanz unter Aufrechterhaltung einer ausgezeich­ neten Treiberfähigkeit und eines niedrigen Leckstroms sowie des Ausgangssignalversatzes bei Pull-up- und Pull-down- Vorgängen ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Datenausgabeschaltkreises mit den Merkmalen des An­ spruchs 1, eines Pegelschieberschaltkreises mit den Merkmalen der Ansprüche 5 und 8 und eines Verfahrens zur Ausgabe von Daten mit den Merkmalen des Anspruchs 11.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sowie zu deren besserem Verständnis ein herkömmliches Ausführungsbeispiel sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein schematisches Blockschaltbild eines herkömmlichen Datenausgabeschaltkreises,

Fig. 2 ein detailliertes Schaltbild des Datenausgabeschalt­ kreises von Fig. 1,

Fig. 3 ein schematisches Blockschaltbild eines erfindungsge­ mäßen Datenausgabeschaltkreises und

Fig. 4 ein detailliertes Schaltbild des Datenausgabeschalt­ kreises in Fig. 3 gemäß einer vorteilhaften Ausfüh­ rungsform der Erfindung.

Zwecks Einfachheit der Beschreibung und besserem Verständnis der Erfindung sind gleiche oder sich entsprechende Elemente in den verschiedenen Figuren mit den gleichen oder sich ent­ sprechenden Bezugszeichen bezeichnet. Zum besseren Verständ­ nis der Erfindung wird zuerst ein herkömmlicher Datenausgabe­ schaltkreis unter Bezugnahme auf die Fig. 1 und 2 beschrie­ ben.

Bezugnehmend auf Fig. 1 ist dort der Aufbau eines herkömmli­ chen Datenausgabeschaltkreises schematisch in Blockform ge­ zeigt, der einen Ausgabepuffer 10, eine Hochimpedanz(HZ)- Steuereinheit 20, einen Pegelschieber 30 und eine Ausgabe­ treibereinheit 40 beinhaltet. Der Ausgabepuffer 10 und die HZ-Steuereinheit 20 sind so gezeigt, dass sie in Reaktion auf eine interne Speisespannung VDD arbeiten, und der Pegelschie­ ber 30 sowie die Ausgabetreibereinheit 40 sind so gezeigt, dass sie in Reaktion auf eine Betriebsspannung VDDQ arbeiten, die in ihrem Pegel höher als die interne Speisespannung VDD ist. Hierbei kann die Betriebsspannung VDDQ eine externe Speisespannung sein und nach Bedarf irgendeinen Wert von etwa 1,8 V, 2,5 V, 3,3 V oder 5,5 V aufweisen.

Gemäß dem Aufbau von Fig. 1 stellt der Ausgabepuffer 10 ein erstes Ausgabedatensignalpaar bereit, das zwecks Erzeugung eines zweiten Ausgabedatensignalpaars an die HZ-Steuereinheit 20 angelegt wird. Nachfolgend wird das erzeugte zweite Ausga­ bedatensignalpaar durch den Pegelschieber 30 in seinem Span­ nungspegel gewandelt und dann zwecks Erzeugung der endgülti­ gen Daten, die extern bereitzustellen sind, zu der Ausgabe­ treibereinheit 40 übertragen. Es ist zu erwähnen, dass die Datenausgabegeschwindigkeit und die Hochimpedanz-Übertra­ gungsgeschwindigkeit niedrig werden, da die Ausgabedaten ent­ lang eines langen Weges basierend auf den vorstehenden ver­ schiedenen Blöcken übertragen werden, was im Folgenden de­ taillierter unter Bezugnahme auf Fig. 2 dargelegt wird.

Fig. 2 ist ein detailliertes Schaltbild des herkömmlichen Da­ tenausgabeschaltkreises von Fig. 1. Wie in dieser Zeichnung gezeigt, beinhaltet der Ausgabepuffer 10 einen getakteten CMOS-Inverterschaltkreis, der aus p-Kanal-MOS-Transistoren MP1 und MP2, n-Kanal-MOS-Transistoren MN1 und MN2 sowie einem Inverter IN1 besteht, und einen Zwischenspeicherschaltkreis L1, der aus zwei Invertern IN2 und IN3 besteht, die eine Rückkopplungsschleife bilden.

Die HZ-Steuereinheit 20 beinhaltet einen Inverter IN4 zum In­ vertieren des Inversen HZB eines Hochimpedanz-Steuersignals HZ sowie zwei NOR-Gatter NOR1 und NOR2 zum Empfangen eines Paars von Ausgabedatensignalen DATACB und DATAC von den In­ vertern IN2 und IN3 in dem Zwischenspeicherschaltkreis L1 des Ausgabepuffers 10 an ihrem jeweils einen Eingangsanschluss sowie eines Ausgabesignals von dem Inverter IN4 an ihrem je­ weils anderen Eingangsanschluss und zum Durchführen jeweili­ ger NOR-Operationen für die empfangenen Signale.

Der Pegelschieber 30 ist mit zwei Pegelschieberelementen ver­ sehen, die jeweils mit einem Ausgangsanschluss der NOR-Gatter NOR1 und NOR2 in der HZ-Steuereinheit 20 verbunden sind. Das erste Pegelschieberelement beinhaltet ein Paar von kreuzge­ koppelten p-Kanal-MOS-Transistoren MP3 und MP4, deren Gate- Anschlüsse mit dem Drain-Anschluss des jeweils anderen Tran­ sistors kreuzgekoppelt sind und deren Source-Anschlüsse ge­ meinsam mit der Betriebsspannung VDDQ verbunden sind, einen Inverter IN5 zum Invertieren eines Ausgangssignals von dem NOR-Gatter NOR1 und einen Differenztransistorschaltkreis, der mit einem Paar von n-Kanal-MOS-Transistoren MN3 und MN4 ver­ sehen ist. Bei den n-Kanal-MOS-Transistoren MN3 und MN4 sind die Drain-Source-Kanäle jeweils zwischen den Drain- Anschlüssen der kreuzgekoppelten p-Kanal-MOS-Transistoren MP3 und MP4 und einer Massespannung gebildet, während ihre Gate- Anschlüsse zum Empfangen eines Ausgangssignals von dem Inver­ ter IN5 beziehungsweise des Ausgangssignals von dem NOR- Gatter NOR1 dienen. Ähnlich wie bei dem ersten Pegelschie­ berelement beinhaltet das zweite Pegelschieberelement ein Paar von kreuzgekoppelten p-Kanal-MOS-Transistoren MP5 und MP6, bei denen die Gate-Anschlüsse mit dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt sind und die Source-Anschlüsse gemeinsam mit der Betriebsspannung VDDQ verbunden sind, einen Inverter IN6 zum Invertieren eines Aus­ gangssignals von dem NOR-Gatter NOR2 und einen Differenztran­ sistorschaltkreis, der mit einem Paar von n-Kanal-MOS- Transistoren MN5 und MN6 versehen ist. Bei den n-Kanal-MOS- Transistoren MN5 und MN6 sind die Drain-Source-Kanäle jeweils zwischen den Drain-Anschlüssen der kreuzgekoppelten p-Kanal- MOS-Transistoren MP5 und MP6 und der Massespannung gebildet, während ihre Gate-Anschlüsse zum Empfang des Ausgangssignals von dem NOR-Gatter NOR2 beziehungsweise eines Ausgangssignals von dem Inverter IN6 dienen. Die Ausgabetreibereinheit 40 be­ inhaltet einen Pull-up-Transistor MP8, der in Reaktion auf das Ausgangssignal des ersten Pegelschieberelements arbeitet, das mit dem NOR-Gatter NOR1 verbunden ist, sowie einen Pull- down-Transistor MN8, der in Reaktion auf das Ausgangssignal des zweiten Pegelschieberelements arbeitet, das mit dem NOR- Gatter NOR2 verbunden ist.

Im Folgenden wird unter Bezugnahme auf Fig. 2 die Betriebs­ weise des herkömmlichen Datenausgabeschaltkreises mit dem vorstehend erwähnten Aufbau beschrieben.

In einem Lesemodus, in dem Daten, die in einer Speicherzelle gespeichert sind, nach außen abgegeben werden, wenn ein Ein­ gangsdatensignal DATAB mit einem ersten Spannungsbereich, wie einem Schwankungsbereich von 0/3,3 V, an einen Eingangsan­ schluss des getakteten CMOS-Inverterschaltkreises in dem Aus­ gabepuffer 10 angelegt wird und ein Taktsteuersignal KDATA auf "hohem" Logikpegel liegt, wird dann das Eingangsdatensi­ gnal DATAB logisch invertiert und erscheint an einem Drain- Anschluss des p-Kanal-MOS-Transistors MP2. In dem Fall, in dem zum Beispiel das Eingangsdatensignal DATAB an dem Ein­ gangsanschluss des getakteten CMOS-Inverter-Schaltkreises in­ nerhalb des ersten Spannungsbereichs auf "hohem" Logikpegel liegt, erscheint es dann an einem Eingangsanschluss des In­ verters IN2 in dem Zwischenspeicherschaltkreis L1 auf "nied­ rigem" Logikpegel. Bemerkenswerterweise kann das an den Aus­ gabepuffer 10 angelegte Eingangsdatensignal DATAB irgendeines von einem Paar von Abtastausgangssignalen SAS und SASB sein, die von einem Hauptabtastverstärker zwecks Abtastverstärkung von Daten auf normalen und komplementären Bitleitungen be­ reitgestellt werden, die mit der Speicherzelle verbunden sind.

In dem Zwischenspeicherschaltkreis L1 des Ausgabepuffers 10 stellt der Inverter IN2 das Ausgabedatensignal DATACB bereit, das auf hohem Logikpegel liegt, und der Inverter IN3 stellt das Ausgabedatensignal DATAC bereit, das auf niedrigem Lo­ gikpegel liegt. Hierbei können die Ausgabedatensignale DATACB und DATAC auf hohem und niedrigem Logikpegel als ein Ausgabe­ datensignalpaar bezeichnet werden. Wenn das Ausgabedatensi­ gnal DATACB auf hohem Logikpegel von dem Inverter IN2 an ei­ nen Eingangsanschluss des NOR-Gatters NOR1 in der HZ-Steuer­ einheit 20 angelegt wird und das Hochimpedanz-Steuersignal HZ als zweiter logischer Zustand, zum Beispiel als niedriger Lo­ gikpegel, an den anderen Eingangsanschluss des NOR-Gatters NOR1 angelegt wird, dann wechselt das Ausgangssignal des NOR- Gatters NOR1 auf niedrigen Logikpegel, während das Ausgangs­ signal des NOR-Gatters NOR2 auf hohen Logikpegel wechselt. Das Ausgangssignal des NOR-Gatters NOR1 wird an das erste Pe­ gelschieberelement in dem Pegelschieber 30 angelegt.

Das erste Pegelschieberelement ist ein Differenzkaskadenspan­ nungsschaltlogik(DCVSL)-Schaltkreis, der eine digitale Form eines analogen Differenzverstärkers ist. Bei Empfang des Aus­ gangssignals des NOR-Gatters NOR1 führt das erste Pegelschie­ berelement einen Pegelverschiebungsvorgang durch, um ein Pull-up-Ausgabedatensignal DOU mit einem zweiten Spannungsbe­ reich als "hohem" Logikpegel über seine Ausgangsleitung zu übertragen. Hierbei ist der zweite Spannungsbereich breiter als der erste Spannungsbereich, und der hohe Logikpegel des Pull-up-Ausgabedatensignals DOU kann einem Spannungspegel von etwa 5 V entsprechen, er kann aber in Abhängigkeit von ver­ schiedenen Pegeln der Betriebsspannung VDDQ auch andere Werte annehmen.

In einer zu dem ersten Pegelschieberelement ähnlichen Weise empfängt das zweite Pegelschieberelement das Ausgangssignal des NOR-Gatters NOR2 und führt einen Pegelverschiebungsvor­ gang durch, um ein Pull-down-Ausgabedatensignal DOD mit dem zweiten Spannungsbereich, der breiter als der erste Span­ nungsbereich ist, als "hohen" Logikpegel über seine Ausgangs­ leitung zu übertragen. In diesem Fall entspricht der hohe Lo­ gikpegel des Pull-down-Ausgabedatensignals DOD einem hohen Pegel innerhalb des zweiten Spannungsbereichs. In dem Pegel­ schieber 30 entsprechen die Drainanschlüsse der p-Kanal-MOS- Transistoren MP4 und MP6 jeweils den obigen Ausgangsleitun­ gen, die als Ausgangsleitungspaar bezeichnet werden können. Dann wird der Pull-up-Transistor MP8 in der Ausgangstrei­ bereinheit 40 ausgeschaltet, da er als p-Kanal-MOS-Transistor wirkt, und der Pull-down-Transistor MN8 wird eingeschaltet, da er als n-Kanal-MOS-Transistor wirkt. Als Ergebnis hiervon wechseln die endgültigen Ausgabedaten auf niedrigen Logikpe­ gel. Da der niedrige Logikpegel der endgültigen Ausgabedaten als ein Pegel von 0 V betrachtet werden kann, ist es in diesem Fall unzweckmäßig festzustellen, dass die Ausgabedaten in ih­ rem Pegel merklich verschoben wurden. In dem Fall, in dem die endgültigen Ausgabedaten auf hohem Logikpegel liegen, kann jedoch festgestellt werden, dass sie in ihrem Pegel merklich verschoben wurden.

Im Gegensatz zu dem vorstehenden Fall, bei dem die Ausgangs­ daten auf niedrigem Logikpegel bereitgestellt werden, er­ scheint in Fig. 2 das Eingangsdatensignal DATAB, wenn es an dem Eingangsanschluss des getakteten CMOS-Inverterschalt­ kreises innerhalb des ersten Spannungsbereichs auf "niedri­ gem" Logikpegel liegt, an dem Eingangsanschluss des Inverters IN2 in dem Zwischenspeicherschaltkreis L1 auf "hohem" Lo­ gikpegel. In dem Zwischenspeicherschaltkreis L1 stellt der Inverter IN2 das Ausgabedatensignal DATACB mit niedrigem Lo­ gikpegel bereit, und der Inverter IN3 stellt das Ausgabeda­ tensignal DATAC mit hohem Logikpegel bereit. Wenn das Ausga­ bedatensignal DATACB mit niedrigem Logikpegel von dem Inver­ ter IN2 an einen Eingangsanschluss des NOR-Gatters NOR1 in der HZ-Steuereinheit 20 angelegt wird und das Hochimpedanz- Steuersignal HZ mit niedrigem Logikpegel an den anderen Ein­ gangsanschluss des NOR-Gatters NOR1 angelegt wird, dann wech­ selt das Ausgangssignal des NOR-Gatters NOR1 auf hohen Lo­ gikpegel, während das Ausgangssignal des NOR-Gatters NOR2 auf niedrigen Logikpegel wechselt. Bei Empfang des Ausgangs­ signals des NOR-Gatters NOR1 stellt das erste Pegelschie­ berelement das Pull-up-Ausgabedatensignal DOU mit "niedrigem" Logikpegel bereit. Andererseits empfängt das zweite Pegel­ schieberelement das Ausgangssignal des NOR-Gatters NOR2 und führt einen Pegelverschiebungsvorgang durch, um das Pull- down-Ausgabedatensignal DOD mit dem zweiten Spannungsbereich, der breiter als der erste Spannungsbereich ist, als "niedri­ gen" Logikpegel bereitzustellen. Dann wird der Pull-up-Tran­ sistor MP8 in der Ausgabetreibereinheit 40 eingeschaltet, während der Pull-down-Transistor MN8 ausgeschaltet wird. Als Ergebnis hiervon wechseln die endgültigen Ausgabedaten DQ in­ nerhalb des zweiten Spannungsbereichs auf "hohen" Logikpegel. In diesem Fall entspricht der hohe Logikpegel der endgültigen Ausgabedaten einem Pegel von etwa 5 V, wenn die interne Spei­ sespannung VDD einen Pegel von etwa 3,3 V aufweist und die Be­ triebsspannung VDDQ den Pegel von etwa 5 V aufweist. Daher können die endgültigen Ausgabedaten so betrachtet werden, dass sie merklich in ihrem Pegel verschoben sind.

Andererseits wird entweder in einem Schreibmodus oder einem Standby-Modus, nicht im Lesemodus, das Hochimpedanz-Steu­ ersignal HZ mit hohem Logikpegel angelegt. Als Ergebnis hier­ von liegt das Inverse HZB des Hochimpedanz-Steuersignals HZ auf niedrigem Logikpegel. In diesem Fall nehmen die Ausgangs­ signale der NOR-Gatter NOR1 und NOR2 in der HZ-Steuereinheit 20 beide "niedrigen" Logikpegel ein, ungeachtet der logischen Zustände des Ausgabedatensignalpaars DATACB/DATAC. Dann emp­ fängt das erste Pegelschieberelement das Ausgangssignal des NOR-Gatters NOR1 und stellt das Pull-up-Ausgabedatensignal DOU als "hohen" Logikpegel bereit, und das zweite Pegelschie­ berelement empfängt das Ausgangssignal des NOR-Gatters NOR2 und stellt das Pull-down-Ausgabedatensignal DOD als "niedri­ gen" Logikpegel bereit. Als Ergebnis hiervon werden sowohl der Pull-up- als auch der Pull-down-Transistor MP8 und MN8 in der Ausgangstreibereinheit 40 ausgeschaltet, wodurch bewirkt wird, dass ein Ausgangsanschluss des Datenausgabeschaltkrei­ ses in einen "Hochimpedanz"-Zustand wechselt.

In dem Datenausgabeschaltkreis von Fig. 2 müssen die HZ-Steu­ ereinheit 20, der Pegelschieber 30 und die Ausgabetreiberein­ heit 40 für die Ausgabe der endgültigen Daten DQ sequentiell in Funktion gesetzt werden, nachdem das Eingangsdatensignal DATAB an den Ausgabepuffer 10 angelegt wurde. Aus diesem Grund wird der Datenausgabevorgang entlang eines langen Pfa­ des durchgeführt, was zu relativen Verringerungen der Daten­ ausgabegeschwindigkeit und der Hochimpedanz-Übertragungs­ geschwindigkeit führt. Insbesondere ist die Datenausgabege­ schwindigkeit ein kritisches Element in einer Schnittstelle für eine Hochgeschwindigkeitssendeempfänger-Logik (HSTL) oder einer LVTTL-Schnittstelle. Da der Torsteuerungsvorgang der HZ-Steuereinheit 20 und der Pegelverschiebungsvorgang des Pe­ gelschiebers 30 merklich Zeit erfordern, üben sie einen gro­ ßen Einfluss auf die Verzögerung der Datenausgabegeschwindig­ keit aus. Des weiteren weist der in Fig. 2 gezeigte, herkömm­ liche Pegelschieberschaltkreis in Abhängigkeit von verschie­ denen externen Speisespannungspegeln eine unterschiedliche Pull-up-Übergangszeitdauer auf. Als Ergebnis hiervon ist es schwierig, die Datenausgabegeschwindigkeit unter Verwendung eines Pegelschieberschaltkreises einzustellen, und es kann aufgrund einer Differenz zwischen Pull-up- und Pull-down- Ausgabegeschwindigkeiten ein Versatz zwischen Ausgangssigna­ len auftreten.

Daher stellt die vorliegende Erfindung zur Überwindung der vorstehenden Probleme einen Datenausgabeschaltkreis bereit, der in der Lage ist, die Datenausgabegeschwindigkeit und die Hochimpedanz-Übertragungsgeschwindigkeit zu steigern und den Zeitversatz zwischen den Ausgangssignalen bei den Pull-up- und Pull-down-Vorgängen zu eliminieren oder zu minimieren.

Bezüglich des vorliegend verwendeten Pegelschiebers und der zugehörigen Techniken kann auf verschiedene Dokumente des Stands der Technik verwiesen werden. Zum Beispiel ist ein Pe­ gelschieberschaltkreis in der Patentschrift US 5.723.986 of­ fenbart, und ein Ausgabepuffer für ein Halbleiterspeicherbau­ element mit einem Pegelschieberschaltkreis ist in der Patent­ schrift US 5.476.313 offenbart.

Nunmehr werden unter Bezugnahme auf die Fig. 3 und 4 der Auf­ bau und die Betriebsweise eines erfindungsgemäßen Datenausga­ beschaltkreises erläutert.

In Fig. 3 ist der Aufbau des erfindungsgemäßen Datenausgabe­ schaltkreises schematisch als Blockschaltbild gezeigt. Ver­ glichen mit dem Aufbau von Fig. 1 sind der Ausgabepuffer 10 und die Ausgabetreibereinheit 40 in Fig. 3 die gleichen wie jene in Fig. 1, und ein Schaltkreisblock oder HZ-Steuer-/Pe­ gelschieberschaltkreis 25 ist in Fig. 3 anstelle der HZ- Steuereinheit 20 und des Pegelschiebers 30 in Fig. 1 gezeigt. Wie aus Fig. 3 ersichtlich, arbeitet der Ausgabepuffer 10 in Reaktion auf eine interne Speisespannung VDD, und die restli­ chen Blöcke arbeiten in Reaktion auf eine Betriebsspannung VDDQ, die einen höheren Pegel als die interne Speisespannung VDD aufweist. Hierbei kann die Betriebsspannung VDDQ eine ex­ terne Speisespannung sein und nach Bedarf jeden beliebigen Wert aufweisen, z. B. etwa 1,8 V, 2,5 V, 3,3 V oder 5,5 V. Der Blockaufbau von Fig. 3 wird nicht aus der reinen Substitution von zwei Blöcken in Fig. 1 durch einen Block erhalten, son­ dern aus einer Lösung der vorstehend erwähnten herkömmlichen Probleme, was aus der folgenden detaillierten Beschreibung in Verbindung mit Fig. 4 klarer verständlich wird.

Fig. 4 ist ein detailliertes Schaltbild des Datenausgabe­ schaltkreises von Fig. 3 gemäß der bevorzugten Ausführungs­ form der vorliegenden Erfindung. Wie in dieser Zeichnung ge­ zeigt, ist der Ausgabepuffer 10 dafür ausgelegt, ein Ein­ gangsdatensignal DATAB mit einem ersten Spannungsbereich in Reaktion auf ein Taktsteuersignal KDATA zu empfangen und zwi­ schenzuspeichern, um ein Paar von Ausgabedatensignalen DATACB und DATAC bereitzustellen. Der Hochimpedanzsteuer-/Pegel­ schieberschaltkreis 25 ist dafür ausgelegt, Hochimpedanz- Treiberdaten für die Steuerung eines Hochimpedanz-Zustands über ein Paar von Ausgangsleitungen L3 und L4 gemäß einem ersten logischen Zustand abzugeben, zum Beispiel einem "ho­ hen" Logikpegel eines Hochimpedanz-Steuersignals HZ. Der Hochimpedanzsteuer-/Pegelschieberschaltkreis 25 ist außerdem dafür ausgelegt, das Ausgabedatensignalpaar DATACB/DATAC von dem Ausgabepuffer 10 in Abhängigkeit von einem zweiten logi­ schen Zustand des Hochimpedanz-Steuersignals HZ zu empfangen und ein Pull-up-Ausgabedatensignal DOU sowie ein Pull-down- Ausgabedatensignal DOD über die Ausgangsleitungen L3 bezie­ hungsweise L4 zu übertragen. Zu diesem Zeitpunkt weist jedes der Pull-up- und Pull-down-Ausgabedatensignale DOU und DOD einen zweiten Spannungsbereich auf, der breiter als der erste Spannungsbereich ist. Die Ausgabetreibereinheit 40 ist dafür ausgelegt, einen Datenausgangsanschluss L5 in Reaktion auf die Hochimpedanz-Treiberdaten von dem Hochimpedanzsteuer- /Pegelschieberschaltkreis 25 auf dem hohen Impedanzzustand zu halten. Die Ausgabetreibereinheit 40 ist des weiteren dafür ausgelegt, einen Ausgabetreibervorgang in Reaktion auf die Pull-up- und Pull-down-Ausgabedatensignale DOU und DOD von dem Steuer-/Pegelschieberschaltkreis 25 durchzuführen, um die endgültigen Daten DQ über den Datenausgabeanschluss L5 nach außen abzugeben.

In Fig. 4 ist der detaillierte Aufbau des Ausgabepuffers 10 und der Ausgabetreibereinheit 40 jeweils im Wesentlichen der gleiche wie jener in Fig. 2, so dass auf eine Beschreibung derselben verzichtet wird. Der HZ-Steuer-/Pegelschieber­ schaltkreis 25 ist ein Pegelschieber, der gemäß einem techni­ schen Konzept der vorliegenden Erfindung verbessert ist, und er ist mit zwei Pegelschieberelementen versehen. Das erste Pegelschieberelement beinhaltet ein Paar von kreuzgekoppelten p-Kanal-MOS-Transistoren MP5 und MP6, deren Gate-Anschlüsse mit den Drain-Anschlüssen des jeweils anderen Transistors kreuzgekoppelt sind und deren Source-Anschlüsse gemeinsam mit der Betriebsspannung VDDQ verbunden sind, sowie einen Diffe­ renztransistorschaltkreis, der mit einem Paar von n-Kanal- MOS-Transistoren MN5 und MN6 versehen ist. Bei den n-Kanal- MOS-Transistoren MN5 und MN6 sind die Drain-Source-Kanäle je­ weils zwischen den Drain-Anschlüssen der kreuzgekoppelten p- Kanal-MOS-Transistoren MP5 und MP6 und einer Massespannung gebildet, um einen ersten und einen zweiten Strompfad zu de­ finieren, während ihre Gate-Anschlüsse dazu dienen, die Aus­ gabedatensignale DATACB bzw. DATAC mit dem ersten Spannungs­ bereich von dem Ausgabepuffer 10 zu empfangen.

Das erste Pegelschieberelement beinhaltet des weiteren einen Hochimpedanz-Steuerschaltkreis, der mit einem Paar von n- Kanal-MOS-Transistoren MN13 und MN14 versehen ist. Bei dem n- Kanal-MOS-Transistor MN13 ist der Drain-Source-Kanal zwischen einem Source-Anschluss des n-Kanal-MOS-Transistors MN5, der den ersten Strompfad definiert, und der Massespannung gebil­ det, während sein Gate-Anschluss dazu dient, ein erstes Hochimpedanz-Steuersignal HZB zu empfangen. Bei dem n-Kanal- MOS-Transistor MN14 ist der Drain-Source-Kanal parallel zu dem Drain-Source-Kanal des n-Kanal-MOS-Transistors MN6 ge­ schaltet, der den zweiten Strompfad definiert, während sein Gate-Anschluss dazu dient, ein zweites Hochimpedanz- Steuersignal HZ zu empfangen, das den zu jenem des ersten Hochimpedanz-Steuersignals entgegengesetzten logischen Zu­ stand aufweist. Das erste Pegelschieberelement ist des weite­ ren mit einem Pull-up-Schaltkreis versehen, der ein Paar von n-Kanal-MOS-Transistoren MN15 und MN16 beinhaltet, die seri­ ell mit dem Drain-Anschluss des p-Kanal-MOS-Transistors MP6 verbunden sind. Bei den n-Kanal-MOS-Transistoren MN15 und MN16 sind die Drain-Source-Kanäle seriell zwischen der Aus­ gangsleitung L4, die das Pull-down-Ausgabedatensignal DOD mit dem zweiten Spannungsbereich überträgt, und der Betriebsspan­ nung VDDQ eingeschleift, während ihre Gate-Anschlüsse zum Empfangen des ersten Hochimpedanz-Steuersignals HZB bezie­ hungsweise des Ausgabedatensignals DATACB von dem Ausgabepuf­ fer 10 dienen.

Das zweite Pegelschieberelement beinhaltet ein Paar von kreuzgekoppelten p-Kanal-MOS-Transistoren MP3 und MP4, bei denen die Gate-Anschlüsse mit dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt sind und die Source- Anschlüsse gemeinsam mit der Betriebsspannung VDDQ verbunden sind, sowie einen Differenztransistorschaltkreis, der mit ei­ nem Paar von n-Kanal-MOS-Transistoren MN3 und MN4 versehen ist. Bei den n-Kanal-MOS-Transistoren MN3 und MN4 sind die Drain-Source-Kanäle jeweils zwischen den Drain-Anschlüssen der kreuzgekoppelten p-Kanal-MOS-Transistoren MP3 und MP4 und der Massespannung gebildet, um einen ersten und einen zweiten Strompfad zu definieren, während ihre Gate-Anschlüsse dazu dienen, die Ausgabedatensignale DATACB bzw. DATAC mit dem er­ sten Spannungsbereich von dem Ausgabepuffer 10 zu empfangen. Das zweite Pegelschieberelement beinhaltet des weiteren einen Hochimpedanz-Steuerschaltkreis, der mit einem Paar von n- Kanal-MOS-Transistoren MN11 und MN10 versehen ist. Bei dem n- Kanal-MOS-Transistor MN11 ist der Drain-Source-Kanal zwischen einem Source-Anschluss des n-Kanal-MOS-Transistors MN4, der den zweiten Strompfad definiert, und der Massespannung gebil­ det, während sein Gate-Anschluss dazu dient, das erste Hochimpedanz-Steuersignal HZB zu empfangen. Bei dem n-Kanal- MOS-Transistor MN10 ist der Drain-Source-Kanal parallel zu dem Drain-Source-Kanal des n-Kanal-MOS-Transistors MN3 ge­ schaltet, der den ersten Strompfad definiert, während sein Gate-Anschluss dazu dient, das zweite Hochimpedanz- Steuersignal HZ zu empfangen, das den zu jenem des ersten Hochimpedanz-Steuersignals entgegengesetzten logischen Zu­ stand aufweist. Das zweite Pegelschieberelement ist des wei­ teren mit einem Pull-up-Schaltkreis versehen, der einen n- Kanal-MOS-Transistor MN12 beinhaltet, der mit dem Drain- Anschluss des p-Kanal-MOS-Transistors MP4 verbunden ist. Bei dem n-Kanal-MOS-Transistor MN12 ist der Drain-Source-Kanal zwischen der Ausgangsleitung L3, die das Pull-up- Ausgabedatensignal DOU mit dem zweiten Spannungsbereich über­ trägt, und der Betriebsspannung VDDQ gebildet, während sein Gate-Anschluss zum Empfangen des Ausgabedatensignals DATACB von dem Ausgabepuffer 10 dient.

In Fig. 4 gibt es keine aus dem Torsteuerungsvorgang resul­ tierende Verzögerung, da die NOR-Gatter NOR1 und NOR2 von Fig. 2 eliminiert sind.

Als nächstes wird eine detaillierte Beschreibung der Be­ triebsweise das Datenausgabeschaltkreises mit dem vorstehend erwähnten Aufbau gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung angegeben.

In einem Lesemodus eines Halbleiterspeicherbauelementes, in dem in einer Speicherzelle gespeicherte Daten nach außen ab­ gegeben werden, wenn das Eingangsdatensignal DATAB an dem Eingangsanschluss des Ausgabepuffers 10 auf "hohem" Logikpe­ gel innerhalb des ersten Spannungsbereichs anliegt, erscheint es dann als "niedriger" Logikpegel an dem Eingangsanschluss des Inverters IN2. In dem Ausgabepuffer 10 stellt der Inver­ ter IN2 das Ausgabedatensignal DATACB mit hohem Logikpegel bereit, und der Inverter IN3 stellt das Ausgabedatensignal DATAC mit niedrigem Logikpegel bereit. Dann wird in dem Pull- up-Pegelschieberelement des HZ-Steuer-/Pegelschieberschalt­ kreises 25 das Ausgabedatensignal DATACB von dem Inverter IN2 mit hohem Logikpegel an die Gate-Anschlüsse der n-Kanal-MOS- Transistoren MN3 und MN12 angelegt. Wenn das zweite Hochimpe­ danz-Steuersignal HZ mit dem zweiten logischen Zustand, zum Beispiel mit niedrigem Logikpegel, an den Gate-Anschluss des n-Kanal-MOS-Transistors MN10 angelegt wird, wird das erste Hochimpedanz-Steuersignal HZB mit hohem Logikpegel an den Ga­ te-Anschluss des n-Kanal-MOS-Transistors MN11 angelegt, da es das Inverse des zweiten Hochimpedanz-Steuersignals HZ ist. Das Ausgabedatensignal DATAC von dem Inverter IN3 mit niedri­ gem Logikpegel wird an den Gate-Anschluss des n-Kanal-MOS- Transistors MN4 angelegt.

Als Ergebnis hiervon werden die n-Kanal-MOS-Transistoren MN3, MN11 und MN12 alle eingeschaltet, während die n-Kanal-MOS- Transistoren MN10 und MN4 beide ausgeschaltet werden. Da der n-Kanal-MOS-Transistor MN3 eingeschaltet wird, wird eine Ga­ te-Spannung des p-Kanal-MOS-Transistors MP4 auf einen Masse­ spannungspegel, zum Beispiel 0 V, abgesenkt, wodurch bewirkt wird, dass der p-Kanal-MOS-Transistor MP4 eingeschaltet wird, um die Betriebsspannung VDDQ zu der Ausgangsleitung L3 zu transferieren. Zu diesem Zeitpunkt wird der p-Kanal-MOS- Transistor MP3, wenn die Betriebsspannung VDDQ auf der Aus­ gangsleitung L3 den maximalen Pegel aufweist, vollständig ausgeschaltet, da sein Gate-Anschluss mit der Ausgangsleitung L3 verbunden ist. In diesem Fall wird, da der n-Kanal-MOS- Transistor MN4 ausgeschaltet bleibt, die Spannung mit hohem Pegel auf der Ausgangsleitung L3 an den Gate-Anschluss des Pull-up-Transistors MP8 in der Ausgabetreibereinheit 40 di­ rekt ohne jegliche Reduktion des Pegels innerhalb des zweiten Spannungsbereichs (von 0 V bis VDDQ) angelegt, obwohl der n- Kanal-MOS-Transistor MN11 eingeschaltet bleibt. Hierbei wirkt der n-Kanal-MOS-Transistor MN12 so, dass er die Ausgangslei­ tung L3 schnell auf den Pegel der Betriebsspannung VDDQ hoch­ zieht, wenn das Eingabedatensignal DATAB auf "hohem" Logikpe­ gel liegt.

Mit anderen Worten weist die Ausgangsleitung L3 einen Pegel von etwa 0 V auf, wenn das Eingangsdatensignal DATAB auf "niedrigem" Logikpegel liegt. Aus diesem Grund ist in dem Fall, in dem das Eingangsdatensignal DATAB nachfolgend mit "hohem" Logikpegel angelegt wird, merklich Zeit erforderlich, um die Ausgangsleitung L3 ausreichend auf den Pegel der Be­ triebsspannung VDDQ anzuheben. Diesbezüglich empfängt in dem vorstehenden Fall der n-Kanal-MOS-Transistor MN12 die Be­ triebsspannung VDDQ direkt an seinem Drain-Anschluss und transferiert diese zu der Ausgangsleitung L3, um die Pull-up- Zeit zu minimieren. Als Ergebnis hiervon wird das Pull-up- Ausgabedatensignal DOU mit dem zweiten Spannungsbereich, der breiter als der erste Spannungsbereich ist, schnell als "ho­ her" Logikpegel zu der Ausgangsleitung L3 transferiert.

Es ist üblich, dass die Pull-up-Geschwindigkeit kleiner als die Pull-down-Geschwindigkeit ist, was zum Auftreten eines Zeitversatzes zwischen Ausgabesignalen führt. In der vorlie­ genden Ausführungsform wirkt der n-Kanal-MOS-Transistor MN12 dahingehend, den Zeitversatz in den Pull-up- und Pull-down- Vorgängen zu minimieren. Eine derartige Minimierung des Zeit­ versatzes bedeutet, dass ein Zwischenspeichervorgang nach ei­ nem Triggervorgang schnell durchgeführt wird. Hierbei ist die perfekte Verhinderung eines Leckstroms der Grund, warum der n-Kanal-MOS-Transistor MN12 als Transistor für den Pull-up- Vorgang hoher Geschwindigkeit verwendet wird. Das heißt, in dem Fall, in dem ein gegebener Transistor ein solcher vom p- Kanal-Typ ist, kann dieser unabhängig von seiner Gate- Spannung stets eingeschaltet sein, wenn die externe Speise­ spannung auf hohem Pegel liegt.

Des weiteren ermöglicht die Verwendung des n-Kanal-MOS- Transistors MN12, dass der Pull-up-Transistor MP8 in der Aus­ gabetreibereinheit 40 ohne Vergrößerung seiner Abmessung eine ausreichende Treiberfähigkeit aufweist. Demzufolge wird das Eingangsdatensignal DATAB direkt an das mit der Ausgangslei­ tung L3 verbundene Pegelschieberelement angelegt, ohne dem Logik-Torsteuerungsvorgang unterworfen zu werden, und wird dann schnell als das Pull-up-Ausgabedatensignal DOU durch den Hochgeschwindigkeits-Pegelverschiebungsvorgang des Pegel­ schieberelements transferiert. Der hohe Logikpegel des Pull- up-Ausgabedatensignals DOU kann einem Spannungspegel von etwa 5 V entsprechen, er kann in Abhängigkeit von verschiedenen Pe­ geln der Betriebsspannung VDDQ aber auch andere Werte anneh­ men.

Andererseits wird das mit der Ausgangsleitung L4 verbundene Pull-down-Pegelschieberelement in der folgenden Weise betrie­ ben. So wird in dem Fall, in dem das Eingangsdatensignal DATAB ähnlich wie im vorstehenden Fall auf "hohem" Logikpegel liegt, das Ausgabedatensignal DATAC von dem Inverter IN3 mit niedrigem Logikpegel an den Gate-Anschluss des n-Kanal-MOS- Transistors MN6 angelegt. Das zweite Hochimpedanz- Steuersignal HZ wird mit niedrigem Logikpegel an den Gate- Anschluss des n-Kanal-MOS-Transistors MN14 angelegt, und das erste Hochimpedanz-Steuersignal HZB wird mit hohem Logikpegel an die Gate-Anschlüsse der n-Kanal-MOS-Transistoren MN13 und MN15 angelegt, da es das Inverse des zweiten Hochimpedanz- Steuersignals HZ ist. Das Ausgabedatensignal DATACB von dem Inverter IN2 mit hohem Logikpegel wird an die Gate-Anschlüsse der n-Kanal-MOS-Transistoren MN5 und MN16 angelegt.

Als Ergebnis hiervon werden die n-Kanal-MOS-Transistoren MN5, MN13, MN15 und MN16 alle eingeschaltet, während die n-Kanal- MOS-Transistoren MN14 und MN6 beide ausgeschaltet werden. Wenn die n-Kanal-MOS-Transistoren MN5 und MN13 eingeschaltet werden, wird eine Gate-Spannung des p-Kanal-MOS-Transistors MP6 auf den Massespannungspegel, zum Beispiel 0 V, abgesenkt, wodurch bewirkt wird, dass der p-Kanal-MOS-Transistor MP6 eingeschaltet wird, um die Betriebsspannung VDDQ zu der Aus­ gangsleitung L4 zu transferieren. Hierbei ist der erste Strompfad durch den Drain-Source-Kanal des Differenz-Tran­ sistors MN5 definiert, und der zweite Strompfad ist durch den Drain-Source-Kanal des Differenz-Transistors MN6 definiert.

Zu diesem Zeitpunkt wird, wenn die Betriebsspannung VDDQ auf der Ausgangsleitung L4 den maximalen Pegel aufweist, der p- Kanal-MOS-Transistor MP5 vollständig ausgeschaltet, da sein Gate-Anschluss mit der Ausgangsleitung L4 verbunden ist. In diesem Fall wird, da die n-Kanal-MOS-Transistoren MN14 und MN6 beide ausgeschaltet bleiben, der hohe Spannungspegel auf der Ausgangsleitung L4 an den Gate-Anschluss des Pull-down- Transistors MN8 in der Ausgabetreibereinheit 40 direkt ohne jegliche Reduktion des Pegels innerhalb des zweiten Span­ nungsbereichs angelegt. Hierbei wirken die n-Kanal-MOS- Transistoren MN15 und MN16 dahingehend, die Ausgangsleitung L4 schnell auf den Pegel der Betriebsspannung VDDQ hochzuzie­ hen, wenn das Eingangsdatensignal DATAB auf "hohem" Logikpe­ gel liegt. Demzufolge wird das Eingangsdatensignal DATAB di­ rekt an das mit der Ausgangsleitung L4 verbundene Pegelschie­ berelement angelegt, ohne dem Logik-Torsteuerungsvorgang un­ terworfen zu sein, und dann schnell als das Pull-down- Ausgabedatensignal DOD mit hohem Logikpegel durch den Hochge­ schwindigkeits-Pegelverschiebungsvorgang des Pegelschieber­ elements transferiert. Dann werden die in ihrem Pegel ver­ schobenen Pull-up- und Pull-down-Ausgabedatensignale DOU und DOD auf den Ausgangsleitungen L3 und L4 jeweils mit hohem Lo­ gikpegel an die Ausgabetreibereinheit 40 angelegt. In der Ausgabetreibereinheit 40 wird der Pull-up-Transistor MP8 aus­ geschaltet, da er als p-Kanal-MOS-Transistor wirkt, und der Pull-down-Transistor MN8 wird eingeschaltet, da er als n- Kanal-MOS-Transistor wirkt. Als Ergebnis hiervon wechseln die endgültigen Ausgabedaten auf niedrigen Logikpegel innerhalb des zweiten Spannungsbereichs.

Im Gegensatz zum vorstehenden Fall, in dem die Ausgabedaten in Fig. 4 mit niedrigem Logikpegel bereitgestellt werden, er­ scheint das Eingangsdatensignal DATAB, wenn es an dem Ein­ gangsanschluss des Ausgabepuffers 10 auf "niedrigem" Logikpe­ gel innerhalb des ersten Spannungsbereichs anliegt, mit "ho­ hem" Logikpegel am Eingangsanschluss des Inverters IN2. Als Ergebnis hiervon liefert der Ausgabepuffer 10 das Ausgabeda­ tensignal DATACB mit niedrigem Logikpegel und das Ausgabeda­ tensignal DATAC mit hohem Logikpegel. Dann wird in dem Pull- up-Pegelschieberelement des HZ-Steuer-/Pegelschieberschalt­ kreises 25 das Ausgabedatensignal DATACB mit niedrigem Lo­ gikpegel von dem Ausgabepuffer 10 an die Gate-Anschlüsse der n-Kanal-MOS-Transistoren MN3 und MN12 angelegt. Wenn das zweite Hochimpedanz-Steuersignal HZ mit niedrigem Logikpegel an den Gate-Anschluss des n-Kanal-MOS-Transistors MN10 ange­ legt wird, wird das erste Hochimpedanz-Steuersignal HZB mit hohem Logikpegel an den Gate-Anschluss des n-Kanal-MOS- Transistors MN11 angelegt, da es das Inverse des zweiten Hochimpedanz-Steuersignals HZ ist. Das Ausgabedatensignal DATAC von dem Ausgabepuffer 10 mit hohem Logikpegel wird an den Gate-Anschluss des n-Kanal-MOS-Transistors MN4 angelegt.

Als Ergebnis hiervon werden die n-Kanal-MOS-Transistoren MN4 und MN11 beide eingeschaltet, während die n-Kanal-MOS- Transistoren MN3, MN10 und MN12 alle ausgeschaltet werden. Wenn die n-Kanal-MOS-Transistoren MN4 und MN11 eingeschaltet werden, wird eine Gate-Spannung des p-Kanal-MOS-Transistors MP3 auf den Massespannungspegel, zum Beispiel 0 V, abgesenkt, wodurch bewirkt wird, dass der p-Kanal-MOS-Transistor MP3 eingeschaltet wird. Das Einschalten des p-Kanal-MOS- Transistors MP3 bewirkt, dass die Gate-Spannung des p-Kanal- MOS-Transistors MP4 auf den Pegel der Betriebsspannung VDDQ ansteigt. Als Ergebnis hiervon wird der p-Kanal-MOS- Transistor MP4 vollständig ausgeschaltet, und der Span­ nungspegel der Ausgangsleitung L3 fällt durch die n-Kanal- MOS-Transistoren MN4 und MN11 auf 0 V ab.

Zu diesem Zeitpunkt wirkt der n-Kanal-MOS-Transistor MN12 nicht dahingehend, dass die Betriebsspannung VDDQ zu der Aus­ gangsleitung L3 transferiert wird, da er ausgeschaltet bleibt. Demzufolge wird das Pull-up-Ausgabedatensignal DOU schnell mit "niedrigem" Logikpegel zu der Ausgangsleitung L3 übertragen. Andererseits wird das Pull-down-Ausgabedaten­ signal DOD durch den Pegelverschiebungsvorgang des Pull-down- Pegelschieberelements, das mit der Ausgangsleitung L4 verbun­ den ist, schnell zu der Ausgangsleitung L4 übertragen. Dann werden die in ihrem Pegel verschobenen Pull-up- und Pull- down-Ausgabedatensignale DOU und DOD auf den Ausgangsleitun­ gen L3 und L4 jeweils mit niedrigem Logikpegel an die Ausga­ betreibereinheit 40 angelegt. In der Ausgabetreibereinheit 40 wird der Pull-up-Transistor MP8 eingeschaltet, da er als p- Kanal-MOS-Transistor wirkt, und der Pull-down-Transistor MN8 wird ausgeschaltet, da er als n-Kanal-MOS-Transistor wirkt. Als Ergebnis hiervon wechseln die endgültigen Ausgabedaten innerhalb des zweiten Spannungsbereichs auf hohen Logikpegel. Aus der vorstehend erläuterten Betriebsweise des Datenausga­ beschaltkreises der Erfindung ist ersichtlich, dass die Da­ tenausgabegeschwindigkeit im Vergleich zu dem herkömmlichen Datenausgabeschaltkreis relativ hoch ist.

Andererseits wird entweder in einem Schreibmodus oder in ei­ nem Standby-Modus des Halbleiterspeicherbauelements, nicht im Lesemodus, das zweite Hochimpedanz-Steuersignal HZ mit hohem Logikpegel angelegt. Als Ergebnis hiervon liegt das erste Hochimpedanz-Steuersignal HZB, welches das Inverse des zwei­ ten Hochimpedanz-Steuersignals HZ ist, auf niedrigem Logikpe­ gel. In diesem Fall werden die n-Kanal-MOS-Transistoren in dem HZ-Steuer-/Pegelschieberschaltkreis 25 in Reaktion auf das erste und das zweite Hochimpedanz-Steuersignal HZB und HZ betrieben, die an deren Gate-Anschlüssen empfangen werden, um das Pull-up-Ausgabedatensignal DOU mit "hohem" Logikpegel be­ ziehungsweise das Pull-down-Ausgabedatensignal DOD mit "nied­ rigem" Logikpegel zu übertragen. Dann werden in der Ausgabe­ treibereinheit 40 der Pull-up-Transistor MP8 und der Pull- down-Transistor MN8 beide ausgeschaltet, wodurch bewirkt wird, dass der Ausgangsanschluss L5 im Vergleich zu dem her­ kömmlichen Datenausgabeschaltkreis relativ schnell in den "Hochimpedanz"-Zustand gelangt.

Mit anderen Worten werden das erste und das zweite Hochimpe­ danz-Steuersignal HZB und HZ, da sie nicht mit den Ausgabeda­ tensignalen DATACB und DATAC kombiniert werden, direkt an den HZ-Steuer-/Pegelschieberschaltkreis 25 angelegt, ohne an Lo­ gik-Torsteuerungselemente angelegt zu werden. Demzufolge wird das Pull-up-Ausgabedatensignal DOU für die Steuerung des Hochimpedanz-Zustands direkt mit "hohem" Logikpegel übertra­ gen, und das Pull-down-Ausgabedatensignal DOD für die Steue­ rung des Hochimpedanz-Zustands wird direkt mit "niedrigem" Logikpegel übertragen, was zu einer Verbesserung der Hochim­ pedanz-Übertragungsgeschwindigkeit führt.

Daher kann die Erfindung die vorstehend erwähnten herkömmli­ chen Probleme durch Steigern der Datenausgabegeschwindigkeit und der Hochimpedanz-Übertragungsgeschwindigkeit und Elimi­ nieren oder Minimieren des Zeitversatzes zwischen den Ausga­ besignalen in den Pull-up- und Pull-down-Vorgängen lösen, oh­ ne dass ein Leckstromproblem auftritt. Des weiteren ermög­ licht die Erfindung, dass die Ausgabetreibereinheit 40 eine ausreichende Treiberfähigkeit ohne Vergrößern ihrer Transi­ storabmessung aufweist.

Während die bevorzugten Ausführungsformen der vorliegenden Erfindung zur Illustration offenbart wurden, erkennt der Fachmann, dass verschiedene Modifikationen, Hinzufügungen und Substitutionen möglich sind, ohne vom Umfang und Wesen der Erfindung abzuweichen, wie sie in den begleitenden Ansprüchen definiert ist. Die Transistoren in dem HZ-Steuer-/Pegel­ schieberschaltkreis können in ihrer Anzahl erhöht oder ver­ ringert werden, und jeder der Pull-up- und Pull-down- Transistoren kann von einem anderen Kanaltyp sein oder durch einen Bipolartransistor ersetzt werden.

Wie aus der vorstehenden Beschreibung ersichtlich, ist der Datenausgabeschaltkreis mit dem verbesserten Pegelschieber gemäß der Erfindung in der Lage, die Datenausgabegeschwindig­ keit und die Hochimpedanz-Übertragungsgeschwindigkeit zu steigern und den Zeitversatz zwischen den Ausgabesignalen in den Pull-up- und Pull-down-Vorgängen zu eliminieren oder zu minimieren, ohne dass ein Leckstromproblem auftritt. Des wei­ teren ist der Datenausgabeschaltkreis in der Lage, die Strom­ treiberfähigkeit der Ausgabetreibereinheit zu verbessern. Da­ her ist die vorliegende Erfindung vorteilhaft auf ein Halb­ leiterbauelement mit höherer Geschwindigkeit anwendbar.

Claims (11)

1. Datenausgabeschaltkreis für ein Halbleiterbauelement, mit:

• - einem Ausgabepuffer (10) zum Empfangen und Zwischen­ speichern eines Eingangsdatensignals (DATAB) mit ei­ nem ersten Spannungsbereich in Reaktion auf ein Taktsteuersignal (KDATA), um ein Paar von Ausgabeda­ tensignalen (DATAC, DATACB) bereitzustellen,
• - Hochimpedanzsteuer-/Pegelschiebermitteln (25) zum Abgeben von Hochimpedanz-Treiberdaten für die Steue­ rung eines Hochimpedanz-Zustands über ein Paar von Ausgangsleitungen (L3, L4) in Abhängigkeit von einem ersten logischen Zustand eines Hochimpedanz- Steuersignals und zum Empfangen des Ausgabedatensig­ nalpaars von dem Ausgabepuffer in Abhängigkeit von einem zweiten logischen Zustand des Hochimpedanz- Steuersignals und zum Übertragen eines Pull-up-Aus­ gabedatensignals und eines Pull-down-Ausgabedaten­ signals über die jeweilige Ausgangsleitung, wobei je­ des der Pull-up- und Pull-down-Ausgabedatensignale einen zweiten Spannungsbereich aufweist, der breiter als der erste Spannungsbereich ist, und
• - einer Ausgabetreibereinheit (40) zum Halten eines Da­ tenausgabeanschlusses (DQ) in dem Hochimpedanz- Zustand in Reaktion auf die Hochimpedanz-Treiberdaten von den Hochimpedanzsteuer-/Pegelschiebermitteln und zum Durchführen eines Ausgabetreibervorgangs in Reak­ tion auf die Pull-up- und Pull-down-Ausgabedaten­ signale von den Hochimpedanzsteuer-/Pegelschie­ bermitteln, um endgültige Daten über den Datenausga­ beanschluss nach außen abzugeben.

2. Datenausgabeschaltkreis nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Ausgabepuffer einen getakteten CMOS-Inverterschaltkreis und einen Inverterzwischenspei­ cherschaltkreis beinhaltet.

3. Datenausgabeschaltkreis nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der erste logische Zustand des Hochimpedanz-Steuersignals ein "hoher" Logikpegel ist und der zweite logische Zustand desselben ein "nied­ riger" Logikpegel ist.

4. Datenausgabeschaltkreis nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass es für ein Halb­ leiterspeicherbauelement mit flüchtigem Speicher dient.

5. Pegelschieberschaltkreis für ein Halbleiterspeicherbau­ element, mit:

• - einem Paar von kreuzgekoppelten p-Kanal-MOS-Tran­ sistoren, bei denen die Gate-Anschlüsse mit dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt sind und die Source-Anschlüsse gemein­ sam mit einer Betriebsspannung (VDDQ) verbunden sind,
• - Differenz-Transistormitteln, die ein Paar von n-Ka­ nal-MOS-Transistoren beinhalten, deren Drain-Source- Kanäle jeweils zwischen den Drain-Anschlüssen der kreuzgekoppelten p-Kanal-MOS-Transistoren und einer Massespannung gebildet sind, um einen ersten und ei­ nen zweiten Strompfad zu definieren, während ihre Ga­ te-Anschlüsse zum Empfangen eines Paars von Ausgabe­ datensignalen mit einem ersten Spannungsbereich die­ nen,
• - Hochimpedanz-Steuermitteln, die ein Paar von n-Kanal- MOS-Transistoren beinhalten, von denen bei einem der Drain-Source-Kanal zwischen einem Source-Anschluss des n-Kanal-MOS-Transistors, der den ersten Strompfad definiert, und der Massespannung gebildet ist und sein Gate-Anschluss zum Empfangen eines ersten Hochimpedanz-Steuersignals ausgebildet ist und bei dem anderen der Drain-Source-Kanal parallel zu dem Drain-Source-Kanal des n-Kanal-MOS-Transistors ge­ schaltet ist, der den zweiten Strompfad definiert, und sein Gate-Anschluss zum Empfangen eines zweiten Hochimpedanz-Steuersignals dient, wobei das zweite Hochimpedanz-Steuersignal den entgegengesetzten logi­ schen Zustand zu jenem des ersten Hochimpedanz- Steuersignals aufweist, und
• - Pull-up-Mitteln, die ein Paar von n-Kanal-MOS-Tran­ sistoren beinhalten, die seriell zu einem jeweiligen der Drain-Anschlüsse der kreuzgekoppelten p-Kanal- MOS-Transistoren geschaltet sind und deren Drain- Source-Kanäle seriell zwischen eine Ausgangsleitung, die ein Pull-down-Ausgabedatensignal mit einem zwei­ ten Spannungsbereich überträgt, und der Betriebsspan­ nung eingeschleift sind und deren Gate-Anschlüsse zum Empfangen des ersten Hochimpedanz-Steuersignals und eines jeweiligen der Ausgabedatensignale dienen.

6. Pegelschieberschaltkreis nach Anspruch 5, weiter dadurch gekennzeichnet, dass das zweite Hochimpedanz-Steuer­ signal einen hohen Logikpegel in entweder einem Schreib­ modus oder einem Standby-Modus aufweist.

7. Pegelschieberschaltkreis nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass das zweite Hochimpedanz- Steuersignal im Lesemodus einen niedrigen Logikpegel aufweist.

8. Pegelschieberschaltkreis für ein Halbleiterbauelement, mit

• - einem Paar von kreuzgekoppelten p-Kanal-MOS-Transi­ storen, deren Gate-Anschlüsse mit dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt sind und deren Source-Anschlüsse gemeinsam mit einer Be­ triebsspannung verbunden sind,
• - Differenz-Transistormitteln, die ein Paar von n- Kanal-MOS-Transistoren beinhalten, deren Drain- Source-Kanäle jeweils zwischen den Drain-Anschlüssen der kreuzgekoppelten p-Kanal-MOS-Transistoren und ei­ ner Massespannung gebildet sind, um einen ersten und einen zweiten Strompfad zu definieren, während ihre Gate-Anschlüsse zum Empfangen eines Paars von Ausga­ bedatensignalen mit einem ersten Spannungsbereich dienen,
• - Hochimpedanz-Steuermitteln, die ein Paar von n-Kanal- MOS-Transistoren beinhalten, von denen bei einem der Drain-Source-Kanal zwischen einem Source-Anschluss des n-Kanal-MOS-Transistors, der den zweiten Strom­ pfad definiert, und der Massespannung gebildet ist und sein Gate-Anschluss zum Empfangen eines ersten Hochimpedanz-Steuersignals dient und bei dem anderen der Drain-Source-Kanal parallel zu dem Drain-Source- Kanal des n-Kanal-MOS-Transistors geschaltet ist, der den ersten Strompfad definiert, und sein Gate-An­ schluss zum Empfangen eines zweiten Hochimpedanz- Steuersignals dient, wobei das zweite Hochimpedanz- Steuersignal den entgegengesetzen logischen Zustand zu jenem des ersten Hochimpedanz-Steuersignals auf­ weist, und
• - Pull-up-Mitteln, die einen n-Kanal-MOS-Transistor be­ inhalten, der mit einem der Drain-Anschlüsse der kreuzgekoppelten p-Kanal-MOS-Transistoren verbunden ist und bei dem der Drain-Source-Kanal zwischen einer Ausgangsleitung, die ein Pull-up-Ausgabedatensignal mit einem zweiten Spannungsbereich überträgt, und der Betriebsspannung gebildet ist und sein Gate-Anschluss zum Empfangen von einem der Ausgabedatensignale dient.

9. Pegelschieberschaltkreis nach Anspruch 8, weiter dadurch gekennzeichnet, dass das erste Hochimpedanz-Steuersignal entweder in einem Schreibmodus oder in einem Standby- Modus einen niedrigen Logikpegel aufweist.

10. Pegelschieberschaltkreis nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass das erste Hochimpedanz- Steuersignal in einem Lesemodus einen hohen Logikpegel aufweist.

11. Verfahren zum Abgeben von Daten in einem Halbleiterspei­ cherbauelement, gekennzeichnet durch folgende Schritte:

• a) Empfangen und Zwischenspeichern eines internen Ein­ gangsdatensignals mit einem ersten Spannungsbereich in Reaktion auf ein Taktsteuersignal, um ein Paar von Ausgabedatensignalen bereitzustellen,
• b) Pegelverschieben der Ausgabedatensignale unter Ver­ wendung eines Pegelschiebers, während ein Hochimpe­ danz-Steuersignal einen ersten logischen Zustand auf­ rechterhält, Übertragen der in ihrem Pegel verschobe­ nen Signale als Pull-up- bzw. Pull-down-Ausgabedaten­ signal mit einem zweiten Spannungsbereich, der brei­ ter als der erste Spannungsbereich ist, und Anlegen der Ausgabedatensignale direkt an den Pegelschieber, um Hochimpedanz-Treiberdaten zur Steuerung eines Hochimpedanz-Zustands zu erzeugen, wenn das Hochimpe­ danz-Steuersignal einen zweiten logischen Zustand einnimmt, und
• c) Halten eines Datenausgabeanschlusses auf dem Hochim­ pedanz-Zustand in Reaktion auf die Hochimpedanz-Trei­ berdaten und Durchführen eines Ausgabetreibervorgangs in Reaktion auf das Pull-up- und Pull-down-Ausgabe­ datensignal, um endgültige Daten über den Datenausga­ beanschluss nach außen abzugeben.