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KR20010028917A - 레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법 - Google Patents

레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법 Download PDF

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KR20010028917A
KR20010028917A KR1019990041449A KR19990041449A KR20010028917A KR 20010028917 A KR20010028917 A KR 20010028917A KR 1019990041449 A KR1019990041449 A KR 1019990041449A KR 19990041449 A KR19990041449 A KR 19990041449A KR 20010028917 A KR20010028917 A KR 20010028917A
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South Korea
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high impedance
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data
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김수환
서영호
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윤종용
삼성전자 주식회사
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Abstract

레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법이 개시된다. 그러한 반도체 장치의 데이터 출력회로는, 제1전압 범위를 가지는 입력데이터 신호를 클럭제어신호에 응답하여 수신하고 래치하여 출력데이터 신호페어로서 출력하는 출력버퍼; 하이 임피던스상태를 제어하기 위한 하이 임피던스 구동데이터를 출력라인쌍을 통해 출력하며, 상기 하이 임피던스 콘트롤 신호의 제2상태에 따라 상기 출력데이터 신호페어를 수신하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호 및 풀다운 출력데이터 신호를 상기 출력라인쌍을 통해 각기 출력하는 하이 임피던스 콘트롤 및 레벨시프터; 및 상기 임피던스 구동데이터에 응답하여 데이터 출력단을 하이 임피던스 상태로 유지하며, 외부에 제공될 출력 데이터를 상기 데이터 출력단을 통하여 출력하기 위해 상기 풀업 데이터 신호 및 풀다운 데이터 신호에 응답하여 출력드라이빙을 수행하는 출력드라이버를 가짐에 의해, 데이터 출력 스피드 및 하이임피던스 천이 스피드가 개선되고, 우수한 드라이빙 능력이 얻어진다.

Description

레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법{Data output circuit with level shifter in semiconductor device and data output method thereof}
본 발명은 데이터 입/출력 회로에 관한 것으로, 특히 반도체 장치의 데이터 출력회로에 관한 것이다.
반도체 집적회로의 복잡성이 높아감에 따라, 실리콘 칩상에 집적되는 CMOS트랜지스터의 개수도 그에 따라 비례적으로 증가한다. 전력의 소모를 줄이고 동작속도를 증가시키기 위해 칩의 내부에 사용되는 전원공급전압은 예를들어 5볼트(Volt)에서 3.3볼트, 2.5볼트 또는 그 이하의 볼트로 계속 감소되는 추세이다. 따라서, 통상의 반도체 메모리등의 집적회로 칩에는 외부의 전원전압을 강하하여 내부의 회로들에 필요한 전압을 생성하는 내부전원전압 발생회로가 설치된다. 반대로, 칩 외부 디바이스와의 인터페이스 및 칩 내부의 특정한 트랜지스터들에 대한 구동능력을 증가시키기 위해서는 상대적으로 높은 전압도 필요하므로, 외부의 전원전압을 승압하여 워드라인등 필요한 회로들에 승압된 전압을 제공하는 승압회로도 흔히 채용되어진다.
상기 내부전원전압 발생회로를 가지는 반도체 장치(device)에서, 외부 디바이스와의 신호 인터페이스 레벨을 맞추기 위해 다양한 종류의 외부전원전압 레벨에 따라 동작되는 출력회로가 필요해진다. 상기 반도체 장치의 데이터 출력회로는 통상적으로 출력버퍼, 하이임피던스 콘트롤회로, 및 출력드라이버 이외에도, 내부전원전압의 레벨로 생성된 출력 데이터를 외부전압의 레벨로 변환하여 출력단으로 출력하기 위하여 전압레벨 변환용 레벨시프터를 가진다.
그러한, 반도체 장치의 데이터 출력회로에서, 출력버퍼로부터 출력되는 출력데이터 신호페어는 하이임피던스 콘트롤회로블럭에 인가되어 2차적인 출력데이터 신호페어로 생성된다. 그런 후 생성된 출력데이터 신호페어는 레벨시프터에 의해 전압변환이 행하여진 다음, 출력드라이버를 통해 외부로 출력될 최종적인 출력데이터로서 출력되는데, 그러한 출력과정에 따른 여러 가지 문제점들이 있어왔다. 그러한 문제점들중 주된 문제점들은 후술되는 본 발명의 실시예내에서의 설명에 의해 보다 명확해질 것이지만, 바로, 데이터 출력 스피드 및 하이임피던스 천이 스피드가 늦고, 풀업동작과 풀다운 동작시 출력신호의 스큐가 발생하는 문제들이다.
따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 반도체 장치의 데이터 출력회로를 제공함에 있다.
본 발명의 다른 목적은 데이터 출력 스피드 및 하이임피던스 천이 스피드를 증가 또는 최대화시킬 수 있는 데이터 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 풀업동작과 풀다운 동작시 출력신호들간의 스큐를 최소화할 수 있는 데이터 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 출력 스피드 및 하이임피던스 천이 스피드를 증가 또는 최대화시키면서도 우수한 드라이빙 능력 및 저 누설전류 특성을 가지는 레벨시프팅 회로를 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 반도체 장치의 데이터 출력회로는, 제1전압 범위를 가지는 입력데이터 신호를 클럭제어신호에 응답하여 수신하고 래치하여 출력데이터 신호페어로서 출력하는 출력버퍼; 하이 임피던스 콘트롤 신호의 제1상태에 따라 하이 임피던스상태를 제어하기 위한 하이 임피던스 구동데이터를 출력라인쌍을 통해 출력하며, 상기 하이 임피던스 콘트롤 신호의 제2상태에 따라 상기 출력데이터 신호페어를 수신하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호 및 풀다운 출력데이터 신호를 상기 출력라인쌍을 통해 각기 출력하는 하이 임피던스 콘트롤 및 레벨시프터; 및 상기 임피던스 구동데이터에 응답하여 데이터 출력단을 하이 임피던스 상태로 유지하며, 외부에 제공될 출력 데이터를 상기 데이터 출력단을 통하여 출력하기 위해 상기 풀업 데이터 신호 및 풀다운 데이터 신호에 응답하여 출력드라이빙을 수행하는 출력드라이버를 구비함을 특징으로 한다.
또한, 본 발명의 기술적사상의 일 아스팩트에 따라, 반도체 장치의 데이터 출력방법은: 제1전압 범위를 가지는 내부적 입력데이터 신호를 클럭제어신호에 따라 수신하고 래치하여 출력데이터 신호페어를 준비하는 단계와; 하이 임피던스 콘트롤 신호가 제2상태를 유지하는 동안에 상기 출력데이터 신호페어를 레벨시프터로써 레벨시프팅하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호 및 풀다운 출력데이터 신호로서 출력하고, 상기 하이 임피던스 콘트롤 신호가 제1상태로 되는 경우에 상기 신호를 상기 레벨시프터에 직접적으로 인가시켜 하이 임피던스상태를 제어하기 위한 하이 임피던스 구동데이터를 얻는 단계와; 상기 하이 임피던스 구동데이터를 얻을 시 데이터 출력단을 하이 임피던스 상태로 유지하며, 상기 풀업 데이터 신호 및 풀다운 데이터 신호의 출력에 대응하여 출력드라이빙을 행하여 상기 데이터 출력단에 외부에 제공될 출력 데이터를 제공하는 단계를 가진다.
상기한 본 발명의 데이터 출력회로에 의하면, 데이터 출력 스피드 및 하이임피던스 천이 스피드가 개선되고, 풀업동작과 풀다운 동작시 출력신호들간의 스큐가 최소화되며, 우수한 드라이빙 능력이 얻어진다.
도 1은 통상적(컨벤셔널)인 데이터 출력회로의 개략적 블록도,
도 2는 도 1에 도시된 데이터 출력회로의 상세회로도,
도 3은 본 발명에 따른 데이터 출력회로의 블록도, 및
도 4는 도 3의 데이터 출력회로의 일 실시예에 따른 상세회로도.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 본 발명에 대한 보다 철저한 이해를 위해 통상적인 데이터 출력회로를 도 1 및 도 2를 참조하여 설명한다. 도 1은 통상적(컨벤셔널)인 데이터 출력회로의 개략적 블록도로서, 출력버퍼(10), HZ(하이 임피던스)콘트롤부(20), 레벨 시프터(30), 출력 드라이버(40)의 상호연결 구성이 나타나 있다. 도면에서 출력버퍼(10)와 HZ콘트롤부(20)는 내부전원전압 VDD을 받아서 동작을 행하고, 레벨 시프터(30)와 출력 드라이버(40)는 상기 내부전원전압 VDD보다는 높은 레벨의 동작전원전압 VDDQ를 받아서 동작을 행한다. 여기서, 상기 동작전원전압 VDDQ은 외부전원전압이 될 수 있으며 사안에 따라 약 1.8볼트(Volt), 2.5볼트, 3.3볼트, 또는 5볼트중 하나일 수 있다. 도 1의 구성에 의해, 출력버퍼(10)에서 출력된 출력데이터 신호페어는 하이임피던스 콘트롤부(20)에 인가되어 2차적인 출력데이터 신호페어로 출력된 후, 레벨시프터(30)에 제공되어 전압변환된다. 상기 전압변환된 신호페어는 출력 드라이버(40)에 인가되어 최종적인 출력데이터를 얻는데 사용된다. 상기한 출력데이터의 출력과정이 여러블럭을 통해 긴 경로를 거침에 따라 데이터 출력 스피드 및 하이임피던스 천이 스피드가 늦게 되는데, 그러한 이유를 컨벤셔날 구성을 상세히 보인 도 2를 참조하여 철저히 규명하기로 한다.
도 1에 도시된 데이터 출력회로의 상세회로도인 도 2를 참조하면, 출력버퍼(10)는 피(p) 및 엔 채널 모오스(n-channel MOS) 트랜지스터들(MP1,MP2,MN1,MN2)과 인버터(IN1)로 이루어진 클럭드 CMOS 인버터와, 출력단에 입력단이 서로 연결된 구조의 인버터들(IN1,IN2)로 이루어진 래치(L1)로 구성된다. HZ 콘트롤부(20)는 하이 임피던스 콘트롤 신호(HZ)의 반전신호(HZB)를 인버팅하는 인버터(IN4)와, 상기 래치(L1)내의 인버터(IN2,IN3)의 각 출력신호인 출력데이터 신호 페어(DATACB, DATAC)를 일측입력단으로 각기 수신하고 상기 인버터(IN4)의 출력을 타측입력단으로 입력하여 각기 노아게이팅을 행하는 노아 게이트들(NOR1,NOR2)로 구성된다. 상기 레벨 시프터(30)는 상기 노아 게이트들(NOR1,NOR2)의 각 출력에 연결된 레벨 시프터들로 구성되며, 하나의 레벨 시프터는, 게이트 터미널들이 서로의 드레인 터미널들에 크로스 커플되고 동작전원전압(VDDQ)에 소오스 터미널들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)와, 상기 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)의 드레인 터미널들과 접지전원전압간에 드레인-소오스 채널(drain-source channel)이 각기 형성되고 게이트 터미널들로 상기 노아 게이트(NOR1)의 출력을 반전하는 인버터(IN5)의 출력 및 상기 노아 게이트(NOR1)의 출력을 각기 수신하는 차동트랜지스터 페어(MN3,MN4)를 가지며, 나머지 하나의 레벨 시프터는 유사하게, 게이트 터미널들이 서로의 드레인 터미널들에 크로스 커플되고 동작전원전압(VDDQ)에 소오스 터미널들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어(MP5,MP6)와, 상기 피채널 크로스 커플드 트랜지스터 페어(MP5,MP6)의 드레인 터미널들과 접지전원전압간에 드레인-소오스 채널이 각기 형성되고 게이트 터미널들로 상기 노아 게이트(NOR2)의 출력 및 상기 노아 게이트(NOR2)의 출력을 반전하는 인버터(IN6)의 출력을 각기 수신하는 차동트랜지스터 페어(MN5,MN6)를 가진다. 상기 출력 드라이버(40)는 상기 노아 게이트(NOR1)에 연결된 레벨 시프터의 출력에 응답하는 풀업 트랜지스터(MP8), 상기 노아 게이트(NOR2)에 연결된 레벨 시프터의 출력에 응답하는 풀다운 트랜지스터(MN8)를 가진다.
상기와 같이 구성된 도 2의 동작을 이하에서 설명한다. 메모리 셀에 저장된 데이터를 외부로 출력하게 되는 리드동작모드에서, 제1전압범위 예컨대 0볼트(Volt)/3.3볼트 스윙을 가지는 입력데이터 신호(DATAB)가 상기 클럭드 CMOS 인버터의 입력단에 인가되고, 클럭제어신호(KDATA)가 논리레벨 "하이"로서 인가되면, 상기 입력데이터 신호(DATAB)는 논리 인버팅되어 트랜지스터 (MP2)의 드레인단자에 나타난다. 예를 들어, 상기 입력데이터 신호(DATAB)가 상기 제1전압범위에서 논리레벨 "하이"로서 상기 입력단에 인가되었다면 인버터(IN2)의 입력단에 논리레벨 "로우"로서 제공된다. 여기서, 상기 출력버퍼(10)에 인가되는 입력데이터 신호(DATAB)는 메모리 셀과 연결된 비트라인상의 데이터를 감지증폭하는 메인 센스앰프에서 제공되는 센스출력 신호쌍 SAS,SASB중의 하나일 수 있다. 상기 출력버퍼(10)내의 상기 래치(L1)는 상기 인버터(IN2)를 통하여 하이레벨의 출력데이터 신호(DATACB)를 출력하고, 상기 인버터(IN3)를 통하여 로우레벨의 출력데이터 신호(DATAC)를 출력한다. 여기서, 상기 하이 및 로우레벨의 출력데이터 신호들은 출력데이터 신호페어라는 용어로 칭해진다. 상기 하이레벨의 출력데이터 신호(DATACB)가 노아 게이트(NOR1)의 일측입력단에 인가되고, 하이 임피던스 콘트롤 신호(HZ)가 제2상태 예컨대 로우레벨로서 타측입력단에 인가되면, 상기 노아 게이트(NOR1)의 출력은 논리 로우가 된다. 한편, 상기 노아 게이트 (NOR2)의 출력은 논리 하이가 된다. 상기 노아 게이트 (NOR1)의 출력을 수신하는 레벨 시프터는 아나로그 차동증폭기의 디지털 형태인 DCVSL(Differential Cascode Voltage Switch Logic)회로로서의 레벨 시프팅동작을 행하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호(DOU)를 출력라인을 통해 논리 "하이"로서 출력한다. 여기서, 상기 논리 "하이"는 상기 동작전원전압(VDDQ)의 레벨에 따라 다르지만 약 5볼트 레벨을 가질 수 있다. 한편, 상기 노아 게이트 (NOR2)의 출력을 수신하는 레벨 시프터는 상기한 레벨 시프터와 마찬가지의 레벨 시프팅동작을 행하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀다운 출력데이터 신호(DOD)를 출력라인을 통해 논리 "하이"로서 출력한다. 이 경우, 상기 논리 "하이"도 제2전압범위에서의 하이 레벨이다. 여기서, 상기 레벨 시프터(30)의 피 채널 트랜지스터(MP4,MP6)의 각 드레인 단자는 상기 출력라인이 되며 두 출력라인은 출력라인쌍으로 불려진다. 따라서, 출력 드라이버(40)내의 풀업 트랜지스터(MP8)는 p채널 트랜지스터 동작을 하므로 오프되고, 풀다운 트랜지스터(MN8)는 n채널 트랜지스터 동작을 하여 온상태로 된다. 그럼에 의해 최종 출력 데이터는 로우가 된다. 이 경우에 상기 로우 레벨의 출력 데이터는 0볼트의 레벨로 볼 수 있으므로 실질적으로 레벨 시프팅되었다고 보기에는 어렵다. 그러나, 하이레벨의 출력 데이터가 출력되는 경우에는 실질적으로 출력 데이터에 대한 레벨 시프팅이 행하여진다.
로우 레벨이 출력데이터로서 출력되는 상기한 경우와는 반대로, 도 2에서 상기 입력데이터 신호(DATAB)가 상기 제1전압범위에서 논리레벨 "로우"로서 상기 입력단에 인가되었다면 인버터(IN2)의 입력단에 논리레벨 "하이"로서 제공된다. 따라서, 상기 래치(L1)는 상기 인버터(IN2)를 통하여 로우레벨의 출력데이터 신호(DATACB)를 출력하고, 상기 인버터(IN3)를 통하여 하이레벨의 출력데이터 신호(DATAC)를 출력한다. 상기 로우레벨의 출력데이터 신호(DATACB)가 노아 게이트(NOR1)의 일측입력단에 인가되고, 하이 임피던스 콘트롤 신호(HZ)가 로우레벨로서 타측입력단에 인가되면, 상기 노아 게이트(NOR1)의 출력은 논리 하이가 된다. 한편, 상기 노아 게이트 (NOR2)의 출력은 논리 로우가 된다. 상기 노아 게이트 (NOR1)의 출력을 수신하는 레벨 시프터는 풀업 출력데이터 신호(DOU)를 논리 "로우"로서 출력한다. 한편, 상기 노아 게이트 (NOR2)의 출력을 수신하는 레벨 시프터는 레벨 시프팅동작을 행하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀다운 출력데이터 신호(DOD)를 논리 "로우"로서 출력한다. 따라서, 출력 드라이버(40)내의 풀업 트랜지스터(MP8)는 온상태로 되고, 풀다운 트랜지스터(MN8)는 오프상태로 된다. 그럼에 의해 최종 출력 데이터(DQ)의 레벨은 제2전압범위에서의 논리레벨 "하이"가 된다. 이 경우에 상기 "하이"는, 상기 내부전원전압 VDD의 레벨이 약 3.3볼트이고 상기 동작전원전압 VDDQ의 레벨이 약 5볼트인 경우, 약 5볼트의 레벨로 되므로, 실질적으로 레벨 시프팅이 되었다는 것을 알 수 있다.
한편, 리드동작이 아닌, 라이트 동작모드 또는 대기동작모드에서, 하이 임피던스 콘트롤 신호(HZ)는 하이레벨로서 인가된다. 즉, 하이 임피던스 콘트롤 신호(HZ)의 반전신호(HZB)는 로우이다. 이 경우에는 상기 노아 게이트(NOR1)와 상기 노아 게이트 (NOR2)의 출력들은 상기 출력데이터 신호페어(DATACB,DATAC)의 논리에 상관없이 모두 "로우"가 된다. 따라서, 상기 노아 게이트 (NOR1)의 출력을 수신하는 레벨 시프터는 풀업 출력데이터 신호(DOU)를 논리 "하이"로서 출력하고, 상기 노아 게이트 (NOR2)의 출력을 수신하는 레벨 시프터는 풀다운 출력데이터 신호(DOD)를 논리 "로우"로서 출력한다. 따라서, 출력 드라이버(40)내의 풀업 트랜지스터(MP8)와 풀다운 트랜지스터(MN8)는 모두 턴-오프상태로 되어 출력단은 "하이 임피던스"상태가 된다.
상기 도 2의 회로에서, 출력데이터(DQ)가 출력되어지기 위해서는 상기 입력데이터 신호(DATAB)가 출력버퍼(10)에 인가되고나서, HZ 콘트롤부(20), 레벨 시프터(30), 및 출력 드라이버(40)의 동작이 연속적으로 수행되어야 한다. 그러므로, 출력데이터의 출력과정이 긴 경로를 거치게 되므로 데이터 출력 스피드(speed) 및 하이 임피던스 상태로의 천이 스피드가 상대적으로 늦어진다. 특히, 데이터 출력에 대한 스피드가 크리티컬한 HSTL(High Speed Transceiver Logic)인터페이스 또는 LVTTL인터페이스인 경우에, 상기 HZ 콘트롤부(20)에서 행하여지는 상기 게이팅 동작과 상기 레벨 시프터(30)의 레벨 시프팅동작은 상당한 시간을 요하므로 출력 스피드의 지연에 지대한 영향을 미치게 된다. 또한, 도 2에서 보여지는 통상적인 레벨 시프터 회로는 여러 외부전압 레벨마다 풀업 천이시간이 다르므로 출력속도를 하나의 레벨 시프터회로로 사용하여 조정하기 어렵고 출력의 풀업과 풀다운의 속도차로 인해 출력신호의 스큐가 발생한다.
따라서, 본 발명에서는 상기한 컨벤셔날 기술의 문제를 해결하여 데이터 출력 스피드 및 하이임피던스 천이 스피드를 개선하고, 풀업동작과 풀다운 동작시 출력신호의 타임 스큐를 제거 또는 최소화한다.
한편, 본 분야에서 레벨 시프터 및 그 적용기술은 다양한 선행기술들에 개시되어 있는데, 예컨대 미국특허 5,723,986에는 레벨 시프팅회로가 개시되어 있고, 레벨 시프팅회로를 가지는 반도체 메모리 장치용 출력버퍼는 미국특허 5,476,313호에 개시되어 있다.
이제 도 3을 참조하면, 본 발명에 따른 데이터 출력회로의 블록도가 도시된다. 도 3을 도 1과 비교시 출력버퍼(10)와 출력 드라이버(40)의 구성은 동일하고, 도 1의 HZ 콘트롤부(20)와 레벨 시프터(30)의 구성대신에 도 3에서는 하나의 회로블록 즉 HZ 콘트롤 및 레벨 시프터(25)가 보여진다. 도면에서 출력버퍼(10)는 내부전원전압 VDD을 받아서 동작을 행하고, 나머지 블록은 상기 내부전원전압 VDD보다는 높은 레벨의 동작전원전압 VDDQ를 받아서 동작을 행한다. 여기서, 상기 동작전원전압 VDDQ은 외부전원전압이 될 수 있으며 사안에 따라 약 1.8볼트(Volt), 2.5볼트, 3.3볼트(Volt), 또는 5볼트중 하나일 수 있다. 상기 도 3의 블록구성은 도 1의 블록구성을 단순히 하나의 블록만으로 변경한 것이 아니라, 상기한 컨벤셔날 기술의 문제를 해결한 결과로써 도출된 것인데, 이에 대한 것은 도 4를 참조시 더욱 명확해 질 것이다.
도 4를 참조하면, 출력버퍼(10)는 제1전압 범위를 가지는 입력데이터 신호(DATAB)를 클럭제어신호(KDATA)에 응답하여 수신하고 래치하여 출력데이터 신호페어(DATACB,DATAC)로서 출력한다. 하이 임피던스 콘트롤 및 레벨시프터(25)는 하이 임피던스 콘트롤 신호(HZ)의 제1상태 예컨대 "하이"에 따라 하이 임피던스상태를 제어하기 위한 하이 임피던스 구동데이터를 출력라인쌍(L3,L4)을 통해 출력하며, 상기 하이 임피던스 콘트롤 신호(HZ)의 제2상태에 따라 상기 출력데이터 신호페어(DATACB,DATAC)를 수신하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호(DOU) 및 풀다운 출력데이터 신호(DOD)를 상기 출력라인쌍(L3,L4)을 통해 각기 출력한다. 출력 드라이버(40)는 상기 임피던스 구동데이터에 응답하여 데이터 출력단(L5)을 하이 임피던스 상태로 유지하며, 외부에 제공될 출력 데이터(DQ)를 상기 데이터 출력단(L5)을 통하여 출력하기 위해 상기 풀업 데이터 신호(DOU) 및 풀다운 데이터 신호(DOD)에 응답하여 출력드라이빙을 수행한다.
도 4에서, 출력버퍼(10)와 출력 드라이버(40)의 세부구성은 전술한 도 2에서 나타낸 구성과 동일하다. 본 발명의 기술적 사상에 따라 개선된 레벨 시프터인 HZ 콘트롤 및 레벨 시프터(25)에서 하나의 레벨 시프터는, 게이트 터미널들이 서로의 드레인 터미널들에 크로스 커플되고 동작전원전압(VDDQ)에 소오스 터미널들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어(MP5,MP6)와; 상기 피채널 크로스 커플드 트랜지스터 페어(MP5,MP6)의 드레인 터미널들과 접지전원전압간에 제1,2전류패스를 정의하는 드레인-소오스 채널이 각기 형성되고 게이트 터미널들로 제1전압 범위를 가지는 출력데이터 신호페어(DATACB,DATAC)를 각기 대응적으로 수신하는 차동트랜지스터 페어(MN5,MN6)와; 상기 차동트랜지스터 페어(MN5,MN6)의 상기 제1전류패스측에 있는 차동트랜지스터(MN5)의 소오스 터미널과 상기 접지전원전압간에 드레인-소오스 채널이 연결되고 게이트 터미널로 제1 하이 임피던스 콘트롤 신호(HZB)를 수신하는 제1 엔채널 트랜지스터(MN13)와, 상기 제2전류패스측에 있는 차동트랜지스터(MN6)와 드레인-소오스 채널이 서로 병렬로 연결되고 게이트 터미널로 상기 제1 하이 임피던스 콘트롤 신호와는 반대로직을 갖는 제2 하이 임피던스 콘트롤 신호(HZ)를 수신하는 제2 엔채널 트랜지스터(MN14)로 이루어진 하이 임피던스 콘트롤 트랜지스터 페어(MN13,MN14)와; 상기 피채널 크로스 커플드 트랜지스터 페어(MP5,MP6)의 드레인 터미널들중의 하나에 형성되어 제2전압 범위를 가지는 풀다운 출력데이터 신호(DOD)가 출력되는 출력라인(L4)과 상기 동작전원전압(VDDQ)사이에 드레인-소오스 채널이 차례로 직렬로 연결되고 게이트 터미널들로 상기 제1 하이 임피던스 콘트롤 신호(HZB) 및 상기 출력데이터 신호페어중의 하나의 신호(DATACB)를 각기 수신하는 제1,2 풀업 엔채널 트랜지스터들(MN15,MN16)을 가진다.
또한, 다른 하나의 레벨 시프터는, 게이트 터미널들이 서로의 드레인 터미널들에 크로스 커플되고 동작전원전압(VDDQ)에 소오스 터미널들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)와; 상기 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)의 드레인 터미널들과 접지전원전압간에 제1,2전류패스를 정의하는 드레인-소오스 채널이 각기 형성되고 게이트 터미널들로 제1전압 범위를 가지는 출력데이터 신호페어(DATACB,DATAC)를 각기 대응적으로 수신하는 차동트랜지스터 페어(MN3,MN4)와; 상기 차동트랜지스터 페어(MN3,MN4)의 상기 제2전류패스측에 있는 차동트랜지스터(MN4)의 소오스 터미널과 상기 접지전원전압간에 드레인-소오스 채널이 연결되고 게이트 터미널로 제1 하이 임피던스 콘트롤 신호(HZB)를 수신하는 제1 엔채널 트랜지스터(MN11)와, 상기 제1전류패스측에 있는 차동트랜지스터(MN3)와 드레인-소오스 채널이 서로 병렬로 연결되고 게이트 터미널로 상기 제1 하이 임피던스 콘트롤 신호와는 반대로직을 갖는 제2 하이 임피던스 콘트롤 신호(HZ)를 수신하는 제2 엔채널 트랜지스터(MN10)로 이루어진 하이 임피던스 콘트롤 트랜지스터 페어(MN10,MN11)와; 상기 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)의 드레인 터미널들중의 하나에 형성되어 제2전압 범위를 가지는 풀업 출력데이터 신호(DOU)가 출력되는 출력라인(L3)과 상기 동작전원전압(VDDQ)사이에 드레인-소오스 채널이 차례로 직렬로 연결되고 게이트 터미널로 상기 출력데이터 신호페어중의 하나의 신호(DATACB)를 수신하는 풀업 엔채널 트랜지스터(MN12)를 가진다.
도 4에서는 도 2에 보여지던 노아 게이트들(NOR1,NOR2)이 제거되어 있으므로 게이팅에 걸리는 지연시간이 없다. 상기와 같이 구성된 도 4의 회로동작이 이하에서 설명된다.
메모리 셀에 저장된 데이터를 외부로 출력하게 되는 리드동작모드에서, 입력데이터 신호(DATAB)가 상기 제1전압범위에서 논리레벨 "하이"로서 상기 입력단에 인가되었다면 인버터(IN2)의 입력단에 논리레벨 "로우"로서 제공된다. 상기 출력버퍼(10)내의 상기 인버터(IN2)는 하이레벨의 출력데이터 신호(DATACB)를 출력하고, 상기 인버터(IN3)는 로우레벨의 출력데이터 신호(DATAC)를 출력한다. 상기 하이레벨의 출력데이터 신호(DATACB)는 레벨 시프터(25)내의 엔채널 모오스 트랜지스터(MN3)의 게이트 단자에 직접적으로 인가되는 동시에 엔채널 모오스 트랜지스터(MN12)의 게이트 단자에도 인가된다. 하이 임피던스 콘트롤 신호(HZ)가 제2상태 예컨대 로우레벨로서 엔채널 모오스 트랜지스터(MN10)의 게이트 단자에 직접적으로 인가되면, 엔채널 모오스 트랜지스터(MN11)의 게이트 단자에는 하이 임피던스 콘트롤 신호(HZ)의 반전신호(HZB)가 하이레벨로서 인가된다. 엔채널 모오스 트랜지스터(MN4)의 게이트 단자에는 상기 로우레벨의 출력데이터 신호(DATAC)가 인가된다. 따라서, 상기 엔채널 모오스 트랜지스터들(MN3, MN11, MN12)은 모두 턴온되고, 엔채널 모오스 트랜지스터들(MN10, MN4)은 모두 턴오프된다. 상기 엔채널 모오스 트랜지스터(MN3)가 턴온됨에 따라 피채널 모오스 트랜지스터(MP4)의 게이트 전압은 접지레벨 예컨대 0볼트로 하강되어 피채널 모오스 트랜지스터(MP4)는 턴온되어 출력라인(L3)에는 상기 동작전원전압 (VDDQ)이 전달된다. 상기 출력라인(L3)에 상기 동작전원전압 (VDDQ)이 최대의 전압레벨로서 전달이 되면 상기 출력라인(L3)에 게이트 단자가 연결되어 있는 상기 피채널 모오스 트랜지스터(MP3)는 완전히 턴오프상태로 된다. 이 경우에, 엔채널 모오스 트랜지스터(MN11)는 턴온이지만, 엔채널 모오스 트랜지스터(MN4)가 턴오프이므로 상기 출력라인(L3)에 전달된 제2전압범위(0볼트에서 상기 VDDQ의 전압레벨까지)에서의 하이레벨은 레벨저하 없이 그대로 출력 드라이버(40)내의 풀업 트랜지스터(MP8)의 게이트에 인가된다. 여기서, 상기 엔채널 모오스 트랜지스터(MN12)의 역할은 상기 입력데이터 신호(DATAB)가 논리레벨 "하이"로서 인가시 상기 출력라인(L3)을 신속히 동작전원전압(VDDQ)레벨로 풀업시키기 위한 것이다. 즉, 상기 입력데이터 신호(DATAB)가 논리레벨 "로우"로서 인가된 경우 상기 출력라인(L3)은 약 0볼트의 레벨을 갖기 때문에 상기 입력데이터 신호(DATAB)가 논리레벨 "하이"로서 인가시 상기 출력라인(L3)이 동작전원전압(VDDQ)레벨로 충분히 상승하기 까지는 다소 시간이 걸린다. 따라서, 풀업 시간의 최소화를 위해 상기 엔채널 모오스 트랜지스터(MN12)는 드레인 단자로 상기 동작전원전압(VDDQ)레벨을 직접 받아 상기한 경우에 상기 출력라인(L3)에 전달하므로 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호(DOU)가 출력라인(L3)에 논리 "하이"로서 신속하게 출력된다. 통상적으로, 풀업 속도가 풀 다운 속도에 비해 느리기 때문에 출력신호의 타임 스큐가 발생하게 되는데, 본 발명의 실시예에서는 상기 엔채널 모오스 트랜지스터(MN12)에 의해 풀업과 풀다운에 대한 타임 스큐가 최소화된다. 상기 타임 스큐의 최소화는 트리거링(triggering)후의 래치동작이 신속히 이루어짐을 의미한다. 여기서, 신속한 풀업동작을 위해 상기 트랜지스터(MN12)를 엔채널 모오스 트랜지스터로 사용하는 이유는 누설전류를 완전히 방지하기 위해서이다. 즉, 피채널인 경우에는 외부전원전압이 높을 시 게이트단자에 인가되는 전압과 상관없이 항상 턴온될 수 있기 때문이다. 더구나, 상기 트랜지스터(MN12)의 사용은 출력 드라이버(40)내의 풀업 트랜지스터(MP8)의 사이즈를 크게 함이 없이도 상기 풀업 트랜지스터(MP8)이 충분한 드라이빙 능력을 가지게 해준다. 결국, 상기 입력데이터 신호(DATAB)는 논리 게이팅과정을 거침이 없이 출력라인(L3)에 출력단이 연결된 상기 레벨 시프터에 그대로 인가되며 상기 레벨 시프터의 신속한 레벨 시프팅 동작에 의해 하이 레벨의 풀업 출력데이터 신호(DOU)로서 신속히 출력된다. 여기서, 상기 풀업 출력데이터 신호(DOU)가 가지는 논리레벨 "하이"는 상기 동작전원전압(VDDQ)의 레벨에 따라 다르지만 약 5볼트 레벨을 가질 수 있다.
한편, 출력단(L4)에 출력단이 연결된 풀 다운용 레벨 시프터의 동작은 다음과 같다. 상기한 경우와 마찬가지로 입력데이터 신호(DATAB)가 "하이"로서 인가되는 경우, 상기 로우레벨의 출력데이터 신호(DATAC)는 엔채널 모오스 트랜지스터(MN6)의 게이트 단자에 직접적으로 인가된다. 하이 임피던스 콘트롤 신호(HZ)는 로우레벨로서 엔채널 모오스 트랜지스터(MN14)의 게이트 단자에 직접적으로 인가되고, 엔채널 모오스 트랜지스터들(MN13, MN15)의 게이트 단자에는 하이 임피던스 콘트롤 신호(HZ)의 반전신호(HZB)가 하이레벨로서 인가된다. 엔채널 모오스 트랜지스터(MN5,MN16)의 게이트 단자에는 상기 하이레벨의 출력데이터 신호(DATACB)가 인가된다. 따라서, 상기 엔채널 모오스 트랜지스터들(MN5,MN13,MN15,MN16)은 모두 턴온되고, 엔채널 모오스 트랜지스터들(MN14, MN6)은 모두 턴오프된다. 상기 엔채널 모오스 트랜지스터들(MN5,MN13)이 턴온됨에 따라 피채널 모오스 트랜지스터(MP6)의 게이트 전압은 접지레벨 예컨대 0볼트로 하강되어 피채널 모오스 트랜지스터(MP6)는 턴온되므로 출력라인(L4)에는 상기 동작전원전압 (VDDQ)이 전달된다. 여기서, 제1전류패스는 상기 차동트랜지스터(MN5)의 드레인-소오스 채널이 되고, 제2전류패스는 상기 차동트랜지스터(MN6)의 드레인-소오스 채널을 가리킨다. 상기 출력라인(L4)에 상기 동작전원전압 (VDDQ)이 최대의 전압레벨로서 전달이 되면 상기 출력라인(L4)에 게이트 단자가 연결되어 있는 상기 피채널 모오스 트랜지스터(MP5)는 완전히 턴오프상태로 된다. 이 경우에, 엔채널 모오스 트랜지스터(MN14,MN6)는 모두 턴오프이므로 상기 출력라인(L4)에 전달된 제2전압범위에서의 하이레벨은 레벨저하 없이 그대로 출력 드라이버(40)내의 풀다운 트랜지스터(MN8)의 게이트에 인가된다. 여기서, 상기 엔채널 모오스 트랜지스터들(MN15,MN16)의 역할은 상기 입력데이터 신호(DATAB)가 논리레벨 "하이"로서 인가시 상기 출력라인(L4)을 신속히 동작전원전압(VDDQ)레벨로 풀업시키기 위한 것이다. 결국, 상기 입력데이터 신호(DATAB)는 논리 게이팅과정을 거침이 없이 출력라인(L4)에 출력단이 연결된 상기 레벨 시프터에 그대로 인가되며 상기 레벨 시프터의 신속한 레벨 시프팅 동작에 의해 하이 레벨의 풀다운 출력데이터 신호(DOD)로서 신속히 출력된다. 상기 출력라인쌍(L3,L4)에 각기 나타나는 레벨 시프팅된 풀업 출력데이터 신호(DOU) 및 풀다운 출력데이터 신호(DOD)는 각기 하이레벨로서 상기 출력 드라이버(40)에 인가된다. 따라서, 출력 드라이버(40)내의 풀업 트랜지스터(MP8)는 p채널 트랜지스터 동작을 하므로 오프되고, 풀다운 트랜지스터(MN8)는 n채널 트랜지스터 동작을 하여 온상태로 된다. 그럼에 의해 최종 출력 데이터는 제2전압범위에서의 로우레벨로 제공된다.
로우 레벨이 출력데이터로서 출력되는 상기한 경우와는 반대로, 도 4에서 상기 입력데이터 신호(DATAB)가 상기 제1전압범위에서 논리레벨 "로우"로서 상기 입력단에 인가되었다면 인버터(IN2)의 입력단에 논리레벨 "하이"로서 제공된다. 따라서, 로우레벨의 출력데이터 신호(DATACB)와 하이레벨의 출력데이터 신호(DATAC)가 출력버퍼(10)로부터 얻어진다. 상기 로우레벨의 출력데이터 신호(DATACB)는 엔채널 모오스 트랜지스터(MN3)의 게이트 단자에 직접적으로 인가되는 동시에 엔채널 모오스 트랜지스터(MN12)의 게이트 단자에도 인가된다. 하이 임피던스 콘트롤 신호(HZ)가 로우레벨로서 엔채널 모오스 트랜지스터(MN10)의 게이트 단자에 직접적으로 인가되면, 엔채널 모오스 트랜지스터(MN11)의 게이트 단자에는 하이 임피던스 콘트롤 신호(HZ)의 반전신호(HZB)가 하이레벨로서 인가된다. 엔채널 모오스 트랜지스터(MN4)의 게이트 단자에는 상기 하이레벨의 출력데이터 신호(DATAC)가 인가된다. 따라서, 상기 엔채널 모오스 트랜지스터들(MN4,MN11)은 모두 턴온되고, 엔채널 모오스 트랜지스터들(MN3,MN10, MN12)은 모두 턴오프된다. 상기 엔채널 모오스 트랜지스터들(MN4,MN11)이 턴온됨에 따라 피채널 모오스 트랜지스터(MP3)의 게이트 전압은 접지레벨 예컨대 0볼트로 하강되어 피채널 모오스 트랜지스터(MP3)는 턴온된다. 따라서, 피채널 모오스 트랜지스터(MP4)의 게이트 전압이 상기 동작전원전압(VDDQ)까지 상승되므로 피채널 모오스 트랜지스터(MP4)는 완전히 턴오프되고, 출력라인(L3)상의 전압레벨은 상기 엔채널 모오스 트랜지스터들(MN4,MN11)을 통해 0볼트로 하강한다. 이 때, 상기 엔채널 모오스 트랜지스터(MN12)는 턴오프 상태이므로 동작전원전압(VDDQ)을 전달하는 역할을 하지 못한다. 결국, 풀업 출력데이터 신호(DOU)가 출력라인(L3)에 논리 "로우"로서 신속하게 출력된다. 한편, 출력단(L4)에 출력단이 연결된 풀 다운용 레벨 시프터도 레벨 시프팅 동작을 수행하여 출력라인(L4)에 로우 레벨의 풀다운 출력데이터 신호(DOD)를 신속히 출력한다. 상기 출력라인쌍(L3,L4)에 각기 나타나는 레벨 시프팅된 풀업 출력데이터 신호(DOU) 및 풀다운 출력데이터 신호(DOD)는 각기 로우레벨로서 상기 출력 드라이버(40)에 인가된다. 따라서, 출력 드라이버(40)내의 풀업 트랜지스터(MP8)는 p채널 트랜지스터 동작을 하므로 턴온되고, 풀다운 트랜지스터(MN8)는 턴오프 된다. 그럼에 의해 최종 출력 데이터(DQ)는 제2전압범위에서의 하이레벨로서 제공된다. 상기한 동작에 따라 데이터 출력 스피드는 컨벤셔날 기술에 비해 상대적으로 빠르게 됨을 알 수 있다.
한편, 반도체 메모리 장치의 리드동작이 아닌, 라이트 동작모드 또는 대기동작모드에서, 상기 하이 임피던스 콘트롤 신호(HZ)는 하이레벨로서 인가된다. 즉, 하이 임피던스 콘트롤 신호(HZ)의 반전신호(HZB)는 로우이다. 이 경우에는 상기 하이 임피던스 콘트롤 신호(HZ) 및 그의 반전신호(HZB)를 게이트 단자로 수신하는 상기 레벨 시프터내의 엔채널 트랜지스터들의 동작에 의해 풀업 출력데이터 신호(DOU)는 논리 "하이"로서 출력되고, 풀다운 출력데이터 신호(DOD)는 논리 "로우"로서 출력된다. 따라서, 출력 드라이버(40)내의 풀업 트랜지스터(MP8)와 풀다운 트랜지스터(MN8)는 모두 턴-오프상태로 되어 출력단(L5)은 컨벤셔날 기술에 비해 상대적으로 신속히 "하이 임피던스"상태가 된다. 즉, 상기 하이 임피던스 콘트롤 신호(HZ)가 출력데이터 신호 페어(DATACB, DATAC)와는 조합되지 않으므로 논리 게이팅 소자에 인가됨이 없이 바로 상기 레벨 시프터(25)에 인가된다. 이에 따라 하이 임피던스 제어용인 풀업 출력데이터 신호(DOU)가 논리 "하이"로서 곧바로 출력되고, 하이 임피던스 제어용인 풀다운 출력데이터 신호(DOD)가 논리 "로우"로서 바로 출력되므로, 하이임피던스 천이 스피드가 개선된다.
따라서, 본 발명에서는 상기한 컨벤셔날 기술의 문제를 해결하여 데이터 출력 스피드 및 하이임피던스 천이 스피드를 개선하고, 누설전류 문제를 가짐이 없이 풀업동작과 풀다운 동작시 출력신호의 스큐를 제거 또는 최소화한다. 또한, 출력 드라이버(40)의 트랜지스터 사이즈를 크게 함이 없이도 드라이빙 능력을 충분히 유지시킨다.
상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 레벨 시프터내의 트랜지스터의 개수를 가감하거나, 풀업 및 풀다운용 트랜지스터를 타의 채널이나 바이폴라 트랜지스터소자로 대치할 수 있음은 물론이다.
상술한 바와 같이, 개선된 레벨 시프터를 가지는 본 발명의 데이터 출력회로에 따르면, 데이터 출력 스피드 및 하이임피던스 천이 스피드가 개선되고, 누설전류 문제를 가짐이 없이 풀업동작과 풀다운 동작시 출력신호의 스큐가 제거 또는 최소화되는 효과를 갖는다. 또한, 출력 드라이버의 전류 드라이빙 능력이 향상되는 이점이 있으므로, 보다 고속의 반도체 장치에 유리하다.

Claims (11)

  1. 반도체 장치의 데이터 출력회로에 있어서:
    제1전압 범위를 가지는 입력데이터 신호를 클럭제어신호에 응답하여 수신하고 래치하여 출력데이터 신호페어로서 출력하는 출력버퍼;
    하이 임피던스 콘트롤 신호의 제1상태에 따라 하이 임피던스상태를 제어하기 위한 하이 임피던스 구동데이터를 출력라인쌍을 통해 출력하며, 상기 하이 임피던스 콘트롤 신호의 제2상태에 따라 상기 출력데이터 신호페어를 수신하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호 및 풀다운 출력데이터 신호를 상기 출력라인쌍을 통해 각기 출력하는 하이 임피던스 콘트롤 및 레벨시프터; 및
    상기 임피던스 구동데이터에 응답하여 데이터 출력단을 하이 임피던스 상태로 유지하며, 외부에 제공될 출력 데이터를 상기 데이터 출력단을 통하여 출력하기 위해 상기 풀업 데이터 신호 및 풀다운 데이터 신호에 응답하여 출력드라이빙을 수행하는 출력드라이버를 구비함을 특징으로 하는 반도체 장치의 데이터 출력회로.
  2. 제1항에 있어서, 상기 출력버퍼는 클럭드 CMOS 인버터와, 인버터 래치로 구성됨을 특징으로 하는 반도체 장치의 데이터 출력회로.
  3. 제1항에 있어서, 상기 하이 임피던스 콘트롤 신호의 제1상태는 논리 레벨 "하이"이고, 제2상태는 논리 레벨 "로우"임을 특징으로 하는 반도체 장치의 데이터 출력회로.
  4. 제1항에 있어서, 상기 반도체 장치는 휘발성 반도체 메모리 장치임을 특징으로 하는 반도체 장치의 데이터 출력회로.
  5. 반도체 메모리 장치에 적합한 레벨시프팅 회로에 있어서:
    게이트 터미널들이 서로의 드레인 터미널들에 크로스 커플되고 동작전원전압에 소오스 터미널들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어와;
    상기 피채널 크로스 커플드 트랜지스터 페어의 드레인 터미널들과 접지전원전압간에 제1,2전류패스를 정의하는 드레인-소오스 채널이 각기 형성되고 게이트 터미널들로 제1전압 범위를 가지는 출력데이터 신호페어를 각기 대응적으로 수신하는 차동트랜지스터 페어와;
    상기 차동트랜지스터 페어의 상기 제1전류패스측에 있는 차동트랜지스터의 소오스 터미널과 상기 접지전원전압간에 드레인-소오스 채널이 연결되고 게이트 터미널로 제1 하이 임피던스 콘트롤 신호를 수신하는 제1 엔채널 트랜지스터와, 상기 제2전류패스측에 있는 차동트랜지스터와 드레인-소오스 채널이 병렬로 연결되고 게이트 터미널로 상기 제1 하이 임피던스 콘트롤 신호와는 반대로직을 갖는 제2 하이 임피던스 콘트롤 신호를 수신하는 제2 엔채널 트랜지스터로 이루어진 하이 임피던스 콘트롤 트랜지스터 페어와;
    상기 피채널 크로스 커플드 트랜지스터 페어의 드레인 터미널들중의 하나에 형성되어 제2전압 범위를 가지는 풀다운 출력데이터 신호가 출력되는 출력라인과 상기 동작전원전압사이에 드레인-소오스 채널이 차례로 직렬로 연결되고 게이트 터미널들로 상기 제1 하이 임피던스 콘트롤 신호 및 상기 출력데이터 신호페어중의 하나의 신호를 각기 수신하는 제1,2 풀업 엔채널 트랜지스터들을 가짐을 특징으로 하는 레벨시프팅 회로.
  6. 제5항에 있어서, 상기 제2 하이 임피던스 콘트롤 신호는 라이트 동작모드 또는 대기동작모드에서 하이레벨로서 인가됨을 특징으로 하는 레벨시프팅 회로.
  7. 제6항에 있어서, 상기 제2 하이 임피던스 콘트롤 신호는 리드 동작모드에서 로우레벨로서 인가됨을 특징으로 하는 레벨시프팅 회로.
  8. 반도체 메모리 장치에 적합한 레벨시프팅 회로에 있어서:
    게이트 터미널들이 서로의 드레인 터미널들에 크로스 커플되고 동작전원전압에 소오스 터미널들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)와;
    상기 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)의 드레인 터미널들과 접지전원전압간에 제1,2전류패스를 정의하는 드레인-소오스 채널이 각기 형성되고 게이트 터미널들로 제1전압 범위를 가지는 출력데이터 신호페어(DATACB,DATAC)를 각기 대응적으로 수신하는 차동트랜지스터 페어(MN3,MN4)와;
    상기 차동트랜지스터 페어(MN3,MN4)의 상기 제2전류패스측에 있는 차동트랜지스터(MN4)의 소오스 터미널과 상기 접지전원전압간에 드레인-소오스 채널이 연결되고 게이트 터미널로 제1 하이 임피던스 콘트롤 신호(HZB)를 수신하는 제1 엔채널 트랜지스터(MN11)와, 상기 제1전류패스측에 있는 차동트랜지스터(MN3)와 드레인-소오스 채널이 서로 병렬로 연결되고 게이트 터미널로 상기 제1 하이 임피던스 콘트롤 신호와는 반대로직을 갖는 제2 하이 임피던스 콘트롤 신호(HZ)를 수신하는 제2 엔채널 트랜지스터(MN10)로 이루어진 하이 임피던스 콘트롤 트랜지스터 페어(MN10,MN11)와;
    상기 피채널 크로스 커플드 트랜지스터 페어(MP3,MP4)의 드레인 터미널들중의 하나에 형성되어 제2전압 범위를 가지는 풀업 출력데이터 신호(DOU)가 출력되는 출력라인(L3)과 상기 동작전원전압(VDDQ)사이에 드레인-소오스 채널이 차례로 직렬로 연결되고 게이트 터미널로 상기 출력데이터 신호페어중의 하나의 신호(DATACB)를 수신하는 풀업 엔채널 트랜지스터(MN12)를 가짐을 특징으로 하는 회로.
  9. 제8항에 있어서, 상기 제1 하이 임피던스 콘트롤 신호는 라이트 동작모드 또는 대기동작모드에서 로우레벨로서 인가됨을 특징으로 하는 레벨시프팅 회로.
  10. 제8항에 있어서, 상기 제1 하이 임피던스 콘트롤 신호는 리드 동작모드에서 하이레벨로서 인가됨을 특징으로 하는 레벨시프팅 회로.
  11. 반도체 장치의 데이터 출력방법에 있어서:
    제1전압 범위를 가지는 내부적 입력데이터 신호를 클럭제어신호에 따라 수신하고 래치하여 출력데이터 신호페어를 준비하는 단계와;
    하이 임피던스 콘트롤 신호가 제2상태를 유지하는 동안에 상기 출력데이터 신호페어를 레벨시프터로써 레벨시프팅하여 상기 제1전압 범위보다 넓은 제2전압 범위를 가지는 풀업 출력데이터 신호 및 풀다운 출력데이터 신호로서 출력하고, 상기 하이 임피던스 콘트롤 신호가 제1상태로 되는 경우에 상기 신호를 상기 레벨시프터에 직접적으로 인가시켜 하이 임피던스상태를 제어하기 위한 하이 임피던스 구동데이터를 얻는 단계와;
    상기 하이 임피던스 구동데이터를 얻을 시 데이터 출력단을 하이 임피던스 상태로 유지하며, 상기 풀업 데이터 신호 및 풀다운 데이터 신호의 출력에 대응하여 출력드라이빙을 행하여 상기 데이터 출력단에 외부에 제공될 출력 데이터를 제공하는 단계를 가짐을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568874B1 (ko) * 2004-12-03 2006-04-10 삼성전자주식회사 반도체 메모리에서의 출력버퍼회로

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3987262B2 (ja) * 2000-03-01 2007-10-03 富士通株式会社 レベルコンバータ回路
JP3502330B2 (ja) * 2000-05-18 2004-03-02 Ｎｅｃマイクロシステム株式会社 出力回路
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
JP2003133938A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 出力回路
JP3889954B2 (ja) * 2001-10-29 2007-03-07 株式会社ルネサステクノロジ 半導体装置
US6657906B2 (en) * 2001-11-28 2003-12-02 Micron Technology, Inc. Active termination circuit and method for controlling the impedance of external integrated circuit terminals
KR100465599B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 데이타 출력 버퍼
JP2003229758A (ja) * 2002-02-01 2003-08-15 Mitsubishi Electric Corp 半導体装置
US6836148B2 (en) * 2002-04-08 2004-12-28 Texas Instruments Incorporated Versatile high voltage outputs using low voltage transistors
DE10215546B4 (de) * 2002-04-09 2004-02-26 Infineon Technologies Ag Schaltungsanordnung zur Umsetzung von Logiksignalpegeln
JP4020680B2 (ja) * 2002-04-12 2007-12-12 株式会社ルネサステクノロジ 半導体集積回路
US6801064B1 (en) * 2002-08-27 2004-10-05 Cypress Semiconductor, Corp Buffer circuit using low voltage transistors and level shifters
US7282981B2 (en) * 2002-11-06 2007-10-16 Nec Corporation Level conversion circuit with improved margin of level shift operation and level shifting delays
US6838918B1 (en) * 2002-11-19 2005-01-04 Xilinx, Inc. Hard phase alignment of clock signals using asynchronous level-mode state machine
US6836150B2 (en) * 2002-12-23 2004-12-28 Micron Technology, Inc. Reducing swing line driver
DE10320795A1 (de) * 2003-04-30 2004-12-09 Infineon Technologies Ag Pegelumsetz-Einrichtung
US7301370B1 (en) 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
KR100541158B1 (ko) * 2003-05-28 2006-01-10 주식회사 하이닉스반도체 출력 회로
US7053657B1 (en) * 2003-06-26 2006-05-30 Cypress Semiconductor Corporation Dynamically biased wide swing level shifting circuit for high speed voltage protection input/outputs
US7019553B2 (en) * 2003-12-01 2006-03-28 Micron Technology, Inc. Method and circuit for off chip driver control, and memory device using same
US7737734B1 (en) 2003-12-19 2010-06-15 Cypress Semiconductor Corporation Adaptive output driver
KR100574488B1 (ko) * 2004-02-04 2006-04-27 주식회사 하이닉스반도체 레벨 쉬프터
JP4457810B2 (ja) 2004-03-04 2010-04-28 富士電機システムズ株式会社 表示装置駆動回路
US7034572B2 (en) * 2004-06-14 2006-04-25 Micron Technology, Inc. Voltage level shifting circuit and method
US7791397B2 (en) * 2004-07-28 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. High speed digital level shifter
JP2006059910A (ja) * 2004-08-18 2006-03-02 Fujitsu Ltd 半導体装置
US7200053B2 (en) * 2004-09-01 2007-04-03 Micron Technology, Inc. Level shifter for low voltage operation
US7215579B2 (en) 2005-02-18 2007-05-08 Micron Technology, Inc. System and method for mode register control of data bus operating mode and impedance
JP4241657B2 (ja) * 2005-04-14 2009-03-18 セイコーエプソン株式会社 半導体集積回路
US7956641B1 (en) 2005-04-28 2011-06-07 Cypress Semiconductor Corporation Low voltage interface circuit
US7355905B2 (en) * 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
KR100884001B1 (ko) * 2006-02-22 2009-02-17 삼성전자주식회사 입력 차단 모드에서 전류가 흐르지 않으며 고정된 출력값을발생하는 레벨 쉬프터 및 레벨 쉬프팅 방법
US7352229B1 (en) * 2006-07-10 2008-04-01 Altera Corporation Reference clock receiver compliant with LVPECL, LVDS and PCI-Express supporting both AC coupling and DC coupling
US7834662B2 (en) * 2006-12-13 2010-11-16 Apple Inc. Level shifter with embedded logic and low minimum voltage
US7652504B2 (en) * 2006-12-13 2010-01-26 Apple Inc. Low latency, power-down safe level shifter
JP2008293604A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法
US7626440B1 (en) * 2007-07-04 2009-12-01 Altera Corporation High speed level shift
JP2009088766A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 出力バッファ回路
US7705631B2 (en) * 2008-01-28 2010-04-27 Elite Semiconductor Memory Technology, Inc. Level shifter circuit
US8102728B2 (en) * 2009-04-07 2012-01-24 Apple Inc. Cache optimizations using multiple threshold voltage transistors
US7995410B2 (en) 2009-06-26 2011-08-09 Apple Inc. Leakage and NBTI reduction technique for memory
JP5618772B2 (ja) * 2010-11-11 2014-11-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012191333A (ja) * 2011-03-09 2012-10-04 Toshiba Corp 出力回路および出力制御システム
US8553488B2 (en) 2011-06-10 2013-10-08 Apple Inc. Performing stuck-at testing using multiple isolation circuits
US8963609B2 (en) * 2013-03-01 2015-02-24 Arm Limited Combinatorial circuit and method of operation of such a combinatorial circuit
US9508405B2 (en) * 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory
US10263621B2 (en) * 2017-03-24 2019-04-16 Taiwan Semiconductor Manufacturing Company Limited Level shifter with improved voltage difference
US9997208B1 (en) 2017-03-29 2018-06-12 Qualcomm Incorporated High-speed level shifter
JP7621843B2 (ja) * 2021-03-18 2025-01-27 株式会社ジャパンディスプレイ レベルシフト回路、表示パネル、及び電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04145720A (ja) * 1990-10-08 1992-05-19 Nec Ic Microcomput Syst Ltd 論理回路
JPH0567963A (ja) * 1991-09-06 1993-03-19 Hitachi Ltd 論理集積回路
US5300832A (en) * 1992-11-10 1994-04-05 Sun Microsystems, Inc. Voltage interfacing buffer with isolation transistors used for overvoltage protection
KR950000353B1 (ko) * 1992-12-30 1995-01-13 현대전자산업 주식회사 집적회로용 출력 버퍼 회로
KR970001345B1 (ko) * 1993-07-28 1997-02-05 삼성전자 주식회사 레벨 쉬프터
JPH08330939A (ja) * 1995-06-05 1996-12-13 Toshiba Microelectron Corp レベルシフタ回路
US5627487A (en) * 1995-06-28 1997-05-06 Micron Technology, Inc. Charge conserving driver circuit for capacitive loads
US5583454A (en) * 1995-12-01 1996-12-10 Advanced Micro Devices, Inc. Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function
KR100223675B1 (ko) * 1996-12-30 1999-10-15 윤종용 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로
TW511335B (en) * 1998-06-09 2002-11-21 Mitsubishi Electric Corp Integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568874B1 (ko) * 2004-12-03 2006-04-10 삼성전자주식회사 반도체 메모리에서의 출력버퍼회로

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