CN1983601A

CN1983601A - 双栅极动态随机存取存储器及其制造方法

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Publication number: CN1983601A
Application number: CNA2006101646365A
Authority: CN
Inventors: 宋基焕; 李钟德; 朴炳国; 郑�勋
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-09-02
Filing date: 2006-09-04
Publication date: 2007-06-20
Anticipated expiration: 2026-09-04
Also published as: KR100673012B1; CN100583440C; US7564084B2; US20070051994A1

Abstract

本发明提供一种动态随机存取存储器(DRAM)，其具有双栅极垂直沟道晶体管。该器件包括柱形有源图案，该柱形有源图案包括与半导体衬底接触的源区、形成在该源区上方的漏区、以及形成在该源区和漏区之间的沟道区。该有源图案设置在单元阵列区中。在该有源图案上，位线布置为沿一方向连接该漏区。在该有源图案之间，字线布置地与该位线交叉。栅极绝缘膜置于该字线和有源图案之间。

Description

双栅极动态随机存取存储器及其制造方法

技术领域

这里描述的主题涉及半导体器件及其制造方法。具体地，这里描述的主题涉及具有双栅极垂直沟道晶体管的动态随机存取存储器(DRAM)及其制造方法。

背景技术

一般半导体存储器的单位单元(unit cell)包括单个晶体管和信息储存器。例如，DRAM单位单元具有作为信息储存器的单个电容器，而闪存单位单元具有浮置栅极。静态RAM单元使用触发器(flip-flop)电路作为信息储存器。

随着半导体器件集成密度的增长，出现了各种技术问题。特别地，DRAM尺寸的缩小使得更难以确保足够的静电电容。因此，已经提出了使用半导体衬底(即块体(bulk))作为储存节点而没有电容器的DRAM架构。无电容DRAM在制造简化方面有优势，因为它不需要制造电容器的工艺，且减小了单位单元面积。Fumio Horiguchi在标题为“Semiconductor Memory Device”的美国专利No.6548848中公开了用于无电容DRAM的一种示例性技术。

这样的无电容DRAM通过半导体衬底中存在的过多空穴而使用阈值电压的变化，示意性分为使用SOI(绝缘体上硅)衬底的单栅极结构和使用置于两栅极电极之间的衬底的双栅极结构。根据T.Tanaka的研究(“ScalabilityStudy on Capacitorless IT-DRAM：From Single-gate PD-SOI to Double-gateFin DRAM”，IEDM，2004)，要求单栅极结构具有超过100nm的栅极宽度，因为它易受缩短保持时间和浮动阈值电压的影响。为了防止短沟道效应，基本地需要具有超过100nm的栅极宽度的单栅极结构增大沟道的杂质浓度。然而，增大沟道中的杂质浓度伴随有漏电流的增大，导致保持时间减小。另外，由于栅极宽度的减小使存储在SOI衬底中的电荷的数目降低，所以阈值电压的波动增大。

因为对单栅极结构中栅极宽度的限制，所以已经提出了双栅极结构作为具有高集成密度的新一代DRAM。然而，由于一般的双栅极DRAM采用源区和漏区互相水平地布置的特征，所以限制了按比例缩小芯片尺寸。例如，Tanaka的前述论文显示了DRAM构架的9F²(‘F’指的是通过光刻工艺可缩放的最小线宽)的布局效率，其被认为是低效的，聊胜于NAND闪存。尽管提出了用于增强布局效率的各种技术，但是由于复杂的工艺步骤，这些技术导致了高的制造成本。

发明内容

本发明涉及具有高布局效率的DRAM器件。

本发明还涉及双栅极DRAM器件。

本发明还涉及通过改善的、简单的工艺制造的双栅极DRAM器件。

在一个方面，本发明涉及动态随机存取存储器(DRAM)，其包括具有单元阵列区的半导体衬底。柱形有源图案在该单元阵列区上从该半导体衬底延伸，该有源图案包括与该半导体衬底接触的源区、形成在该源区之上的漏区、以及置于该源区和该漏区之间的沟道区。位线布置在该有源图案上，沿一方向将该漏区彼此连接。字线置于该有源图案中，与所述位线交叉。栅极绝缘膜置于该字线和该有源图案之间。

根据一实施例，该位线与该有源图案接触的区域和该有源图案的顶表面的区域相同。

根据另一实施例，该DRAM器件还包括在该字线之下与该源区接触的导电图案。

根据再一实施例，该DRAM器件还包括在该有源图案中与该字线交叉的导电图案。该导电图案在该字线下连接到所述源区。

在一个实施例中，该DRAM器件还包括在该导电图案和与该导电图案相邻的字线之间预定厚度的具有单晶结构的外延层。该外延层具有杂质区，该杂质区具有与该源区相同的杂质和相同的浓度，该杂质区将该源区电连接至该导电图案。

在一个实施例中，该栅极绝缘膜延伸为置于该导电图案和与该导电图案相邻的字线之间。

根据另一方面，本发明涉及一种制造DRAM器件的方法，包括形成位线而不形成接触孔的步骤。本方法包括步骤：准备半导体衬底；图案化该半导体衬底从而形成以条的形式定义有源区的第一沟槽；在该第一沟槽的内壁上形成栅极绝缘膜；在包括该栅极绝缘膜的该第一沟槽的内壁上形成字线；形成第一绝缘图案以填充包括所述字线的该第一沟槽；在该第一绝缘图案上形成与该第一沟槽交叉的掩模图案；使用该掩模图案作为蚀刻掩模图案化该有源区以形成柱形有源图案；除去该掩模图案以形成暴露该有源图案的顶表面的开口；以及形成与该字线交叉同时与该有源图案的顶表面直接接触的位线。

在一个实施例中，该栅极绝缘膜包括选自包括氧化硅、氮化硅、氮氧化硅、Al₂O₃、Al_xSi_yO_z、(Ba，Sr)TiO₃、BeAl₂O₄、CeO₂、CeHfO₄、CoTiO₃、Si₂N₄、EuAlO₃、HfO₂、硅化Hf、La₂O₃、LaAlO₃、LaScO₃、La₂SiO₅、MaAl₂O₄、NdAlO₃、PrAlO₃、SmAlO₃、SrTiO₃、Ta₂O₅、TiO₂、Y₂O₅、Y_xSi_yO_z、ZrO₂、硅化Zr、Zr-Al-O和(Zr，Sn)TiO₄的组的至少一种材料。

在一个实施例中，所述字线的形成包括：以小于该第一沟槽的半宽度的厚度，在包括该第一沟槽的所得结构上保形地形成栅极导电膜；以及各向异性地蚀刻该栅极导电膜直到暴露该栅极绝缘膜，以在该栅极绝缘膜的侧壁上形成间隔壁形栅极图案。

在一个实施例中，该字线的形成还包括：在该栅极图案之间形成保护图案；以及使该栅极图案的顶表面凹进直到低于该有源图案的顶表面。

在一个实施例中，该有源图案的形成包括：使用该掩模图案、该栅极绝缘膜和该第一绝缘图案作为蚀刻保护膜选择性地蚀刻该掩模图案之间的有源区，以形成由该有源图案和该字线定义的第二沟槽。

在一个实施例中，在除去该掩模图案之前，该方法还包括步骤：形成第二绝缘膜以填充该第二沟槽；以及平坦化地蚀刻该第二绝缘膜直到暴露该掩模图案的顶表面以形成填充该第二沟槽的第二绝缘图案。

在一个实施例中，该第一沟槽的形成包括：形成条状第一掩模图案以定义该有源区；以及通过使用该第一掩模图案作为蚀刻掩模来各向异性蚀刻该半导体衬底。在形成该有源图案的步骤中该第一掩模图案被构图为设置在该有源图案和该掩模图案之间。

在一个实施例中，该掩模图案的除去包括：除去该掩模图案从而暴露该第一掩模图案、该第一绝缘图案和该第二绝缘图案的顶表面；以及通过对该第一和第二绝缘图案具有蚀刻选择性的配方选择性除去该第一掩模图案，使得开口自对准该有源图案的顶部。

在一个实施例中，该位线的形成包括：在包括该开口的所得结构上形成位线导电膜，该位线导电膜直接接触该有源图案的顶表面；以及将该位线导电膜构图为与所述字线交叉的位线。

根据一实施例，该半导体衬底的准备包括：在布置字线的区域，在底部衬底上，形成导电图案；以及利用具有暴露于该导电图案之中的该底部衬底的籽层形成外延层以覆盖该导电图案。在该导电图案上通过蚀刻该外延层形成该第一沟槽，暴露该导电图案的顶表面。这里，该第一沟槽的深度小于设置在该导电图案上的该外延层的厚度。

根据另一方面，本发明涉及一种制造DRAM器件的方法，包括步骤：图案化半导体衬底从而形成定义条形有源区的第一沟槽；在该第一沟槽的底部上形成导电图案；在垂直于该第一沟槽的方向上图案化该有源区从而形成定义柱形有源图案的第二沟槽；在该第二沟槽的内壁上形成字线，该字线与该第一沟槽交叉；以及形成位线从而与该有源图案的顶表面直接接触且与字线交叉。该第二沟槽在深度上比该第一沟槽小该导电图案的厚度从而将该字线与该导电图案隔离。

在一个实施例中，该导电图案的形成包括：在包括该第一沟槽的所得结构上形成衬膜；各向异性蚀刻该衬膜从而形成暴露该第一沟槽的底表面而覆盖该第一沟槽的侧壁的衬图案；形成导电膜以填充包括该衬图案的该第一沟槽；以及通过使用该衬图案作为掩模蚀刻该导电膜从而在该第一沟槽的底部上形成具有比该第一沟槽的深度小的厚度的导电图案。

在一个实施例中，该导电图案的形成包括：形成包括钴或钨的金属材料的导电膜；执行硅化工艺以在该第一沟槽的底部形成硅化物图案，在该硅化工艺期间，该硅化物图案由该导电膜和与该第一沟槽的该底部直接接触的该导电膜之间的反应产生；以及通过对该硅化物和衬图案具有蚀刻选择性的配方选择性地除去该导电膜以暴露该硅化物图案的顶表面。

在一个实施例中，该第一沟槽的形成包括：形成条形第一掩模图案以定义该有源区；以及使用该第一掩模图案作为蚀刻掩模各向异性蚀刻该半导体衬底，其中该第二沟槽的形成包括：在该第一掩模图案之中形成第一绝缘图案以填充该第一沟槽；在该第一绝缘图案和该第一掩模图案上形成跨该第一沟槽的第二掩模图案；以及使用该第二掩模图案作为蚀刻掩模各向异性蚀刻该第一绝缘图案、该第一掩模图案和该有源区。执行该第二沟槽的形成使得该第一绝缘图案保持在该导电图案上。

在一个实施例中，在形成该第二沟槽的步骤中将该第一掩模图案构图为置于该有源图案和该第二掩模图案之间。

在一个实施例中，该方法还包括：在形成该字线之前，在通过该第二沟槽暴露的该有源图案的侧壁上形成栅极绝缘膜；以及在形成该字线之后，形成填充该第二沟槽的第二绝缘膜。

在一个实施例中，该栅极绝缘膜包括选自包含氧化硅、氮化硅、氮氧化硅、Al₂O₃、Al_xSi_yO_z、(Ba，Sr)TiO₃、BeAl₂O₄、CeO₂、CeHfO₄、CoTiO₃、Si₂N₄、EuAlO₃、HfO₂、硅化Hf、La₂O₃、LaAlO₃、LaScO₃、La₂SiO₅、MaAl₂O₄、NdAlO₃、PrAlO₃、SmAlO₃、SrTiO₃、Ta₂O₅、TiO₂、Y₂O₅、Y_xSi_yO_z、ZrO₂、硅化Zr、Zr-Al-O和(Zr，Sn)TiO₄的组的至少一种材料。

在一个实施例中，该字线的形成包括：以比该第二沟槽的半宽度小的厚度，在包括该第二沟槽的所得结构上保形地形成栅极导电膜；以及各向异性蚀刻该栅极导电膜直到暴露该栅极绝缘膜，以在该栅极绝缘膜的侧壁上形成间隔壁形栅极图案。

在一个实施例中，该字线的形成包括：形成设置于该栅极图案之间的保护图案；以及使该栅极图案的顶表面凹进直到低于该有源图案的顶表面。

在一个实施例中，该方法还包括，在形成该位线之前，依次除去该第一和第二掩模图案以暴露该有源图案的顶表面。该掩模图案的除去包括使用对该第一和第二绝缘图案具有蚀刻选择性的蚀刻配方选择性除去该第一掩模图案，使得开口自对准在该有源图案上。

附图说明

如附图所示，本发明的前述和其他目标、特征和优点将从对本发明的优选方面的更特定描述变得显然，附图中，不同视图中相似的附图标记表示相同的部件。附图不是必须按比例的，重点在于示出本发明的原理。

图1A至5A是透视图，示出根据本发明第一实施例制造DRAM器件的工艺步骤。

图1B至5B是沿图1A至5A的虚线I-I′截取的剖视图，示出根据本发明第一实施例制造DRAM器件的工艺步骤。

图1C至5C是沿图1A至5A的虚线II-II′截取的剖视图，示出根据本发明第一实施例制造DRAM器件的工艺步骤。

图6A至6C是剖视图，示出根据本发明的制造字线的工艺步骤。

图7是剖视图，示出根据本发明一修改实施例的制造字线的工艺步骤。

图8A至12A是透视图，示出根据本发明第二实施例制造DRAM器件的工艺步骤。

图8B至12B分别是沿图8A至12A的虚线I-I′截取的剖视图，示出根据本发明第二实施例制造DRAM器件的工艺步骤。

图8C至12C分别是沿图8A至12A的虚线II-II′截取的剖视图，示出根据本发明第二实施例制造DRAM器件的工艺步骤。

图13A至13C是剖视图，示出根据本发明一修改实施例的制造DRAM器件的工艺步骤。

图14A和14B是剖视图，示出根据本发明另一修改的制造DRAM器件的工艺步骤。

图15是剖视图，示出根据本发明再一修改的制造DRAM器件的工艺特征。

具体实施方式

下面将参照附图更详细地描述本发明的优选实施例。然而，可以以不同形式实施本发明，且本发明不限于这里提出的实施例。相反地，提供这些实施例使得公开彻底且完整，且向本领域技术人员充分传达本发明的范围。

图中，为了说明的清楚而放大了层和区域的尺寸。将理解，当层(或膜)被称为在另一层或衬底“上”时，它可以直接在该另一层或衬底上，或者还可以存在中间层。另外，将理解，当层被称为在另一层“下”时，它可以直接在该另一层下，也可以存在一个或更多中间层。另外，将理解，当层被称为在两层“之间”时，它可以是该两层之间的唯一层，或者还可以存在一个或更多中间层。相似的附图标记始终表示相似的元件。

图1A至5A是透视图，示出根据本发明第一实施例制造DRAM器件的工艺步骤，图1B至5B和1C至5C分别是沿图1A至5A的虚线I-I′和II-II′截取的剖视图，示出根据本发明第一实施例制造DRAM器件的工艺步骤。

参照图1A至1C，第一掩模图案110形成在半导体衬底100上。第一掩模图案110由顺序堆叠的氧化硅、氮化硅和多晶硅的至少一种，优选地至少由氧化硅和氮化硅制成。在形成多个存储单元晶体管的单元阵列区上以条形彼此平行地布置第一掩模图案110。

在第一掩模图案层110之下以各向异性模式选择性地蚀刻掉半导体衬底100。这样，在第一掩模图案110之间形成第一沟槽120，在其间定义有源区102。根据本实施例，由于存储单元晶体管的源区、漏区和沟道区形成在有源区102中，因此有源区102的物理质量影响晶体管的电特性。考虑到该实际情况，可以对第一沟槽120执行额外的工艺步骤以改善有源区102的物理质量。

根据本发明的特征，该额外的工艺步骤还可包括热氧化和衬(liner)形成。热氧化有助于处理第一沟槽120的内壁的蚀刻损伤。在用于成形第一沟槽120的各向异性蚀刻工艺期间会产生蚀刻损伤。衬形成可包括沉积杂质停止膜(例如氮化硅膜)的步骤，通过该步骤，衬膜130在随后的处理步骤期间用来防止杂质穿透有源区102。为了示图清楚，在图1A中未示出热氧化物膜和衬膜130(但在图1B中示出)。

然后，参照图2A至2C，形成第一绝缘膜图案140以填充第一沟槽120。形成第一绝缘膜图案140的步骤包括沉积第一绝缘膜填充第一沟槽120和蚀刻第一绝缘膜以暴露第一掩模图案110的顶表面。第一绝缘膜由相对于第一掩模图案110具有蚀刻选择性的至少一绝缘材料形成。根据本发明的实施例，第一绝缘膜可由氧化硅制成。可以通过化学机械抛光(CMP)工艺蚀刻第一绝缘膜。在此情况下，如图2A所示，第一绝缘膜图案140形成为具有与第一掩模图案110平齐的顶表面。

在本发明的另一特征中，可在第一沟槽120的底部上设置与半导体衬底100直接接触的导电图案150。更详细地，在形成第一绝缘膜之前，各向异性蚀刻衬膜130以暴露第一沟槽120的底表面。因而，在第一沟槽120的侧壁上形成衬图案135以暴露第一沟槽120的底表面(即半导体衬底100的一部分)。其后，在第一沟槽120的底表面上形成具有比第一沟槽120的深度小的厚度的导电图案150。

形成导电图案150的工艺步骤可包括使填充第一沟槽120的导电膜凹进的步骤。导电图案150可以是通过硅化物形成工艺完成的硅化物图案。硅化物形成工艺(硅化)包括沉积至少一种金属的步骤，该金属通过与半导体衬底100的暴露表面反应而变为硅化物。用于硅化的金属可以是钴(Co)或钨(W)。在硅化工艺之后，通过蚀刻工艺除去没有变成硅化物的部分导电膜。结果，仅硅化物图案保留在第一沟槽120的下表面。除去导电膜的工艺可包括利用对硅化物图案150和衬图案135具有蚀刻选择性的蚀刻配方的湿蚀刻步骤。

参照图3A和3C，在第一绝缘图案140上形成第二掩模图案160。与第一沟槽120交叉，并且如同第一掩模图案110那样，在单元阵列区上以条形式彼此平行地布置第二掩模图案160。优选地第二掩模图案160由对第一绝缘图案140、第一掩模图案110和半导体衬底100具有蚀刻选择性的材料形成。例如，第二掩模图案160可由依次堆叠的氮化硅和多晶硅形成。

在第二掩模图案160下各向异性并选择性地蚀刻掉第一绝缘图案140、第一掩模图案110和有源区102，产生与第一沟槽120交叉的第二沟槽170。有源区102通过该蚀刻工艺被构图，然后成为第一和第二沟槽120和170定义的有源区104。有源图案104形成在第一和第二掩模图案110和160彼此交叉的区域，并通过第二沟槽170沿一方向暴露在它们的侧壁上。

当第二掩模图案160由顺序堆叠的氮化硅和多晶硅膜形成时，可以通过第一和第二蚀刻步骤完成第二沟槽170。在第一蚀刻步骤中，蚀刻第一掩模图案110和第一绝缘图案140直到暴露有源区102的顶表面，在第二蚀刻步骤中蚀刻暴露的有源区102和第一绝缘图案140。第一蚀刻步骤使用对多晶硅具有蚀刻选择性的蚀刻配方(each recipe)，第二蚀刻步骤使用对氮化硅具有蚀刻选择性的蚀刻配方。此时，对于第二蚀刻步骤，可以除去第二掩模图案160的多晶硅膜，而使用多晶硅膜下的氮化硅膜作为用于第二蚀刻步骤的蚀刻掩模。

根据包括形成导电图案150的实施例，第二沟槽170的底部处于比第一沟槽120的底部更高的水平。对此配置，第二蚀刻步骤可以使用相对于氧化硅能够提供更大的硅蚀刻速度的蚀刻配方。根据该工艺特征，导电图案150的顶表面与第二沟槽170的底部间隔开。也就是说，导电图案150的顶表面没有被第二沟槽170暴露。

参照图4A至4C，在通过第二沟槽170暴露的有源图案104的侧壁上形成栅极绝缘膜180。栅极绝缘膜180可以由选自包括氧化硅、氮化硅、氮氧化硅、Al₂O₃、Al_xSi_yO₂、(Ba，Sr)TiO₃、BeAl₂O₄、CeO₂、CeHfO₄、CoTiO₃、Si₂N₄、EuAlO₃、HfO₂、硅化Hf、La₂O₃、LaAlO₃、LaScO₃、La₂SiO₅、MaAl₂O₄、NdAlO₃、PrAlO₃、SmAlO₃、SrTiO₃、Ta₂O₅、TiO₂、Y₂O₅、Y_xSi_yO_z、ZrO₂、硅化Zr、Zr-Al-O和(Zr，Sn)TiO₄的组的至少一种材料制成。栅极绝缘膜180的形成优选使用热氧化、或用于其他类型膜材料的沉积。

在包括栅极绝缘膜180的第二沟槽170的内壁上形成字线195。根据本发明，字线195的顶表面处于比有源图案104的顶表面更低的水平。字线195的形成包括在具有栅极绝缘膜180的所得结构上沉积具有保形的厚度的栅极导电膜190的步骤，如图6A所示。在该工艺期间，为了防止引起栅极导电膜190在第二沟槽170上方彼此相遇的悬伸(over-hang)效应，栅极导电膜190沉积有比第二沟槽170的一半宽度小的厚度。

如图6A和6C所示，各向异性蚀刻掉栅极导电膜190，直到暴露栅极绝缘膜180的顶表面，形成设置在第二沟槽170的侧壁上的间隔壁形栅极图案。这些栅极图案用作字线195。然而，由于栅极图案195的顶表面处于比有源图案104的顶表面更高的水平，所以必需进行凹进工艺以降低栅极图案195的高度。凹进工艺包括在形成保护膜197以填充包括栅极图案195的第二沟槽170之后，蚀刻栅极图案195以及保护膜197，直到栅极图案195的顶表面变得低于有源图案104的顶表面(见图6C)的步骤。保护膜197保持在字线196之间用于电绝缘。根据本发明另一实施例，可以除去保护膜197。

根据上述实施例，在第二沟槽170的一个中设置彼此电绝缘的栅极图案195。然而，根据另一修改实施例，在一些第二沟槽170中设置单独一个的栅极图案195′，如图7所示。该修改实施例可包括形成蚀刻掩模的步骤，蚀刻掩模用于防止在各向异性蚀刻栅极导电膜190的步骤中蚀刻第二沟槽170中的栅极导电膜190。根据该修改实施例，非隔离栅极图案195′用作用于向有源图案104施加反向电压的背栅(back-gate)电极。用于选择单元的正栅(front-gate)电极195设置在背栅电极195′之间。结果，根据该修改实施例，如图7所示地交替布置背栅电极195′和正栅电极195。将在下面更详细地描述该结构特征。

在形成栅极绝缘膜180之前，使用第二掩模图案160作为离子注入掩模执行离子注入工艺，产生半导体衬底100中通过第二沟槽170部分暴露的下杂质区220。下杂质区220包括具有与半导体衬底100不同的导电性的杂质。在随后的热工艺(例如形成栅极绝缘膜180的热工艺)中下杂质区220的杂质可扩散到有源图案104的下区域。因此，下杂质区220可用作晶体管的源区。

根据本发明另一实施例，在完成字线195之后可进行下杂质区220的形成。导电图案150可由含高浓度杂质的多晶硅形成。在此情况下，包括在导电图案150中的杂质可扩散到有源图案104的下区域，形成用作源区的下杂质区220。

参照图5A至5C，在包括字线195的所得结构上沉积第二绝缘膜。第二绝缘膜对第一和第二掩模图案110和160具有蚀刻选择性，但是，第二绝缘膜优选对第一绝缘图案140没有蚀刻选择性。例如，第二绝缘膜由氧化硅形成。第二绝缘膜被腐蚀从而被平坦化直到暴露第一掩模图案110的顶表面，形成填充第二沟槽170的第二绝缘图案200。在平坦化工艺期间除去残余的第二掩模图案160。结果，此平坦化工艺暴露第一绝缘图案140以及第一和第二绝缘图案140和200的顶表面。

通过前面的处理步骤被暴露的第一掩模图案110被去除，形成暴露有源图案104的顶表面的开口210。除去第一掩模图案110包括用对其有蚀刻选择性的配方湿法蚀刻第一和第二绝缘图案140和200的步骤。根据本发明的实施例，由于第一掩模图案110用作形成有源图案104的蚀刻掩模，所以开口210形成尺寸为具有与有源图案104的顶表面相同的面积。

然后，对包括开口210的所得结构进行离子注入工艺，在暴露的有源图案104的顶部分形成上杂质区225。有源图案104的上杂质区225可用作晶体管的漏区。有源图案104的下杂质区220和上杂质区225之间的区域用作晶体管的沟道区。形成上杂质区225可使用硅扩散或外延生长工艺。在包括上杂质区225的所得结构上，沉积位线导电膜，填充开口210。位线导电膜优选由金属材料例如铝形成。其后，图案化位线导电膜以形成与有源图案104(尤其是上杂质区225)直接接触的位线230。布置位线230与字线195交叉。这里，通过除去第一掩模图案110显现的开口210用作将位线230与有源图案104连接的接触孔。这样，制造本发明的半导体器件而不需要形成层间绝缘膜和接触孔的额外光刻和蚀刻步骤。

图8A至12A是透视图，示出根据本发明第二实施例制造DRAM器件的工艺步骤。图8B至12B和8C至12C是分别沿图8A至12A的虚线I-I′和II-II′截取的剖视图，示出根据本发明第二实施例制造DRAM器件的工艺步骤。根据第二实施例，沿字线的延伸布置第一沟槽且在形成第二沟槽之前形成字线，其不同于第一实施例的特征。为了描述清楚，第二实施例的与第一实施例相同的特征的描述将不再重复。

参照图8A至8C，第一掩模图案110被用来形成定义有源区102的第一沟槽120。根据上述第一实施例，与字线195相交地布置第一沟槽120(见图4A)，但是，在第二实施例中，平行于随后的工艺步骤将形成的字线195布置第一掩模图案110和第一沟槽120。

参照图9A至9C，在第一沟槽120的内壁上形成栅极绝缘膜180和字线195。可通过与第一实施例或其修改例相同的步骤完成栅极绝缘膜180和字线195。在本实施例中，可在第一沟槽120的整个内壁上形成栅极绝缘膜180。

在形成栅极绝缘膜180之前或在形成字线195之后，在有源区102下形成下杂质区220。如在第一实施例中那样，下杂质区220用作晶体管的源区。形成下杂质区220的工序与第一实施例相同。

参照图10A至10C，第一绝缘膜沉积在包括字线195的所得结构上且然后被腐蚀从而被平坦化，直到暴露第一掩模图案110，产生填充包括字线195的第一沟槽120的第一绝缘图案140。

与第一绝缘图案140和第一掩模图案110交叉地形成第二掩模图案160。使用第二掩模图案160作为蚀刻掩模，顺序并选择性地蚀刻掉第一掩模图案110和有源区102以形成定义有源图案104的第二沟槽170。根据该实施例，第二沟槽170是被有源图案104和第一绝缘图案140围绕的孔的形状，如图10A至10C所示。对于该结构，用对第一绝缘图案140和栅极绝缘膜180具有蚀刻选择性的配方执行开挖第二沟槽170的蚀刻工艺。

参照图11A至11C，在除去第二掩模图案160之后，形成第二绝缘图案200以填充第二沟槽170。形成第二绝缘图案200包括沉积第二绝缘膜以填充第二沟槽170且然后蚀刻从而平坦化该第二绝缘膜直到暴露第一掩模图案110的顶表面的步骤。依据该实施例的修改例，在平坦化蚀刻工艺期间可去除第二掩模图案160。第二绝缘图案200可由与第一绝缘图案140相同的材料形成。

除去通过平坦化工艺暴露的第一掩模图案110至有源图案104的顶表面。在暴露的有源图案104的顶部分中形成上杂质区225。除去第一掩模图案110和形成上杂质区225的工序与第一实施例相同。

参照图12A至12C，位线230形成为与上杂质区225连接。位线230形成为跨越字线195。位线230的形成也可以与本发明的第一实施例相同。

图13A至13C是剖视图，示出根据本发明一修改实施例制造DRAM器件的工艺步骤，其中导电图案形成在字线195之下。根据这些实施例，在字线195之下，导电图案250可设置为导电连接到下杂质区220。这样，图13A至13C所示的其中导电图案250位于字线195下的特征不同于其中导电图案150位于第一沟槽120底部的第一实施例(见图2A)。

参照图13A，在半导体衬底100的预定区域上形成导电图案250。如图13A所示，在布置字线195的区域设置导电图案250。导电图案250中，暴露半导体衬底100的顶表面。导电图案250可以由多晶硅、硅化物和金属的至少一种形成。如下面所述，在导电图案250上可以设置已经用作蚀刻掩模的绝缘图案255。

随后，使用半导体衬底100的暴露部分作为籽层执行外延工艺，形成外延层101。由于外延层101与半导体衬底100一样由单晶结构构成，所以它能够用作晶体管的沟道区。大多数导电图案250的晶格结构不是单晶，因而，在导电图案250上产生单晶结构从其不连续的不连续界面99。

参照图13B和13C，在导电图案250上形成第一沟槽120之后，在第一沟槽120中形成栅极绝缘膜180和字线195。形成第一沟槽120、栅极绝缘膜180和字线195的步骤与第二实施例相同。在此期间，由于第一沟槽120形成在导电图案250上，所以不连续界面99被去除。因此，不存在不连续界面99对晶体管特性的影响。

根据另一实施例，如图14A和14B所示，第一沟槽120的底表面可以从导电图案250分隔开。也就是说，外延层101可置于第一沟槽120和导电图案250之间。

根据本发明的实施例，导电图案250用作晶体管的源区。采用该结构，为了减少字线195和导电图案250之间的电干扰，导电图案250可以与字线195隔离开预定距离。根据本发明另一实施例，为了确保字线195和导电图案250之间的距离，在导电图案250上形成绝缘图案255(见图15)。绝缘图案255可以是用于导电图案250的蚀刻掩模的剩余部分。

根据本发明，垂直沟道晶体管设置有依次堆叠的源区、沟道区和漏区的结构。这样，由于它有效地利用了衬底区域，因此能够显著地提高器件中的集成度。例如，本发明的DRAM器件能够具有4F²的布局效率。

另外，本发明提供一种具有设置在沟道两侧且彼此电隔离的栅极电极(即正栅电极和背栅电极)的双栅极垂直沟道晶体管。采用该双栅极结构，本发明的DRAM器件不需要用于存储电荷的额外电容器。因而，相对于常规DRAM的情况它简化了制造工序，且有效地利用了衬底区域。

根据本发明制造DRAM器件的方法包括选择性去除用于形成有源图案的蚀刻掩模的步骤。因而，能够形成位线而不需要用于接触孔的额外工艺步骤，降低了DRAM器件的制造成本。

此外，由于本发明的DRAM器件包括与具有低电阻率的导电图案接触的源区，因此能够降低源极线上的表面电阻。结果，能够制造具有优良电特性的DRAM器件。

上面公开的主题是说明性的，而不是限制性的，所附权利要求意在覆盖落入本发明的实质思想和范围内的全部这样的修改、增强和其他实施例。因而，在法律允许的最大程度上，本发明的范围由所附权利要求及其等价物的最广允许解释定义，且不应受到前面的详细描述的约束或限制。

本申请要求2005年9月2日向韩国知识产权局提交的韩国专利申请2005-81896的优先权，并在此引用其全部内容作为参考。

Claims

1.一种动态随机存取存储器(DRAM)器件，包括：

具有单元阵列区的半导体衬底；

在该单元阵列区上从该半导体衬底延伸的柱形有源图案，该有源图案包括与该半导体衬底接触的源区、形成在该源区之上的漏区、以及置于该源区和该漏区之间的沟道区；

布置在该有源图案上的位线，沿一方向将该漏区彼此连接；

置于该有源图案之中的字线，与该位线交叉；以及

置于该字线和该有源图案之间的栅极绝缘膜。

2.根据权利要求1的DRAM器件，其中该位线与该有源图案接触的区域与该有源图案的顶表面的区域相同。

3.根据权利要求1的DRAM器件，还包括在该字线之下设置为与该源区接触的导电图案。

4.根据权利要求3的DRAM器件，还包括在该导电图案和与该导电图案相邻的字线之间预定厚度的具有单晶结构的外延层，

其中该外延层具有杂质区，该杂质区具有与该源区相同的杂质和相同的浓度，该杂质区将该源区电连接到该导电图案。

5.根据权利要求3的DRAM器件，其中该栅极绝缘膜延伸为置于该导电图案和与该导电图案相邻的字线之间。

6.根据权利要求1的DRAM器件，还包括在该有源图案之中与该字线交叉的导电图案，

其中该导电图案在该字线之下设置为与该源区连接。

7.一种制造动态随机存取存储器(DRAM)器件的方法，该方法包括：

准备半导体衬底；

图案化该半导体衬底从而形成定义条形有源区的第一沟槽；

在该第一沟槽的内壁上形成栅极绝缘膜；

在包括该栅极绝缘膜的该第一沟槽的内壁上形成字线；

形成第一绝缘图案以填充包括该字线的该第一沟槽；

在该第一绝缘图案上形成与该第一沟槽交叉的掩模图案；

利用该掩模图案作为蚀刻掩模构图该有源区从而形成柱形有源图案；

除去该掩模图案从而形成暴露该有源图案的顶表面的开口；以及

形成与该字线交叉且与该有源图案的顶表面直接接触的位线。

8.根据权利要求7的方法，其中该半导体衬底的准备包括：

在布置该字线的区域，在底部衬底上，形成导电图案；以及

利用具有暴露于该导电图案之中的该底部衬底的籽层形成外延层从而覆盖该导电图案。

9.根据权利要求8的方法，其中该第一沟槽的形成包括蚀刻设置在该导电图案上的该外延层，

其中该第一沟槽形成为暴露该导电图案的顶表面。

10.根据权利要求8的方法，其中该第一沟槽的形成包括蚀刻设置在该导电图案上的该外延层，

其中该第一沟槽的深度小于设置在该导电图案上的该外延层的厚度。

11.根据权利要求7的方法，其中该栅极绝缘膜包括选自包含氧化硅、氮化硅、氮氧化硅、Al₂O₃、Al_xSi_yO_z、(Ba，Sr)TiO₃、BeAl₂O₄、CeO₂、CeHfO₄、CoTiO₃、Si₂N₄、EuAlO₃、HfO₂、硅化Hf、La₂O₃、LaAlO₃、LaScO₃、La₂SiO₅、MaAl₂O₄、NdAlO₃、PrAlO₃、SmAlO₃、SrTiO₃、Ta₂O₅、TiO₂、Y₂O₅、Y_xSi_yO_z、ZrO₂、硅化Zr、Zr-Al-O和(Zr，Sn)TiO₄的组的至少一种材料。

12.根据权利要求7的方法，其中该字线的形成包括：

以比该第一沟槽的半宽度小的厚度，在包括该第一沟槽的所得结构上保形地形成栅极导电膜；以及

各向异性蚀刻该栅极导电膜直到暴露该栅极绝缘膜从而在该栅极绝缘膜的侧壁上形成间隔壁形栅极图案。

13.根据权利要求12的方法，其中该字线的形成还包括：

在该栅极图案之间形成保护图案；以及

使该栅极图案的顶表面凹进直到低于该有源图案的顶表面。

14.根据权利要求7的方法，其中该有源图案的形成包括：

使用该掩模图案、该栅极绝缘膜和该第一绝缘图案作为蚀刻保护膜选择性蚀刻该掩模图案之间的该有源区，从而形成由该有源图案和该字线定义的第二沟槽。

15.根据权利要求14的方法，其中在除去该掩模图案之前，还包括步骤：

形成第二绝缘膜以填充该第二沟槽；以及

平坦化地蚀刻该第二绝缘膜直到暴露该掩模图案的顶表面以形成填充该第二沟槽的第二绝缘图案。

16.根据权利要求14的方法，其中该第一沟槽的形成包括：

形成条状第一掩模图案以定义该有源区；以及

通过使用该第一掩模图案作为蚀刻掩模各向异性蚀刻该半导体衬底，

其中在形成该有源图案的步骤中该第一掩模图案被构图为设置在该有源图案和该掩模图案之间。

17.根据权利要求16的方法，其中该掩模图案的除去包括：

除去该掩模图案以暴露该第一掩模图案、该第一绝缘图案和该第二绝缘图案的顶表面；以及

通过对该第一和第二绝缘图案具有蚀刻选择性的配方选择性除去该第一掩模图案，使得开口自对准该有源图案的顶部。

18.根据权利要求7的方法，其中该位线的形成包括：

在包括该开口的所得结构上形成位线导电膜，该位线导电膜直接接触该有源图案的顶表面；以及

将该位线导电膜构图成与该字线交叉的位线。

19.一种制造动态随机存取存储器(DRAM)器件的方法，该方法包括：

图案化半导体衬底以形成定义条形有源区的第一沟槽；

在该第一沟槽的底部形成导电图案；

在垂直于该第一沟槽的方向上图案化该有源区以形成定义柱形有源图案的第二沟槽；

形成设置在该第二沟槽的内壁上的字线，该字线与该第一沟槽交叉；以及

形成与该字线交叉的位线，该位线与该有源图案的顶表面直接接触，

其中该第二沟槽在深度上比该第一沟槽小该导电图案的厚度使得该字线与该导电图案分离。

20.根据权利要求19的方法，其中该导电图案的形成包括：

在包括该第一沟槽的所得结构上形成衬膜；

各向异性蚀刻该衬膜以形成暴露该第一沟槽的底表面但覆盖该第一沟槽的侧壁的衬图案；

形成导电膜从而填充包括该衬图案的该第一沟槽；以及

通过使用该衬图案作为掩模蚀刻该导电膜，从而在该第一沟槽的底部上形成具有比该第一沟槽的深度小的厚度的导电图案。

21.根据权利要求20的方法，其中该导电图案的形成包括：

形成包括钴或钨的金属材料的导电膜；

执行硅化工艺从而在该第一沟槽的底部形成硅化物图案，在该硅化工艺期间，该硅化物图案由该导电膜和与该第一沟槽的底部直接接触的该导电膜之间的反应产生；以及

通过对该硅化物和该衬图案具有蚀刻选择性的配方选择性除去该导电膜以暴露该硅化物图案的顶表面。

22.根据权利要求19的方法，其中该第一沟槽的形成包括：

形成条形的第一掩模图案以定义该有源区；以及

使用该第一掩模图案作为蚀刻掩模各向异性蚀刻该半导体衬底，

其中该第二沟槽的形成包括：

在该第一掩模图案之中形成第一绝缘图案以填充该第一沟槽；

在该第一绝缘图案和该第一掩模图案上形成跨该第一沟槽的第二掩模图案；以及

使用该第二掩模图案作为蚀刻掩模各向异性蚀刻该第一绝缘图案、该第一掩模图案和该有源区，

其中执行该第二沟槽的形成使得该第一绝缘图案保持在该导电图案上。

23.根据权利要求22的方法，其中在形成该第二沟槽的步骤中该第一掩模图案被构图为置于该有源图案和该第二掩模图案之间。

24.根据权利要求19的方法，其还包括：

在形成该字线之前，在通过该第二沟槽暴露的该有源图案的侧壁上形成栅极绝缘膜；以及

在形成该字线之后，形成填充该第二沟槽的第二绝缘膜。

25.根据权利要求24的方法，其中该栅极绝缘膜由选自包括氧化硅、氮化硅、氮氧化硅、Al₂O₃、Al_xSi_yO_z、(Ba，Sr)TiO₃、BeAl₂O₄、CeO₂、CeHfO₄、CoTiO₃、Si₂N₄、EuAlO₃、HfO₂、硅化Hf、La₂O₃、LaAlO₃、LaScO₃、La₂SiO₅、MaAl₂O₄、NdAlO₃、PrAlO₃、SmAlO₃、SrTiO₃、Ta₂O₅、TiO₂、Y₂O₅、Y_xSi_yO_z、ZrO₂、硅化Zr、Zr-Al-O和(Zr，Sn)TiO₄的组的至少一种制成。

26.根据权利要求22的方法，其中该字线的形成包括：

以比该第二沟槽的半宽度小的厚度，在包括该第二沟槽的所得结构上保形地形成栅极导电膜；以及

各向异性蚀刻该栅极导电膜直到暴露该栅极绝缘膜，从而在该栅极绝缘膜的侧壁上形成间隔壁形栅极图案。

27.根据权利要求26的方法，其中该字线的形成包括：

形成设置于该栅极图案之间的保护图案；以及

使该栅极图案的顶表面凹进直到低于该有源图案的顶表面。

28.根据权利要求22的方法，在形成该位线之前，还包括依次除去该第一和第二掩模图案从而暴露该有源图案的顶表面，

其中该掩模图案的除去包括使用对该第一和第二绝缘图案具有蚀刻选择性的蚀刻配方除去该第一掩模图案，使得开口自对准在该有源图案上。