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CN102779828A - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件，包括：隔离层，所述隔离层形成在衬底中并且限定有源区；沟槽，所述沟槽形成在衬底中并且将有源区的一部分限定为有源柱；字线，所述字线形成在沟槽的内部；子源线，所述子源线形成在沟槽之下并且与字线相交叉；主源线，所述主源线形成在衬底之上、与子源线耦接、并且与字线相交叉；可变电阻器图案，所述可变电阻器图案形成在有源柱之上；以及位线，所述位线与可变电阻器图案接触并且与字线相交叉。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2011年5月12日提交的申请号为10-2011-0044642的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及半导体器件的制造技术，更具体而言，涉及单元结构适用于高集成化的半导体存储器件及其制造方法。
背景技术
现在正开发利用电阻变化来储存数据的半导体器件、如ReRAM(Resistive RandomAccess Memory，电阻式随机存取存储器)作为DRAM和快闪存储器件的替代品。利用电阻变化用于数据存储的半导体存储器件包括开关元件和可变电阻器元件。此外，所述半导体存储器件包括将开关元件与可变电阻器元件耦接的字线、位线和源线。
在现有半导体存储器件中，使用源漏区位于同一平面上的平面晶体管作为开关元件。在这种情况下，由于要将位线和源线与平面晶体管耦接，因此难以实现6F2或更小的单元尺寸。因此，在提高半导体存储器件集成度和降低成本方面存在限制。
当源线被布置为与字线平行并被布置为与位线相交叉时，信号可以通过一个源线被传输至与字线耦接的所有存储器单元。在此，可能发生电压下降并导致互连可靠性恶化。据此，半导体存储器件的操作特性可能恶化。
为了解决这些特征，可以将源线布置为与位线平行并与字线相交叉。在这种情况下，单元尺寸可能增加，并且在半导体存储器件内布置源线时可能发生半导体存储器件结构上的额外复杂性。
发明内容
本发明的实施例针对一种高集成的半导体存储器件及其制造方法。
根据本发明的一个实施例，一种半导体存储器件包括：隔离层，所述隔离层形成在衬底中并限定有源区；沟槽，所述沟槽形成在衬底中并且将有源区的一部分限定为有源柱；字线，所述字线形成在沟槽内；子源线，所述子源线形成在沟槽之下并与字线相交叉；主源线，所述主源线形成在衬底之上、与子源线耦接、并且与字线相交叉；可变电阻器图案，所述可变电阻器图案形成在有源柱之上；以及位线，所述位线与可变电阻器接触并与字线相交叉。
根据本发明的另一个实施例，一种半导体存储器件包括：隔离层，所述隔离层形成在衬底中并限定有源区；沟槽，所述沟槽形成在衬底中并且将有源区的一部分限定为有源柱；字线，所述字线形成在沟槽内部；多个子源线，所述多个子源线形成在沟槽之下，并且被布置为每个为存储器单元组的子组提供源线电压；以及主源线，所述主源线形成在沟槽之上、与子源线中的每个耦接，其中，主源线为子源线中的每个提供源线电压。
附图说明
图1A至图1E是说明根据本发明第一实施例的半导体存储器件的图。
图2A至图2E是说明根据本发明第二实施例的半导体存储器件的图。
图3A至图9D是说明制造根据本发明第一实施例的半导体存储器件的方法的图。
图10A至图10D是说明可以应用于根据本发明示例性实施例的半导体存储器件的可变电阻器图案的截面图。
具体实施方式
下面将参照附图详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应当解释为限定为本文所列的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明的各个附图和实施例中表示相似的部分。
附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征而对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或与衬底之间存在第三层的情况。
本发明的示例性实施例提供具有6F2或更小(例如4F2)单元尺寸的半导体存储器件及其制造方法。更具体而言，本发明的示例性实施例提供一种半导体存储器件及其制造方法，所述半导体存储器件采用沟道沿垂直方向形成的垂直晶体管作为开关元件，并且所述半导体存储器件具有被布置为与位线平行并且与字线相交叉的源线。
图1A至图1E是说明根据本发明第一实施例的半导体存储器件的图。更具体而言，图1A是平面图，图1B至图1D分别是沿着图1A的线A-A’、线B-B’和线C-C’的截面图，图1E是电路图。
参照图1A至图1E，根据本发明第一实施例的半导体存储器件包括隔离层12(例如图1B)、沟槽14、栅电极19、为存储器单元的子组提供源线电压的子源线16、为多个子源线16提供源线电压的主源线21、可变电阻器图案26和位线29。隔离层12形成在衬底11中以限定有源区13。沟槽14形成在衬底11中以限定有源柱13B。栅电极19形成在沟槽14的侧壁上。子源线16形成在栅电极19之下的衬底11中从而与栅电极19相交叉。主源线21形成在衬底11之上从而与栅电极19相交叉。可变电阻器图案26形成在有源柱13B上。位线29形成在可变电阻器图案26之上并与栅电极19相交叉。
可以通过浅沟槽隔离(STI)工艺形成隔离层12，并且隔离层12限定出沿着第一方向延伸形成线的有源区13(如图1A所示)。此时，隔离层12可以进一步限定与有源区13的一端耦接的有源突出部(active tap)13A。有源突出部13A被形成为提供将要形成第二杂质区17的空间，所述第二杂质区17用于将子源线16与主源线21电耦接。有源突出部13A可以在第二区域中从有源区13突出从而与主源线21重叠。
沟槽14可以包括线图案，所述线图案与有源区13和隔离层12相交叉，其中每个沟槽14沿着第二方向延伸(如图1A所示)。此时，有源区13包括由沟槽14和隔离层12所限定的有源柱13B的区域。相对于衬底11的上表面，沟槽14的深度可以被设置得比隔离层12的厚度更小。根据沟槽14的深度，确定用作开关元件的垂直晶体管的沟道长度。
形成在沟槽14侧壁上的栅电极19可以包括沿着第二方向延伸的线图案。此时，在沟槽14的表面上形成栅电介质层18，并在包括栅电极19的沟槽14中掩埋密封层20。密封层20保护栅电极19并将栅电极19与沟槽14相对侧上的相邻栅电极19电隔离开，其中密封层包括绝缘层。
在有源柱13B的表面上形成用作结区的第一杂质区15。栅电极19的上表面在高度上可以比衬底11的上表面更低，使得栅电极19与第一杂质区15部分地重叠。通过这种布置，形成在衬底11之上的结构更有效地与栅电极19绝缘。另外，栅电极19与用作结区的第一杂质区15之间的重叠面积被最小化，以基本上防止在它们之间产生泄漏电流。栅电极19可以包括由硅层或金属性层形成的单层，或硅层与金属性层的叠层。根据一个实例，金属性层包括金属层、金属氧化物层、金属氮化物层和金属硅化物层。
沿着第一方向形成在有源柱13B两个侧壁上的两个栅电极19用作字线WL，其中每个栅电极19操作为图1E所示的存储器单元的存取晶体管的栅电极，并且一起操作为用于执行前述功能的栅电极单元。因此，字线WL形成如下结构：该结构包围布置在同一线上的各个有源柱13B的两个侧壁，并且沿着第二方向延伸。在此，形成在沟槽14一个侧壁上的栅电极19和形成在同一沟槽14的另一侧壁上的栅电极19操作为不同的字线WL。
子源线16包括通过将离子杂质注入到衬底11中而形成的杂质区。子源线16沿着与有源柱13B相交叉的方向延伸，子源线16还可以用作结区。子源线16具有沿着第一方向延伸的线形。在此，子源线16沿着与栅电极19即字线WL相交叉的方向延伸。子源线16与沿着第二方向相邻的另一子源线16通过隔离层12绝缘。子源线16用于提供具有4F2单元尺寸的半导体存储器件，并且基本上防止源线(子源线+主源线)的电压下降和互连可靠性的降低。根据一个实例，可以针对每个存储垫(mat)设置子源线16。
主源线21包括金属性层，主源线21被配置为具有比子源线16更低的电阻，并且用于降低源线的整体电阻。据此，可以有效地防止源线的电压下降和互连可靠性的降低。主源线21包括沿着第一方向(即，与子源线16的延伸方向平行的方向)延伸的线图案，并且可以针对每个存储体(bank)设置主源线21，因为主源线21具有比子源线16更低的电阻。更具体而言，主源线21可以具有通过形成在有源突出部13A中的第一杂质区15和第二杂质区16而与多个子源线16耦接的结构。在主源线21与第一杂质区15之间可以插入欧姆接触层以降低其间的接触电阻。虽然未在图中示出欧姆接触层，但是，根据一个实例，其可以包括金属硅化物层。
在衬底11的整个表面之上，形成第一层间电介质层23以覆盖主源线21。在第一电介质层23上形成可变电阻器图案26。可变电阻器图案26和有源柱13B通过穿过第一杂质区12和第一层间电介质层23的接触插塞(contact plug)25而彼此耦接。在第一杂质区15与接触插塞25之间、以及接触插塞25与可变电阻器图案26之间，可以插入欧姆接触层以降低其间的接触电阻。虽然未在图中示出欧姆接触层，但是，根据一个实例，其可以包括金属硅化物层。
可变电阻器图案26可以是能够根据偏压(例如，外部施加的偏压)来切换两个阻态的任何合理适用的电阻器图案。根据一个实例的可变电阻器图案26将参照图10A至10D详细描述。
在第一层间电介质层23上，形成第二层间电介质层28以填充可变电阻器图案26之间的空间。在第二层间电介质层28上，位线29形成在可变电阻器图案26之上。位线29由金属性层形成，并且可以形成沿着第一方向延伸的线。在位线29与可变电阻器图案26之间，可以插入欧姆接触层以降低其间的接触电阻。虽然未在图中示出欧姆接触层，但是，根据一个实例，其可以包括金属硅化物层。
具有上述结构的半导体存储器件设置有垂直晶体管，所述垂直晶体管包括有源柱13B、形成在有源柱13B侧壁上的栅电极19、形成在有源柱13B上表面上的第一杂质区15以及形成在有源柱13B之下的衬底中的子源线16。通过使用这种配置，可以形成具有6F2或更小(例如4F2)单元尺寸的半导体存储器件。此外，虽然半导体存储器件具有子源线16和主源线21被布置为与位线29平行并与字线WL相交叉的结构，但是因为字线WL被掩埋在衬底11中并且提供了子源线16和主源线21，所以可以在降低制造工艺复杂性的同时简化半导体存储器件的结构。据此，可以提高半导体存储器件的集成度，并且可以降低生产成本。此外，在提供垂直晶体管时，可以基本上防止半导体存储器件的操作特性由于短沟道效应而降低，可以提高半导体存储器件的驱动速度，并且可以降低功耗。
此外，根据本发明示例性实施例的半导体存储器件包括形成在衬底11中的子源线16和形成在衬底11之上的主源线21。因此，由于在基于施加到字线WL和位线29的信号(或电压)的读取/写入操作期间电流通过子源线16流入主源线21，所以可以防止在读取/写入操作期间与字线WL耦接的所有存储器单元都通过一个源线来接收信号时可能发生的电压下降和互连可靠性降低。此外，由于子源线16和主源线21被布置为与位线29平行并且被布置为与字线WL相交叉，所以可以防止源线的电压下降和互连可靠性的降低。
图2A至图2E是说明根据本发明第二实施例的半导体存储器件的图。图2A是平面图，图2B至图2D分别是沿着图2A中的线A-A’、线B-B’和线C-C’的截面图。在本发明的第二个实施例中，使用与本发明第一个实施例相同的附图标记来表示两个实施例中相同的元件，并且出于简洁的目的省略其详细描述。
参照图2A至图2E，根据本发明第二实施例的半导体存储器件包括与本发明第一实施例的组成部分相同的组成部分，其中字线WL的形状与本发明第一实施例的字线不同。
根据本发明的第二实施例，沿着第一方向形成在有源柱13B侧面上的栅电极19用作字线WL。因此，字线WL包括沿着第二方向延伸的线图案，并且具有与布置在同一线上的相应有源柱13B相接触的结构。这样，当字线WL被形成为与有源柱13B的一侧接触时，可以更容易地执行设计和形成字线WL的工艺。在此，与本发明第一实施例的半导体存储器件相比，可以进一步简化半导体存储器件的结构，从而在降低生产成本的同时提高集成度。
图3至图9是说明制造根据本发明第一实施例的半导体器件的方法的图。图3A至图9A是平面图，图3B至图9B、图3C至图9C、图3D至图9D分别是沿着图3A至图9A中的线A-A’、线B-B’和线C-C’的截面图。
参照图3A至图3D，在衬底11中形成隔离层12(在图3B中示出)以限定多个有源区13。可以通过STI工艺形成隔离层12。
由隔离层12限定的有源区13可以形成为沿着第一方向延伸的线(在图3A中示出)。此时，有源区13由隔离层12限定，并且包括与有源区13的一端耦接的有源突出部13A。有源突出部13A可以具有沿着第二方向突出(在图3A中示出)以与将要通过后续工艺形成的主源线重叠的结构，并且可以以Z字形来回弯曲以确保与相邻的有源区13有足够的距离。有源突出部13A被形成为提供要形成用于将子源线和主源线电耦接的插塞的空间，所述插塞将通过后续工艺形成。
在衬底11之上形成硬掩模图案31。然后，通过使用硬掩模图案31作为刻蚀阻挡部来刻蚀衬底11，以形成与隔离层12和有源区13相交叉的沟槽14。此时，随着形成了沟槽14，有源区13的一部分由隔离层12和沟槽14限定为有源柱13B。
沟槽14可以被形成为沿着第二方向延伸的线，并且提供将要形成用作字线的栅电极的空间。因此，沟槽14的深度可以根据开关元件的沟道长度来调节，并且可以被设置为比基于衬底11上表面的隔离层12的厚度更小。
参照图4A至图4D，通过使用硬掩模图案31作为离子注入阻挡而在沟槽14之下的衬底11中注入离子杂质，然后执行热处理以形成子源线16作为沿着第一方向延伸的线。此时，在有源柱13B下方相交叉的子源线16还用作垂直晶体管的结区。
当在衬底11的整个表面上执行离子杂质注入时，借助于硬掩模图案31，离子杂质仅局部地注入到沟槽14之下的衬底11中(参照虚线表示的部分)。在通过热处理使注入的离子杂质激活和扩散的同时，子源线16被形成为沿着第一方向延伸的线的类型。此时，隔离层12防止离子杂质沿着第二方向扩散，并且隔离层12将子源线16与沿着第二方向相邻的其他相邻子源线电隔离。
去除硬掩模图案31。
参照图5A至图5D，在沟槽14的表面上形成栅电介质层18。栅电介质层18可以由氧化物层形成，并且可以使用氧化硅层(SiO2)作为氧化物层。可以通过使用热氧化法来形成用作栅电介质层18的氧化硅层，并且，由于热氧化法的特性，栅电介质层18可以不形成在隔离层12上。
在沟槽14的两个侧壁上形成栅电极19。此时，栅电极19可以包括由硅层或金属性层形成的单层、或硅层和金属性层的叠层。根据一个实例，金属性层包括金属层、金属氧化物层、金属氮化物层和金属硅化物层。
栅电极19用作字线，并且可以被形成为沿着第二方向延伸的线。因此，栅电极19形成在有源柱13B的两个侧壁上，并且形成在有源柱13B两个侧壁上的两个栅电极19用作一个字线WL。可以将栅电极19的上表面形成得比衬底11的上表面更低。于是，可以稳定地实现栅电极19与将要通过后续工艺所形成的结构之间的绝缘，可以为后续工艺保证工艺余量，并且可以抑制由第一杂质区15的干扰引起的泄漏电流的发生。
可以通过以下工艺形成具有上述结构的栅电极19。首先，在衬底11的整个表面上形成栅导电层从而填充沟槽14，并执行平坦化工艺直到暴露出衬底11的表面。然后，将栅导电层凹陷刻蚀至部分地保留在沟槽14的侧壁上。
形成密封层20以填充沟槽14。密封层20不仅用于保护栅电极19，还用于使栅电极19与相邻的栅电极19电隔离。密封层20可以由绝缘层形成。具体而言，密封层20可以包括选自氧化物层、氮化物层和氮氧化物层中的任一个单层、或选自以上这些层中的两个或更多个层的叠层。可以通过以下工艺形成密封层20。首先，在衬底11的整个表面上沉积绝缘层从而填充沟槽14。然后，执行平坦化工艺直到暴露出衬底11。
通过将离子杂质注入到有源柱13B和有源突出部13A的暴露表面中来形成第一杂质区15。此时，形成在有源柱13B的表面上的第一杂质区15用作垂直晶体管的结区。具体而言，当子源线16用作垂直晶体管的源极时，第一杂质区15用作垂直晶体管的漏极，所述垂直晶体管操作为存储器单元的存取晶体管。
通过将离子杂质注入到有源突出部13A中来形成第二杂质区17，以使形成在有源突出部13A表面上的第一杂质区15与子源线16耦接。第二杂质区17用作将子源线16与将要通过后续工艺形成的主源线电耦接的插塞。可以通过注入与第一杂质区15和子源线16相同的离子杂质来形成第二杂质区17。
与此同时，可以在第一杂质区15的形成工艺的同时执行形成第二杂质区17的形成工艺——其中在有源突出部13A中形成第二杂质区17、并且第二杂质区17用作将子源线16与将要通过后续工艺形成的主源线耦接的插塞。
参照图6A至图6D，在衬底11上形成主源线21，所述主源线21被形成为沿着第一方向延伸的线的类型。此时，主源线21可以被形成为比包括杂质区的子源线16具有更低的电阻，据此降低源线的总电阻。因此，主源线21可以由金属性层形成，并且与形成在有源突出部13A中的第一杂质区15耦接。在此，可以在主源线21与第一杂质区15之间形成欧姆接触层，以降低第一杂质区15与主源线21之间的接触电阻。虽然未在图中示出欧姆接触层，但是，根据一个实例，其可以由金属硅化物层形成。
如以上所讨论的，主源线21比形成在衬底11中的子源线16具有更低的电阻，其中可以针对每个存储垫形成子源线16，并且可以针对每个存储体形成主源线21。更具体而言，主源线21可以被形成为通过第二杂质区17与多个子源线16耦接。在此，针对每个垫设置具有较高电阻的子源线16以防止子源线16的电阻升高，并且针对每个存储体设置具有较低电阻的主源线21并且主源线21与多个子源线16耦接。据此，可以降低整个源线的电阻，以基本上防止由电压下降和互连可靠性降低而引起的半导体存储器件的操作特性的降低。
在主源线21的两个侧壁上形成第一间隔件22(在图6D中示出)。第一间隔件22不仅用于保护主源线21，而且将主源线21与将要通过后续工艺形成的插塞绝缘。第一间隔件22可以包括选自氧化物层、氮化物层和氮氧化物层中的任一个单层、或选自以上这些层中的两个或更多个层的叠层。
参照图7A至图7D，在衬底11的整个表面之上形成第一层间电介质层23(在图7B中示出)从而覆盖主源线21。第一层间电介质层23可以包括选自氧化物层、氮化物层和氮氧化物层中的任一个单层，并且可以是相对于密封层20具有刻蚀选择性的金属形成。
选择性地刻蚀第一层间电介质层23以形成暴露出第一杂质区15的接触孔24，然后形成接触插塞25以填充接触孔24。在此，为了降低第一杂质区15与接触插塞25之间的接触电阻，可以在其间形成欧姆接触层。虽然未在图中示出欧姆接触层，但是，根据一个实例，其可以由金属硅化物层形成。
参照图8A至图8D，在第一层间电介质层23上形成可变电阻器图案26(在图8B中示出)从而接触接触插塞25。可变电阻器图案26是指能够通过外部施加的偏压而在至少两个阻态之间切换的图案。可以应用于本发明实施例的可变电阻器图案26将参照图10A至图10D详细描述。
与此同时，在形成可变电阻器图案26之前，可以在接触插塞25与可变电阻器26之间形成欧姆接触层以降低其间的接触电阻。虽然未在图中示出欧姆接触层，但是，根据一个实例，其可以由金属硅化物层形成。
在可变电阻器图案26的侧壁上形成第二间隔件27。第二间隔件27用于在后续工艺期间保护可变电阻器图案26，并且可以包括选自氧化物层、氮化物层和氮氧化物层中的任一个单层、或选自以上这些层中的两个或更多个层的叠层。
参照图9A至图9D，在第一层间电介质层23上形成第二层间电介质层28从而覆盖可变电阻器图案26。第二层间电介质层28可以包括选自氧化物层、氮化物层和氮氧化物层中的任一个单层，并且可以由与第一层间电介质层23相同的材料形成。
执行平坦化工艺直到暴露出可变电阻器图案26，以使第二层间电介质层28填充可变电阻器图案26之间的空间。此时，可以通过使用化学机械抛光(CMP)工艺来执行所述平坦化工艺。
在第二层间电介质层28上形成位线29。位线29沿着第一方向延伸，并且被形成在与同一位线29连接的多个可变电阻器图案26之上。根据一个实例，位线29可以由金属性层形成。为了降低位线29与可变电阻器图案26之间的接触电阻，可以在其间形成欧姆接触层。
在位线29的两个侧壁上形成第三间隔件30。第三间隔件30用于保护位线29，并且可以包括选自氧化物层、氮化物层和氮氧化物层中的任一个单层、或选自以上这些层中的两个或更多个层的叠层。
具有上述结构的半导体存储器件具有垂直晶体管，所述垂直晶体管包括有源柱13B、形成在有源柱13B两个侧壁上的栅电极19、形成在有源柱13B上的第一杂质区15、以及形成在衬底11中、有源柱13B之下的子源线16。据此，可以实现具有6F2或更小(例如4F2)单元尺寸的半导体存储器件。此外，虽然半导体存储器件具有子源线16和主源线21被布置为与位线29平行、并且被布置为与字线WL相交叉的结构，但是，因为字线WL被掩埋在衬底11中、并且提供了子源线16和主源线21，所以可以简化半导体存储器件的结构和制造工艺。据此，可以提高半导体存储器件的集成度并且可以降低生产成本。此外，通过使用垂直晶体管，可以基本上防止半导体存储器件的操作特性由于短沟道效应的原因而降低，可以提高半导体存储器件的驱动速度并且可以降低功耗。
此外，根据本发明实施例的半导体存储器件包括形成在衬底11中的子源线16和形成在衬底11之上的主源线21。据此，可以基本上防止当与任一字线WL耦接的所有存储器单元都通过一个源线来接收信号时可能发生的电压下降和互连可靠性降低。此外，由于子源线16和主源线21被布置为与位线29平行、并且被布置为与字线WL相交叉，所以可以防止源线的电压下降和互连可靠性的降低。
图10A至图10D是说明可以应用于本发明示例性实施例的半导体存储器件的可变电阻器图案的截面图。
参照图10A，可变电阻器图案可以具有顺序地层叠第一电极61、相变材料层62和第二电极62的结构。
当相变材料层62的结晶态根据外部激励例如电流或电压而变成非晶态(即，高阻状态)或晶态(即，较低阻状态)时，相变材料层62的电阻值发生变化。此时，根据相变材料层62向非晶态或晶态变化的程度，相变材料层62可以具有多个电阻值。此外，可以串联耦接多个层叠有第一电极61、相变材料层62和第二电极63的结构以提供多个电阻值。
相变材料层62可以由硫族化合物形成。可以用作相变材料层62的硫族化合物可以包括Ge-Sb-Te、As-Sb-Te、Sn-Sb-Te、Sn-In-Sb-Te、As-Ge-Sb-Te、V族元素-Sb-Te、VI族元素-Sb-Te、VA族元素-Sb-Se或VIA族元素-Sb-Se。VA族元素包括Ta、Nb和V，VI族元素包括W、Mo和Cr。典型地，以期望比例将Ge、Sb和Te混合的“GST”被用作为相变材料层302。
参照图10B，可变电阻器图案可以具有顺序地层叠第一电极71、可变电阻器图案72和第二电极73的结构。
可以使用钙钛矿类材料、或包括过渡金属氧化物(TMO)的二元氧化物作为可变电阻器图案72。具体而言，钙钛矿基材料可以包括STO(SrTiO)、PCMO(PrCaMnO)等，二元氧化物可以包括Ni氧化物、Ti氧化物、Hf氧化物、Zr氧化物、W氧化物、Co氧化物等。
当可变电阻器层72由TMO形成时，可变电阻器层72中包括多个氧空位。当施加外部激励例如电流或电压时，可变电阻器层72中的氧空位可以重排。在这种情况下，可变电阻器层72的电阻值根据是否由氧空位的重排产生导电丝(conductive filament)而发生变化。此时，根据产生导电丝的多少，可变电阻器层72可以具有多个电阻值。此外，可以串联耦接多个层叠有第一电极71、相变材料层72和第二电极73的结构以提供多个电阻值。
参照图10C，可变电阻器图案可以具有顺序地层叠第一电极81、磁隧道结层86和第二电极87的结构。
磁隧道结层86可以包括钉扎层(pinning layer)82、被钉扎层(pinned layer)83、隧道绝缘层84和自由层85的叠层。此时，根据自由层85的磁化方向，磁隧道结层86的电阻值通过外部激励例如磁场或自旋转移矩(STT)改变。此时，根据自由层85的磁化方向改变的多少，磁隧道结层86可以具有多个电阻值。此外，可以串联耦接多个层叠有第一电极81、磁隧道结层86和第二电极87的结构以提供多个电阻值。
钉扎层82用于固定被钉扎层83的磁化方向，并且可以由反铁磁材料形成。反铁磁材料可以包括IrMn、PtMn、MnO、MnS、MnTe、MnF2、FeF2、FeCl2、FeO、CoCl2、CoO、NiCl2或NiO。
被钉扎层83和自由层85可以由铁磁材料形成。铁磁材料可以包括Fe、Co、Ni、Gd、Dy、NiFe、CoFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12。
隧道绝缘层84用作被钉扎层83与自由层85之间的隧穿势垒，并且可以由MgO、Al2O3、Si3N4、SiON、SiO2、HfO2或ZrO2形成。另外，所有具有绝缘性质的材料都可以作为隧道绝缘层84。
参照图10D，可变电阻器图案可以具有顺序地层叠第一电极91、铁电层92和第二电极93的结构。
铁电层92具有自发极化，并通过外部激励引起极化反转以改变铁电层92的电阻值。此时，根据铁电层92的自发极化被改变的多少，铁电层92可以具有多个电阻值。此外，可以串联耦接多个层叠有第一电极91、铁电层92和第二电极93的结构以提供多个电阻值。铁电层92可以由SBT(SrBiTa)或BLT(BiLaTi)形成。
根据本发明的示例性实施例，半导体存储器件设置有垂直晶体管，所述垂直晶体管包括用作开关元件的有源柱和形成在有源柱的两个侧壁上的字线(或栅电极)。因此，可以实现具有4F2单元尺寸的半导体存储器件。此外，通过使用垂直晶体管，可以基本上防止由短沟道效应引起的半导体存储器件的操作特性降低。此外，可以提高半导体存储器件的驱动速度，并降低功耗。
此外，虽然半导体器件具有子源线和主源线被布置为与位线平行、并且被布置为与字线相交叉的结构，但是因为字线被掩埋在衬底中、并且提供了子源线和主源线，所以可以简化半导体存储器件的结构并可以简化制造工艺。
此外，由于提供了形成在衬底中的子源线和形成在衬底之上的主源线，所以可以防止电压下降和互连可靠性的降低，其中当与任一个字线WL耦接的全部存储器单元都通过一个源线来接收信号时可能发生所述电压下降。
虽然以具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。

Claims (17)

1.一种半导体存储器件，包括：
隔离层，所述隔离层形成在衬底中并且限定有源区；
沟槽，所述沟槽形成在所述衬底中并且将所述有源区的一部分限定为有源柱；
字线，所述字线形成在所述沟槽内部；
子源线，所述子源线形成在所述沟槽之下并且与所述字线相交叉；
主源线，所述主源线形成在所述衬底之上、与所述子源线耦接、并且与所述字线相交叉；
可变电阻器图案，所述可变电阻器图案形成在所述有源柱之上；以及
位线，所述位线与所述可变电阻器图案接触并且与所述字线相交叉。
2.如权利要求1所述的半导体存储器件，还包括：
有源突出部，所述有源突出部与所述有源区的端部接触；以及
杂质区，所述杂质区形成在所述有源突出部中，并且将所述子源线和所述主源线电耦接。
3.如权利要求2所述的半导体存储器件，其中，所述有源突出部沿着与所述有源区相交叉的方向延伸以与所述主源线重叠。
4.如权利要求1所述的半导体存储器件，还包括：
栅电介质层，所述栅电介质层插入在所述沟槽与所述字线之间；以及
密封层，所述密封层间隙填充所述沟槽。
5.如权利要求4所述的半导体存储器件，还包括：
栅电极单元，所述栅电极单元被形成为与所述沟槽的两个侧壁接触，
其中，所述字线包括与所述有源柱的两个侧壁接触的所述栅电极单元。
6.如权利要求4所述的半导体存储器件，其中，所述字线包括与所述沟槽的侧壁接触的栅电极。
7.如权利要求5所述的半导体存储器件，其中，所述栅电极的上表面比所述衬底的上表面更低。
8.如权利要求1所述的半导体存储器件，还包括：
杂质区，所述杂质区形成在所述有源柱的表面之上；以及
欧姆接触层，所述欧姆接触层形成在所述杂质区之上。
9.如权利要求1所述的半导体存储器件，其中，所述沟槽包括与所述有源区和所述隔离层相交叉的线图案。
10.如权利要求1所述的半导体存储器件，其中，所述子源线包括形成在所述衬底中且在所述沟槽之下的杂质区。
11.如权利要求1所述的半导体存储器件，其中，所述子源线与相邻的子源线在所述字线延伸的方向上被所述隔离层隔离。
12.如权利要求1所述的半导体存储器件，其中，所述主源线包括金属性层。
13.如权利要求1所述的半导体存储器件，其中，针对每个存储垫设置所述子源线，针对每个存储体设置所述主源线。
14.如权利要求1所述的半导体存储器件，其中，所述可变电阻器图案包括选自相变材料层、可变电阻器层、磁隧道结层和铁电层中的任一种。
15.一种半导体存储器件，包括：
隔离层，所述隔离层形成在衬底中并且限定有源区；
沟槽，所述沟槽形成在所述衬底中并且将所述有源区的一部分限定为有源柱；
字线，所述字线形成在所述沟槽内部；
多个子源线，所述多个子源线形成在所述沟槽之下，并且被布置为每个子源线为存储器单元组的子组提供源线电压；以及
主源线，所述主源线形成在与所述子源线中的每个耦接的所述沟槽之上，其中，所述主源线为所述子源线中的每个提供所述源线电压。
16.如权利要求15所述的半导体存储器件，其中，所述有源柱具有形成在所述有源柱的相对侧上的栅电极，并且所述栅电极被布置为与同一字线耦接。
17.如权利要求15所述的半导体存储器件，其中，所述主源线与所述子源线延伸为平行线，并且所述子源线被耦接为向存储器单元的存取晶体管的漏极提供通过所述主源线接收的所述源线电压。
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