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KR101774511B1 - 수직 채널 트랜지스터를 구비하는 반도체 장치 - Google Patents

수직 채널 트랜지스터를 구비하는 반도체 장치 Download PDF

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KR101774511B1
KR101774511B1 KR1020100130057A KR20100130057A KR101774511B1 KR 101774511 B1 KR101774511 B1 KR 101774511B1 KR 1020100130057 A KR1020100130057 A KR 1020100130057A KR 20100130057 A KR20100130057 A KR 20100130057A KR 101774511 B1 KR101774511 B1 KR 101774511B1
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KR
South Korea
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patterns
gate
semiconductor
semiconductor patterns
conductive lines
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김희중
오용철
김대익
정현우
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삼성전자주식회사
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Abstract

기판 상의 반도체 패턴들과 반도체 패턴들 사이로 연장되는 제 1 게이트 패턴들이 제공된다. 반도체 패턴들을 사이에 두고 제 1 게이트 패턴들과 이격된 제 2 게이트 패턴이 제공된다. 제 1 게이트 패턴들과 교차하는 도전 라인들이 제공된다. 제 2 게이트 패턴은 제 1 게이트 패턴들을 따라 연장되는 제 1 부분, 및 상기 도전 라인들을 따라 연장되는 제 2 부분을 포함한다.

Description

수직 채널 트랜지스터를 구비하는 반도체 장치{Semiconductor Device With Vertical Channel Transistor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 증가시키기 위해, 반도체 장치의 제작자들은 패턴들의 선폭을 감소시키기 위해 노력해 왔다. 하지만, 차세대 반도체 장치를 위한 미세 패턴 형성 기술은 새로운 그리고 고비용의 노광 기술을 요구하고 있다.
대안으로, 반도체 장치의 제작자들은 반도체 장치를 구성하는 기본 소자의 점유 면적을 감소시킬 수 있는 방안을 찾기 위해 노력하고 있다. 예를 들면, 채널 영역의 상부 및 하부에 각각 소스 전극 및 드레인 전극을 형성하는 수직 채널 트랜지스터가 최근 활발하게 연구되고 있다. 상기 수직 채널 트랜지스터의 경우, 소스 및 드레인 전극들을 위한 별도의 면적이 불필요하기 때문에, 반도체 장치의 집적도는 채널 영역의 양 측에 소스 및 드레인 전극들이 배치되는 종래의 평면적(planar) 모오스 전계효과트랜지스터에 비해 크게 증가될 수 있다. 물론, 이러한 수직 채널 트랜지스터가 차세대의 미세 패턴 형성 기술을 통해 제조될 경우, 이를 포함하는 반도체 장치의 집적도는 더욱 증가될 수 있을 것이다.
하지만, 수직 채널 트랜지스터의 경우, 종래의 2차원 트랜지스터에서와는 다른 기술적 어려움들이 존재하며, 따라서 수직 채널 트랜지스터를 이용한 반도체 장치가 양산 단계에 들어서기 위해서는 이러한 기술적 어려움들을 해결할 수 있는 새로운 기술이 필요하다.
본 발명이 이루고자 하는 일 기술적 과제는 수직 채널 트랜지스터의 플로팅 바디(floating body) 현상을 해결할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비트라인 사이의 간섭을 최소화할 수 있는 반도체 장치를 제공하는 데 있다.
수직 채널 트랜지스터를 구비하는 반도체 장치가 제공된다. 이 장치는 기판 상의 반도체 패턴들, 상기 기판 상에 제공되고 상기 반도체 패턴들 사이로 연장되는 제 1 게이트 패턴들, 상기 반도체 패턴들을 사이에 두고 제 1 게이트 패턴들과 이격된 제 2 게이트 패턴, 및 상기 제 1 게이트 패턴들과 교차하는 도전 라인들을 포함하고, 상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴들을 따라 연장되는 제 1 부분 및 상기 도전 라인들을 따라 연장되는 제 2 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 부분과 상기 반도체 패턴들 사이, 및 상기 제 2 부분과 상기 도전 라인들 사이에 제공되는 제 2 게이트 절연막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 패턴들은 상기 반도체 패턴들의 하부에 제공되는 제 1 불순물 영역, 상기 반도체 패턴들의 상부에 제공되는 제 2 불순물 영역, 및 상기 제 1 및 제 2 불순물 영역들 사이의 채널 영역을 포함하고, 상기 제 1 및 제 2 불순물 영역들은 상기 기판의 도전형과는 다른 도전형일 수 있다.
일 실시예에 있어서, 상기 1 부분의 하면은 상기 제 1 불순물 영역의 상면보다 낮을 수 있다.
일 실시예에 있어서, 상기 제 1 불순물 영역은 상기 제 1 부분에 의하여 관통될 수 있다.
일 실시예에 있어서, 상기 제 1 부분은 복수의 반도체 패턴들의 측벽 상에 공통으로 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 부분은 상기 제 2 부분의 측벽을 따라 상기 기판을 향하여 연장되는 연장부를 더 포함할 수 있다
일 실시예에 있어서, 상기 제 1 게이트 패턴들과 상기 반도체 패턴들 사이에 제 1 게이트 절연막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 패턴들 각각의 상부와 연결되는 메모리 요소를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 부분은 상기 도전 라인들이 연장되는 방향으로 최인접한 반도체 패턴들 사이에 제공되고, 상기 제 1 게이트 패턴들은 상기 도전 라인들이 연장되는 방향으로 다음 인접한(next nearest) 반도체 패턴들 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 게이트 패턴들은 상기 다음 인접한 반도체 패턴들의 마주보는 측벽들 상에 각각 제공될 수 있다.
일 실시예에 있어서, 상기 1 부분의 하면은 상기 제 1 게이트 패턴의 하면 보다 낮을 수 있다.
일 실시예에 있어서, 상기 제 2 게이트 패턴은 상기 도전 라인들과 전기적으로 절연될 수 있다.
일 실시예에 있어서, 상기 제 2 부분은 상기 제 1 게이트 패턴들이 연장되는 방향으로 최인접한 반도체 패턴들 및 다음 인접한 반도체 패턴들 사이에 제공되고, 상기 도전 라인들은 상기 다음 인접한 반도체 패턴들 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 도전 라인들은 상기 다음 인접한 반도체 패턴들의 마주보는 측벽들 상에 각각 제공되고, 상기 다음 인접한 반도체 패턴들 사이의 제 2 부분은 상기 도전 라인들 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 제 2 부분 및 상기 도전 라인들과 상기 기판 사이에 하부 절연막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 패턴들은 상기 하부 절연막에 의하여 상기 기판과 전기적으로 절연될 수 있다.
일 실시예에 있어서, 상기 반도체 패턴들은 상기 도전 라인들 상에 제공되고, 상기 반도체 패턴들과 상기 도전 라인들 사이에 금속 실리사이드층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 부분의 하면은 상기 도전 라인들의 하면보다 낮을 수 있다.
일 실시예에 있어서, 상기 제 2 게이트 패턴의 상면은 상기 제 1 게이트 패턴들의 상면보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 수직 채널 트랜지스터의 플로팅 바디 현상이 억제될 수 있다.
본 발명의 실시예들에 따르면, 비트라인들 사이의 간섭이 완화될 수 있다.
도 1 내지 도 3은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치의 수직 채널 트랜지스터의 일 측면을 도시한 단면도들이다.
도 6 내지 도 23은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 24는 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 25 내지 도 30은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 31은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 장치를 개략적으로 나타낸 블럭도이다.
도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(memory system)을 개략적으로 나타낸 블럭도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
[제 1 실시예 ]
도 1 내지 도 3은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 2는 도 1의 반도체 장치의 일부 기술적 특징들을 보다 상세하게 보여주는 사시도들이다. 보다 구체적으로, 도 2는 도 1의 제 2 게이트 패턴의 형태를 도시한다. 도 3은 제 2 게이트 패턴의 다른 형태를 도시한다. 구성 요소들 간의 관계 및 형태를 도시하기 위하여, 일부 구성 요소들은 전체 중 일부만이 도시되거나 단면이 제공될 수 있다.
기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 또는 절연체 상의 실리콘 중 적어도 하나일 수 있다. 상기 기판(100) 상에 반도체 패턴들이 제공될 수 있다. 일 예로 상기 반도체 패턴들은 SP1 내지 SP5(이하, SP)를 포함할 수 있다. 상기 반도체 패턴들은 상기 기판(100)의 상면 상에 2차원 적으로 배열될 수 있다. 일 예로, SP1 내지 SP3는 y 방향을 따라 배열될 수 있고, SP3 내지 SP5는 x방향을 따라 배열될 수 있다. 상기 반도체 패턴들 사이의 거리는 서로 다를 수 있다. 일 예로, y방향에 있어서, SP2과 SP3 사이의 거리는 SP1와 SP2 사이의 거리보다 멀 수 있고, x방향에 있어서, SP4와 SP5 사이의 거리는 SP3와 SP4 사이의 거리보다 멀 수 있다. 이하, SP1과 SP2, 및 SP3와 SP4와 같이 상대적으로 가까운 거리에 있는 반도체 패턴들을 최인접(nearest) 반도체 패턴들이라하고, SP2와 SP3, SP4와 SP5와 같이 상대적으로 먼 거리에 있는 반도체 패턴들을 다음 인접한(next nearest) 반도체 패턴들이라고 지칭할 수 있다.
상기 반도체 패턴들(SP)의 하부에는 제 1 불순물 영역(101)이 제공되고, 상부에는 제 2 불순물 영역(102)이 제공될 수 있다. 상기 제 1 및 제 2 불순물 영역들(101,102) 사이에 수직 채널 영역(103)이 제공될 수 있다. 상기 제 1 및 제 2 불순물 영역들(101,102)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 일 예로, 상기 기판(100)의 도전형이 p형인 경우, 상기 제 1 및 제 2 불순물 영역들(101,102)의 도전형은 n형일 수 있다. 상기 수직 채널 영역(103)의 도전형은 상기 기판(100)의 도전형과 같을 수 있다. 상기 제 1 및 제 2 불순물 영역들(101,102), 및 상기 수직 채널 영역(103)은 각각 이하 설명될 수직 채널 트랜지스터의 소스/드레인, 및 채널 영역일 수 있다. 상기 제 1 불순물 영역(101)은 복수의 반도체 패턴들(SP)을 연결할 수 있다. 일 예로, SP4 및 SP5는 상기 제 1 불순물 영역(101)에 의하여 연결될 수 있다. 이와는 달리 SP3는 다른 반도체 패턴들과 상기 제 1 불순물 영역(101)에 의하여 연결되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 패턴들(SP)은 상기 기판(100)과 직접 연결될 수 있다. 일 예로, 상기 반도체 패턴들(SP)은 이하 설명될 바와 같이 상기 기판(100)의 일부로부터 형성될 수 있다.
상기 반도체 패턴들(SP) 상에 메모리 요소들(174)이 제공될 수 있다. 상기 메모리 요소(174)는 플러그들(171)을 통해 상기 제 2 불순물 영역(102)에 접속하는 커패시터 하부 전극(173) 및 상기 커패시터 하부 전극(173)을 마주보는 커패시터 상부 전극(172)을 포함하는 커패시터일 수 있다. 이와는 달리, 변형된 실시예들에 따르면, 상기 메모리 요소(174)는 커패시터, 강유전체 커패시터, 자기터널접합(MTJ), 가변 저항성 요소 또는 전하저장 기제(mechanism)에 기초한 메모리 요소일 수 있다.
상기 반도체 패턴들(SP) 사이에 제 1 게이트 패턴들(141)이 제공될 수 있다. 상기 제 1 게이트 패턴들(141)은 상기 반도체 패턴들(SP)의 측벽 상에 제공되고, y 방향으로 연장될 수 있다. 상기 제 1 게이트 패턴들(141)은 반도체 장치의 워드라인일 수 있다. 상기 제 1 게이트 패턴들(141)은 상기 수직 채널 영역(103)과 인접하여 형성될 수 있다. 상기 제 1 게이트 패턴들(141)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함하는 도전체일 수 있다. 상기 제 1 게이트 패턴들(141)과 상기 반도체 패턴들(SP) 사이에 제 1 게이트 절연막(135)이 제공될 수 있다. 일 예로, 상기 제 1 게이트 절연막(135)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 게이트 패턴들(141), 상기 제 1 게이트 절연막(135), 상기 반도체 패턴들(SP)은 수직 채널 트랜지스터를 구성할 수 있다.
상기 제 1 게이트 패턴들(141)은 x방향에서 다음 인접한 반도체 패턴들 사이(일 예로, SP4와 SP5사이)에 제공될 수 있다. 상기 제 1 게이트 패턴들(141)은 상기 다음 인접한 반도체 패턴들의 마주보는(facing) 측벽들 상에 각각 제공될 수 있다. 일 예로, 상기 제 1 게이트 패턴들(141)은 SP4와 SP5의 마주보는 측벽들 상에 각각 제공될 수 있다. 일 예로, 상기 제 1 게이트 패턴들(141)은 판형(plate type)일 수 있다.
상기 제 1 게이트 패턴들(141)과 교차하는 도전 라인들(111)이 제공될 수 있다. 상기 제 1 게이트 패턴들(141)은 상기 도전 라인들(111)과 전기적으로 절연된다. 상기 도전 라인들(111)은 반도체 장치의 비트라인일 수 있다. 상기 도전 라인들(111)은 x방향으로 연장될 수 있다. 상기 도전 라인들(111)은 도핑된 실리콘, 금속, 금속 질화물 중 적어도 하나를 포함하는 도전체일 수 있다. 상기 도전 라인들(111)과 상기 기판(100) 사이에 하부 절연 패턴(119)이 제공될 수 있다. 상기 도전 라인들(111)은 상기 하부 절연 패턴(119) 및 상기 제 1 불순물 영역(101)에 의하여 상기 제 1 불순물 영역(101) 아래의 상기 기판(100)으로부터 이격될 수 있다.
상기 반도체 패턴들(SP)을 사이에 두고 상기 제 1 게이트 패턴들(141)과 이격되어 제 2 게이트 패턴(151)이 제공될 수 있다. 상기 제 2 게이트 패턴(151)은 도 2에 도시된 바와 같이 상기 제 1 게이트 패턴들(141)을 따라 연장되는 제 1 부분(BG1) 및 상기 도전 라인들(111)을 따라 연장되는 제 2 부분(BG2)을 포함할 수 있다. 상기 제 1 부분(BG1) 및 상기 제 2 부분(BG2)은 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 부분들(BG1, BG2)은 동일 물질을 포함할 수 있다. 상기 제 2 게이트 패턴(151)의 상면은 상기 제 1 게이트 패턴들(141)의 상면보다 낮을 수 있다.
상기 제 1 부분(BG1)과 상기 반도체 패턴들(SP) 사이, 및 상기 제 2 부분(BG2)과 상기 도전 라인들(111) 사이에 제 2 게이트 절연막(136)이 제공될 수 있다. 일 예로, 상기 제 2 게이트 절연막(136)은 실리콘 산화물을 포함할 수 있다. 상기 제 1 부분(BG1)과 상기 제 1 불순물 영역(101)은 상기 제 2 게이트 절연막(136)과 접촉할 수 있다.
상기 제 1 부분(BG1)은 상기 도전 라인들(111)이 연장되는 방향(x방향)으로 최인접한 반도체 패턴들 사이(일 예로, SP3와 SP4 사이)에 제공될 수 있다. 상기 제 1 부분(BG1)은 상기 제 1 게이트 패턴들(141)이 형성된 상기 반도체 패턴들(SP)의 일 측벽과 대향하는(opposing) 측벽 상에 형성될 수 있다. 상기 제 1 부분(BG1)의 형태는 이하 설명될 제조 방법에 따라 다양하게 변형될 수 있다. 일 예로, 도 2에 도시된 바와 같이, 상기 제 1 부분(BG1)은 상기 기판(100) 쪽으로 연장되는 제 1 및 제 2 연장부들(EX1, EX2)를 포함할 수 있다. 상기 제 1 연장부(EX1)는 상기 제 2 부분(BG2)의 측벽을 따라 상기 기판(100) 쪽으로 연장되고, 상기 제 2 연장부(EX2)는 상기 제 2 부분(BG2)의 측벽으로부터 이격되어 상기 기판(100) 쪽으로 연장될 수 있다. 일 예로, 상기 연장부들(EX1,EX2)의 하면은 상기 제 2 부분(BG2)의 하면의 높이와 실질적으로 동일할 수 있다. 이와는 달리, 도 3에 도시된 바와 같이, 상기 제 1 부분(BG1)은 상기 연장부들(EX1, EX2)을 포함하지 않을 수 있다. 일 예로, 상기 제 1 부분(BG1)의 하면은 상기 제 2 부분(BG2)의 상면 보다 높을 수 있다.
상기 제 1 부분(BG1)의 하면은 상기 제 1 불순물 영역(101)의 상면 보다 낮을 수 있다. 일 예로, 상기 제 1 불순물 영역(101)은 상기 제 1 부분(BG1)에 의하여 관통될 수 있다. 이와는 달리, 상기 1 부분(BG1)은 상기 제 1 불순물 영역(101)을 관통하지 않을 수 있다. 즉, 상기 제 1 부분(BG1)의 하면은 상기 제 1 불순물 영역(101)의 하면 보다 높을 수 있다.
상기 제 2 부분(BG2)은 상기 제 1 게이트 패턴들(141)이 연장되는 방향(x 방향)으로 최인접한 반도체 패턴들 사이(일 예로, SP1과 SP2사이), 및 다음 인접한 반도체 패턴들 사이(일 예로, SP2와 SP3사이)에 모두 제공될 수 있다. 이와는 달리, 상기 도전 라인들(111)은 상기 다음 인접한 반도체 패턴들 사이(일 예로, SP2와 SP3사이)에 한정되어 제공될 수 있다. 상기 도전 라인들(111)은 상기 다음 인접한 반도체 패턴들(일 예로, SP2와 SP3)의 마주보는 측벽들 상에 각각 제공될 수 있다. 상기 제 2 부분(BG2)은 상기 도전 라인들(111) 사이에 제공될 수 있다. 상기 제 2 부분(BG2)의 하면은 상기 도전 라인들(111)의 하면 보다 낮을 수 있다.
본 발명의 일 실시예와 같은 수직 채널 트랜지스터에 있어서, 소자의 집적도 증가에 따라 비트라인들 사이의 간격 또한 줄어들 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 게이트 패턴(151)의 상기 제 2 부분(BG2)은 상기 도전 라인들(111) 사이에 제공될 수 있다. 전기적으로 도체인 상기 제 2 부분(BG2)은 상기 도전 라인들(111) 사이에서 차폐물(shielding material)로 작용할 수 있다. 따라서 상기 도전 라인들(111) 사이의 간섭을 완화할 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 수직 채널 트랜지스터의 일 측면을 도시한 단면도이다. 상기 제 1 및 제 2 불순물 영역들(101,102)이 n형인 경우, 상기 제 1 게이트 패턴들(141)은 상기 제 1 및 제 2 불순물 영역들(101,102), 및 상기 수직 채널 영역(103)과 조합되어 엔모스 전계 효과 트랜지스터(NMOSFET)을 구성할 수 있다. 상기 제 2 게이트 패턴(151), 보다 구체적으로는 상기 제 1 부분(BG1)은 상기 제 1 불순물 영역(101)을 수직 채널로 이용하는 피모스 전계 효과 트랜지스터(PMOSFET)를 구성할 수 있다. 상기 수직 채널 영역(103)은 상기 제 1 불순물 영역(101)에 의하여 상기 기판(100)과 분리되어 플로팅 상태일 수 있다. 이 경우, 가령 GIDL(Gate induced Drain Leakage)에 의해 생성된 홀이 도 4와 같이 상기 수직 채널 영역(103)에 축적될 수 있다. 이와 같은 홀의 축적은 문턱 전압을 변화시키거나, 동적 리프레시(Dynamic refresh) 특성을 열화시키거나, 커패시터의 전압을 감소시키는 등의 플로팅 바디 효과(floating body effect)를 발생시킬 수 있다. 특히, 수직 채널 트랜지스터의 경우 채널 폭 감소에 의하여 문턱 전압 조절이 더욱 요구된다. 본 발명의 실시예들에 따르면, 상기 제 2 게이트 패턴(151)에 소정의 전압을 인가하여 상기 제 1 불순물 영역(101)의 일부를 p 채널로 반전시킬 수 있다. 일 예로, 상기 제 2 게이트 패턴(151)에 -2 ~ -1 V의 전압이 인가될 수 있다. 따라서 상기 제 2 게이트 패턴(151)은 상기 축적된 홀이 상기 수직 채널 영역(103)으로부터 빠져나가는 경로를 제공할 수 있다. 또한 상기 제 2 게이트 패턴(151)은 상기 수직 채널 영역(103)의 일 측면에 제공되기 때문에, 상기 수직 채널 영역(103)의 전위는 상기 제 1 게이트 패턴들(141) 이외에 상기 제 2 게이트 패턴(151)에 의하여 제어될 수 있다.
도 6 내지 도 23을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법이 제공된다.
도 6을 참조하여, 기판(100)에 제 1 불순물 영역(101)이 형성될 수 있다. 일예로, 상기 제 1 불순물 영역(101)은 상기 기판(100) 내에 소정의 깊이로 n형 불순물 이온을 주입하여 형성될 수 있다. 상기 기판(100)에 형성된 제 1 트렌치(105) 내에 하부 절연 패턴(119)이 형성될 수 있다. 상기 제 1 트렌치(105)는 x방향으로 연장될 수 있다. 상기 제 1 트렌치(105)의 하면은 상기 제 1 불순물 영역(101)의 하면 보다 낮을 수 있다. 즉, 상기 제 1 트렌치(105)는 상기 제 1 불순물 영역(101)을 관통할 수 있다. 상기 하부 절연 패턴(119)은 상기 제 1 트렌치(105)를 채우는 절연막을 형성한 후, 에치백하여 형성될 수 있다. 상기 하부 절연 패턴(119)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 트렌치(105), 상기 제 1 불순물 영역(101), 및 상기 하부 절연 패턴(119)의 형성순서는 필요에 따라서 변경이 가능하다.
상기 하부 절연 패턴(119) 상에 제 1 도전층(110)이 형성될 수 있다. 상기 제 1 도전층(110)은 도핑된 실리콘, 금속, 또는 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 도전층(110)은 도전 물질로 상기 제 1 트렌치(105)를 채우고, 상기 도전 물질을 일정 깊이까지 에치백하여 형성될 수 있다. 일 실시예에 있어서, 상기 제 1 도전층(110)의 상면은 상기 제 1 불순물 영역(101)의 상면 보다 낮게 형성될 수 있다.
도 7을 참조하여, 상기 제 1 트렌치(105)를 채우는 제 1 절연막(121)이 형성된다. 상기 제 1 절연막(121)은 상기 제 1 도전층(110) 상에 제공될 수 있다. 상기 제 1 절연막(121)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연막(121)은 상기 기판(100)의 상면을 노출할 수 있다. 본 실시예에 있어서, 반도체 패턴들은 기판의 일부를 패터닝하여 형성되므로, 이하 설명 시 기판의 상면은 이하 설명된 제 1 마스크 패턴과 접촉하는 면을 지칭할 수 있다.
상기 제 1 절연막(121)이 형성된 결과물 상에 제 1 마스크 패턴(131)이 제공될 수 있다. 상기 제 1 마스크 패턴(131)은 실리콘 산화질화막 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 마스크 패턴(131)은 x방향으로 연장되는 복수의 스트립들을 포함할 수 있다. 상기 복수의 스트립들은 상기 제 1 절연막(121) 및 상기 기판(100)을 번갈아 노출하는 형상일 수 있다.
도 8을 참조하여, 상기 제 1 마스크 패턴(131)을 식각 마스크로, 상기 기판(100) 및 상기 제 1 절연막(121)이 패터닝되어 제 2 트렌치(106)가 형성될 수 있다. 상기 제 2 트렌치(106)의 형성에 의하여, 상기 제 1 도전층(110)이 패터닝되어 도전 라인들(111)이 형성될 수 있다. 상기 하부 절연 패턴(119)은 상기 제 1 도전층(110)과 함께 패터닝될 수 있다. 상기 제 2 트렌치(106)의 형성에 의하여 상기 기판(100)의 상부는 x방향으로 연장된 판 형상(plate shape)이 될 수 있다. 상기 제 2 트렌치(106)의 하면은 상기 제 1 불순물 영역(101)의 하면 보다 낮을 수 있다. 상기 패터닝 공정은 직진성이 강한 건식 식각 공정을 포함할 수 있다. 상기 패터닝 공정은 복수의 식각 공정을 포함할 수 있다. 일 예로, 상기 기판(100)의 상부와 상기 제 1 절연막(121)은 별개의 식각 공정에 의하여 패터닝 될 수 있다. 일 예로, 상기 도전 라인들(111)의 형성은 상기 기판(100) 및 상기 제 1 절연막(121)의 식각과 별개로 수행될 수 있다. 상기 제 1 마스크 패턴(131)은 제거 되거나, 이후의 공정에서 함께 제거될 수 있다.
도 9를 참조하여, 상기 제 2 트렌치(106) 내에 제 2 절연막(122)이 형성될 수 있다. 상기 제 2 절연막(122)은 상기 제 1 절연막(121)과 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 상기 제 2 절연막(122)의 식각 시 상기 제 1 절연막(121)의 식각이 최소화되는 물질로 형성될 수 있다. 일 예로, 상기 제 1 절연막(121)이 실리콘 산화막인 경우, 상기 제 2 절연막(122)은 실리콘 질화막일 수 있다.
상기 제 2 절연막(122)을 형성된 결과물 상에, 식각 정지막(123), 희생막(124), 제 2 마스크 패턴(132)이 제공될 수 있다. 일 예로, 상기 식각 정지막(123)은 실리콘 질화막일 수 있고, 상기 희생막(124)은 폴리 실리콘일 수 있다. 상기 제 2 마스크 패턴(132)을 식각 마스크로한 패터닝 공정에 의하여, y방향으로 연장되는 제 3 트렌치(107)가 형성될 수 있다. 상기 제 3 트렌치(107)의 바닥면은 상기 제 1 불순물 영역(101)을 노출할 수 있다. 상기 도전 라인들(111)은 상기 제 3 트렌치(107)에 의하여 노출되지 않을 수 있다. 상기 패터닝 공정 후, 상기 제 2 마스크 패턴(132)은 제거될 수 있다.
도 10 및 도 11을 참조하여, 상기 제 3 트렌치(107) 내에 제 1 게이트 절연막(135) 및 제 1 게이트 패턴들(141)이 형성될 수 있다. 도 11은 도 10의 A-A'선에 따른 단면도이다. 상기 제 1 게이트 절연막(135)은 상기 제 3 트렌치(107)의 바닥면 및 측벽을 따라 형성될 수 있다. 상기 제 1 게이트 패턴들(141)은 스페이서 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 1 게이트 패턴들(141)은 상기 제 1 게이트 절연막(135) 상에 제 2 도전막(미도시)을 형성한 후, 상기 제 1 게이트 절연막(135)이 노출될 때까지 직진성이 강한 건식 식각 공정을 진행하여 형성될 수 있다. 상기 공정에 의하여 상기 제 3 트렌치(107)의 양 측벽들 상에 각각 상기 제 1 게이트 패턴들(141)이 형성될 수 있다. 상기 스페이서 공정 이후, 상기 제 1 게이트 패턴들(141)의 상부에 추가적으로 건식 식각이 진행되어 도시된 바와 같이, 상기 제 1 게이트 패턴들(141)의 상면은 상기 기판(100)의 상면 보다 낮아질 수 있다. 상기 제 1 게이트 패턴들(141)은 상기 도전 라인들(111)과 상기 제 1 게이트 절연막(135) 및 상기 제 1 절연막(121)에 의하여 이격될 수 있다. 상기 제 1 게이트 패턴들(141)은 도핑된 실리콘, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 절연막(135)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 게이트 패턴들(141)이 형성된 후, 상기 제 3 트렌치(107)를 채우는 제 3 절연막(127)이 형성될 수 있다. 상기 제 3 절연막(127)은 실리콘 산화물을 포함할 수 있다. 상기 제 3 절연막(127)의 형성은 상기 제 3 트렌치(107)를 절연 물질로 채운 후, 도 9의 상기 희생막(124)이 노출될 때까지 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정에 의하여 노출된 상기 희생막(124)은 선택적 식각 공정에 의하여 제거될 수 있다. 일 예로, 상기 희생막(124)의 제거는 폴리 실리콘을 선택적으로 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 상기 희생막(124)의 제거 시, 상기 식각 정지막(123)에 의하여 상기 기판(100)의 상부가 보호될 수 있다. 상기 희생막(124)이 제거된 공간 내에, 스페이서(126)가 형성될 수 있다. 상기 스페이서(126)는 상기 식각 정지막(123)의 일부를 노출할 수 있다. 상기 스페이서(126)는 실리콘 산화물, 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 12 내지 도 14를 참조하여, 상기 스페이서(126) 및 상기 제 3 절연막(127)을 식각 마스크로 하여 상기 식각 정지막(123) 및 상기 식각 정지막(123) 아래의 구조들이 패터닝될 수 있다. 상기 패터닝에 의하여 반도체 패턴들(SP)이 형성될 수 있다. 도 13은 도 12의 A-A'선에 따른 단면도이고, 도 14는 도 12의 B-B'에 따른 단면도이다. 상기 패터닝에 의하여 y방향을 따라 연장되는 제 4 트렌치(108)가 형성될 수 있다. 상기 제 4 트렌치의 바닥면은 상기 제 1 불순물 영역(101)을 노출할 수 있다. 도 13에 도시된 바와 같이, 상기 제 4 트렌치(108)의 바닥면은 상기 도전 라인들(111)을 노출하지 않을 수 있다. 도 14에는 상기 제 1 절연막(121), 상기 제 1 불순물 영역(101), 및 상기 제 2 절연막(122)의 상면들의 높이가 동일한 것으로 도시되었으나, 이와는 달리 식각 방식에 따라서 상기 제 1 절연막(121), 상기 제 1 불순물 영역(101), 및 상기 제 2 절연막(122)의 상면들의 높이는 서로 다를 수 있다.
도 15를 참조하여, 상기 제 4 트렌치(108)에 의하여 노출된 상기 제 1 불순물 영역(101)이 하방으로 더욱 식각되어 제 5 트렌치(181)가 형성될 수 있다. 도 16은 도 15의 A-A'라인에 따른 단면도이고, 도 17은 도 15의 B-B' 라인에 따른 단면도이고, 도 18는 도 15의 C-C'라인에 따른 단면도이다. 상기 식각 공정은 상기 제 1 불순물 영역(101)에 대한 선택적 식각 공정들을 포함할 수 있다. 일 예로, 도 12에 도시된 상기 제 4 트렌치(108)의 측벽 상에 y방향으로 연장되는 스페이서(미도시)를 형성한 후, 상기 스페이서에 의하여 노출된 상기 제 1 불순물 영역(101)을 선택적으로 식각할 수 있다. 상기 선택적 식각 공정은 상기 제 5 트렌치(181)가 상기 제 1 불순물 영역(101)을 관통할 때까지 수행될 수 있다. 도 18에 도시된 바와 같이, 상기 제 2 절연막(122)의 하부가 선택적으로 식각되어 리세스 영역(109)이 형성될 수 있다. 상기 리세스 영역(109)은 x 방향으로 연장되는 형상일 수 있다. 상기 리세스 영역(109)은 상기 제 5 트렌치(181)와 연결될 수 있다. 상기 리세스 영역(109)은 상기 제 5 트렌치(181)와 유사하게 스페이서 공정을 포함하는 선택적 식각 공정에 의하여 형성될 수 있다. 즉, 상기 제 5 트렌치(181)의 형성 시 사용된 스페이서를 이용하여 스페이서에 의하여 노출된 제 2 절연막(122)을 선택적으로 식각할 수 있다. 식각 공정의 진행 중, 상기 스페이서에 의하여 도 12의 상기 제 4 트렌치(108)의 측벽을 이루는 층들은 보호될 수 있다. 도 16 및 도 18에 도시된 바와 같이, 상기 제 1 절연막(121), 상기 도전 라인들(111), 및 상기 하부 절연 패턴(119)은 식각되지않고 잔존할 수 있다.
도 19 내지 도 22을 참조하여, 상기 제 5 트렌치(181) 및 상기 제 5 트렌치(181)와 연결된 상기 리세스 영역(109) 내에 제 2 게이트 패턴(151) 및 제 2 게이트 절연막(136)이 형성될 수 있다. 도 20은 도 19의 A-A'라인에 따른 단면도이고, 도 21은 도 19의 B-B' 라인에 따른 단면도이고, 도 22는 도 19의 C-C'라인에 따른 단면도이다. 상기 제 5 트렌치(181) 및 상기 리세스 영역(109)의 내벽을 덮는 제 2 게이트 절연막(136)을 형성한 후, 상기 제 5 트렌치(181) 및 상기 리세스 영역(109)을 채우는 제 3 도전막(미도시)이 형성될 수 있다. 상기 제 3 도전막의 상부에 에치백 공정이 수행되어 제 2 게이트 패턴(151)이 형성될 수 있다. 상기 제 2 게이트 패턴(151)은 상기 제 2 게이트 절연막(136)에 의하여 상기 도전 라인들(111)과 분리될 수 있다. 이와는 달리, 상기 제 2 게이트 패턴(151)과 상기 도전 라인들(111) 사이에 추가적인 절연막이 형성될 수 있다.
상기 반도체 패턴들(SP)의 상부에 제 2 불순물 영역(102)이 형성될 수 있다. 상기 제 2 불순물 영역(102)의 도전형은 상기 제 1 불순물 영역(101)과 동일할 수 있다. 상기 제 1 및 제 2 불순물 영역들(101, 102) 사이의 영역은 수직 채널 영역(103)으로 정의될 수 있다.
상술한 바와는 달리, 상기 도 15 내지 도 18을 참조하여 설명된 공정에서 상기 제 4 트렌치(108)의 형성 후, 상기 제 1 불순물 영역(101)은 추가적으로 식각되지 않을 수 있다. 이 경우, 상기 제 2 게이트 패턴(151)의 형상은 상술한 도 3과 같이 연장부들을 포함하지 않을 수 있다.
도 23을 참조하여, 상기 제 2 불순물 영역(102) 상에 메모리 요소들(174)이 형성될 수 있다. 일 예로, 상기 메모리 요소들(174)은 플러그들(171)을 통해 상기 제 2 불순물 영역(102)에 접속하는 커패시터 하부 전극(173) 및 상기 커패시터 하부 전극(173)을 마주보는 커패시터 상부 전극(172)을 포함하는 커패시터일 수 있다.
본 발명의 제 1 실시예에 따르면, 플로팅 바디 효과를 완화하는 동시에, 비트라인들 사이의 간섭을 완화할 수 있다. 따라서 반도체 장치의 전기적 특성이 향상될 수 있다.
[제 2 실시예 ]
도 24는 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 설명의 간략화를 위하여 공통되는 구성에 대한 설명은 간략화되거나 생략될수 있다.
도 24를 참조하여, 반도체 패턴들 제공될 수 있다. 일 예로 상기 반도체 패턴들은 SP1 내지 SP3(이하, SP)를 포함할 수 있다. 상기 반도체 패턴들(SP)은 제 1 반도체층(195)의 상면 상에 2차원 적으로 배열될 수 있다. 상기 반도체 패턴들 사이의 거리는 서로 다를 수 있다. 일 예로, x방향에 있어서, SP1와 SP2 사이의 거리는 SP2와 SP3 사이의 거리보다 멀 수 있다. 즉 SP1과 SP2는 최인접(nearest) 반도체패턴들이고, SP2와 SP3는 다음 인접한(nest nearest) 반도체 패턴들일 수 있다. 제 1 실시예와는 달리, y방향을 따라 배열된 상기 반도체 패턴들 사이의 거리는 실질적으로 동일할 수 있다.
본 실시예에서, 제 2 게이트 패턴은 제 1 부분(BG1) 및 제 2 부분(BG2)을 포함할 수 있다. 상기 제 1 부분(BG1)은 제 1 게이트 패턴(141)을 따라 연장되며, 상기 반도체 패턴들(SP)의 플로팅 바디 현상을 완화할 수 있다. 상기 제 2 부분(BG2)은 도전 라인들(111) 사이에서 차폐제 역할을 수행할 수 있다. 제 1 실시예와는 달리 상기 반도체 패턴들(SP)은 상기 제 2 부분(BG2)과 상기 도전 라인들(111) 사이로 연장되지 않을 수 있다. 상기 반도체 패턴들(SP)은 상기 도전 라인들(111) 상에 제공될 수 있다. 상기 도전 라인들(111)이 금속 물질을 포함하는 경우, 상기 도전 라인들(111)과 상기 반도체 패턴들(SP) 사이에 금속 실리사이드층(161)이 제공될 수 있다. 일 예로, 상기 금속 실리사이드층(161)은 텅스텐 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 중 하나 이상을 포함할 수 있다. 상기 금속 실리사이드층(161)은 상기 도전 라인들(111)을 따라 x방향으로 연장될 수 있다. 상기 제 1 게이트 패턴(141)은 제 1 불순물 영역(101)에 의하여 상기 도전 라인들(111)과 이격될 수 있다.
본 실시예에서, 상기 도전 라인들(111)과 상기 제 2 게이트 패턴(151)의 하부에 하부 절연막(115)이 형성될 수 있다. 상기 반도체 패턴들(SP)은 하부 절연막(115)에 의하여 상기 제 1 반도체층(195)과 절연될 수 있다. 상기 하부 절연막(115)은 실리콘 산화막을 포함할 수 있다.
도 25 내지 도 30을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법이 제공될 수 있다. 도 25를 참조하여, 제 1 반도체층(195), 하부 절연막(115), 제 1 도전층(110), 제 2 반도체층(190)이 차례로 적층된 구조체가 제공될 수 있다. 상기 제 2 반도체층(190)의 하부에 제 1 불순물 영역(101)이 제공될 수 있다. 상기 적층 구조체는 다양한 방법에 의하여 형성될 수 있다. 일 예로, 상기 적층 구조체는 상기 제 1 반도체층(195), 상기 하부 절연막(115), 및 상기 제 1 도전층(110)이 차례로 적층된 SOI(silicon on insulator) 기판 상에 상기 제 2 반도체층(190)을 부착하여 형성될 수 있다. 이와는 달리, 상기 적층 구조체는 상기 하부 절연막(115), 상기 제 1 도전층(110) 및 상기 제 2 반도체층(190)이 차례로 적층된 기판을 상기 제 1 반도체층(195) 상에 부착하여 형성될 수 있다. 상기 제 1 도전층(110)이 금속 물질을 포함하는 경우, 상기 제 1 도전층(110)과 상기 제 1 불순물 영역(101) 사이에 금속 실리사이드층(161)이 제공될 수 있다. 상기 금속 실리사이드층(161)에 의하여 상기 제 1 도전층(110)과 상기 제 1 불순물 영역(101)이 옴 접촉될 수 있다. 상기 제 1 반도체층(195)과 상기 제 2 반도체층(190)은 동일한 도전형일 수 있고, 상기 제 1 불순물 영역(101)은 상기 제 1 및 제 2 반도체층(190)과 다른 도전형일 수 있다.
도 26을 참조하여, 제 3 마스크 패턴(137)을 식각 마스크로 하여 상기 적층 구조체가 패터닝될 수 있다. 상기 패터닝의 결과, 제 2 트렌치(106)가 형성될 수 있다. 상기 제 2 트렌치(106)의 바닥면은 상기 하부 절연막(115) 내에 제공될 수 있다. 상기 제 2 트렌치(106)의 형성에 의하여 상기 1 도전층(110)이 패터닝되어 도전 라인들(111)이 형성될 수 있다.
도 27을 참조하여, 상기 제 2 트렌치(106) 내에 제 1 절연막(121)이 형성될 수 있다. 상기 제 1 절연막(121)은 상기 제 2 반도체층(190)과 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 제 1 절연막(121)을 형성된 결과물 상에, 식각 정지막(123), 희생막(124), 제 2 마스크 패턴(132)이 제공될 수 있다. 상기 제 2 마스크 패턴(132)을 식각 마스크로한 패터닝 공정에 의하여, y방향으로 연장되는 제 3 트렌치(107)가 형성될 수 있다. 상기 제 3 트렌치(107)의 바닥면은 상기 제 1 불순물 영역(101)을 노출할 수 있다. 상기 패터닝 공정 후, 상기 제 2 마스크 패턴(132)은 제거될 수 있다.
도 28을 참조하여, 상기 제 3 트렌치(107) 내에 제 1 게이트 절연막(135) 및 제 1 게이트 패턴들(141)이 형성될 수 있다. 상기 제 1 게이트 절연막(135)은 상기 제 3 트렌치(107)의 바닥면 및 측벽을 따라 형성될 수 있다. 상기 제 1 게이트 패턴들(141)은 스페이서 공정에 의하여 형성될 수 있다. 상기 공정에 의하여 상기 제 3 트렌치(107)의 양 측벽들 상에 각각 상기 제 1 게이트 패턴들(141)이 형성될 수 있다. 상기 제 1 게이트 패턴들(141)이 형성된 후, 상기 제 3 트렌치(107)를 채우는 제 3 절연막(127)이 형성될 수 있다. 상기 제 3 절연막(127)은 실리콘 산화물을 포함할 수 있다. 상기 제 3 절연막(127)의 형성은 상기 제 3 트렌치(107)를 절연 물질로 채운 후, 도 27의 상기 희생막(124)이 노출될 때까지 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정에 의하여 노출된 상기 희생막(124)은 선택적 식각 공정에 의하여 제거될 수 있다. 상기 희생막(124)이 제거된 공간에, 스페이서(126)가 형성될 수 있다.
도 29를 참조하여, 상기 스페이서(126) 및 상기 제 3 절연막(127)을 식각 마스크로 하여 상기 식각 정지막(123) 및 상기 식각 정지막(123) 아래의 구조들이 패터닝될 수 있다. 상기 패터닝에 의하여 y방향을 따라 연장되는 제 4 트렌치(108)가 형성될 수 있다. 상기 제 4 트렌치의 바닥면은 상기 금속 실리사이드층(161) 및 상기 제 1 절연막(121)을 노출할 수 있다. 상기 제 4 트렌치(108)의 형성시 상기 금속 실리사이드층(161)이 식각 정지막으로 사용될 수 있다. 상기 제 4 트렌치(108)의 형성에 의하여 상기 제 1 반도체층(195) 상에 2 차원적으로 배열된 반도체 패턴들(SP)이 형성될 수 있다. 상기 반도체 패턴들(SP)의 일부는 상기 제 1 불순물 영역(101)에 의하여 연결될 수 있다.
상기 제 4 트렌치(108)에 의하여 노출된 상기 제 1 절연막(121)의 하부가 선택적으로 제거되어 리세스 영역(109)이 형성될 수 있다. 상기 리세스 영역(109)은 x 방향으로 연장될 수 있다. 상기 리세스 영역(109)은 상기 제 4 트렌치(108)와 연결될 수 있다. 상기 리세스 영역(109)은 상기 제 4 트렌치(108)의 측벽 상에 상기 제 1 절연막(121) 및 상기 금속 실리사이드층(161)을 노출하는 스페이서(미도시)를 형성한 후, 상기 제 1 절연막(121)의 하부를 선택적으로 제거하여 형성될 수 있다.
도 30을 참조하여, 상기 제 4 트렌치(108) 및 상기 제 4 트렌치(108)와 연결된 상기 리세스 영역(109) 내에 제 2 게이트 패턴(151) 및 제 2 게이트 절연막(136)이 형성될 수 있다. 상기 제 4 트렌치(108) 및 상기 리세스 영역(109)의 내벽을 덮는 제 2 게이트 절연막(136)을 형성한 후, 상기 제 4 트렌치(108) 및 상기 리세스 영역(109)을 채우는 제 2 게이트 패턴(151)이 형성될 수 있다. 상기 제 2 게이트 패턴(151)의 상부는 에치백되어 상기 제 4 트렌치(108)의 일부가 노출될 수 있다. 상기 제 2 게이트 패턴(151)은 상기 제 2 게이트 절연막(136)에 의하여 상기 도전 라인들(111)과 분리될 수 있다. 이와는 달리, 상기 제 2 게이트 패턴(151)과 상기 도전 라인들(111) 사이에 추가적인 절연막이 형성될 수 있다.
상기 반도체 패턴들(SP)의 상부에 제 2 불순물 영역(102)이 형성될 수 있다. 상기 제 2 불순물 영역(102) 상에 메모리 요소들(미도시)이 형성될 수 있다. 본 발명의 제 2 실시예에 따르면, 플로팅 바디 효과를 완화하는 동시에, 비트라인들 사이의 간섭을 완화할 수 있다. 따라서 반도체 장치의 전기적 특성이 향상될 수 있다.
도 31은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 장치를 개략적으로 나타낸 블럭도이다. 도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블럭도이다.
도 31을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 장치(300)가 설명된다. 전자 장치(300)는 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
전자 장치(300)는 버스(350)를 통해서 서로 결합한 제어기(310), 키패드, 키보드, 화면(display) 같은 입출력 장치(320), 메모리(330), 무선 인터페이스(340)를 포함할 수 있다. 제어기(310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(330)는 예를 들어 제어기(310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(330)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.
전자 장치(300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(340)를 사용할 수 있다. 예를 들어 무선 인터페이스(340)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치(300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 32를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(memory system)이 설명된다.
메모리 시스템(400)은 대용량의 데이터를 저장하기 위한 메모리 소자(410) 및 메모리 컨트롤러(420)를 포함할 수 있다. 상기 메모리 컨트롤러(420)는 호스트(430)(Host)의 읽기/쓰기 요청에 응답하여 상기 메모리 소자(410)로부터 저장된 데이터를 독출 또는 기입하도록 상기 메모리 소자(410)를 제어한다. 상기 메모리 컨트롤러(420)는 상기 호스트(430)(모바일 기기 또는 컴퓨터 시스템)로부터 제공되는 어드레스를 상기 메모리 소자(410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 상기 메모리 소자(410)는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
100:기판 101,102: 불순물 영역
103: 수직 채널 영역 174:메모리 요소들
111:도전 라인들 127:제 3 절연막
135:제 1 게이트 절연막 136:제 2 게이트 절연막
141:제 1 게이트 패턴들 151:제 2 게이트 패턴

Claims (10)

  1. 기판 상의 반도체 패턴들;
    상기 기판 상에 제공되고 상기 반도체 패턴들 사이로 연장되는 제 1 게이트 패턴들;
    상기 반도체 패턴들을 사이에 두고 제 1 게이트 패턴들과 이격된 제 2 게이트 패턴; 및
    상기 제 1 게이트 패턴들과 상기 기판 사이에 제공되고 상기 제 1 게이트 패턴들과 교차하는 방향으로 연장되는 도전 라인들을 포함하고,
    상기 제 2 게이트 패턴은,
    상기 제 1 게이트 패턴들을 따라 연장되는 제 1 부분; 및
    상기 도전 라인들을 따라 연장되는 제 2 부분을 포함하되,
    상기 제 1 부분의 적어도 일부는 상기 제 2 부분 상에 위치하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 부분과 상기 반도체 패턴들 사이, 및 상기 제 2 부분과 상기 도전 라인들 사이에 제공되는 제 2 게이트 절연막을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 패턴들은,
    상기 반도체 패턴들의 하부에 제공되는 제 1 불순물 영역;
    상기 반도체 패턴들의 상부에 제공되는 제 2 불순물 영역; 및
    상기 제 1 및 제 2 불순물 영역들 사이의 채널 영역을 포함하고;
    상기 제 1 및 제 2 불순물 영역들은 상기 기판의 도전형과는 다른 도전형인 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 불순물 영역은 상기 제 1 부분에 의하여 관통되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 부분은 복수의 반도체 패턴들의 측벽 상에 공통으로 제공되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 부분은 상기 제 2 부분의 측벽을 따라 상기 기판을 향하여 연장되는 연장부를 더 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 부분은 상기 도전 라인들이 연장되는 방향으로 최인접한 반도체 패턴들 사이에 제공되고;
    상기 제 1 게이트 패턴들은 상기 도전 라인들이 연장되는 방향으로 다음 인접한(next nearest) 반도체 패턴들 사이에 제공되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 패턴들은 상기 다음 인접한 반도체 패턴들의 마주보는 측벽들 상에 각각 제공되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 부분은 상기 제 1 게이트 패턴들이 연장되는 방향으로 최인접한 반도체 패턴들 및 다음 인접한 반도체 패턴들 사이에 제공되고;
    상기 도전 라인들은 상기 다음 인접한 반도체 패턴들 사이에 제공되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 도전 라인들은 상기 다음 인접한 반도체 패턴들의 마주보는 측벽들 상에 각각 제공되고;
    상기 다음 인접한 반도체 패턴들 사이의 제 2 부분은 상기 도전 라인들 사이에 제공되는 반도체 장치.
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