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KR100846393B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

반도체 소자의 트랜지스터 및 그 제조 방법 Download PDF

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KR100846393B1
KR100846393B1 KR1020070031720A KR20070031720A KR100846393B1 KR 100846393 B1 KR100846393 B1 KR 100846393B1 KR 1020070031720 A KR1020070031720 A KR 1020070031720A KR 20070031720 A KR20070031720 A KR 20070031720A KR 100846393 B1 KR100846393 B1 KR 100846393B1
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KR
South Korea
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gate
transistor
pattern
gate pattern
spacer
Prior art date
Application number
KR1020070031720A
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English (en)
Inventor
이인찬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US12/005,464 priority patent/US8039907B2/en
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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명의 트랜지스터는 반도체 기판상에 형성되고 제1 게이트 전극 및 제1 게이트 하드마스크가 적층된 구조를 갖는 제1 게이트 패턴; 상기 제1 게이트 패턴 측벽에 형성된 제1 게이트 스페이서; 상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서의 양측면과 상부면을 감싸면서 제2 게이트 전극 및 제2 게이트 하드마스크가 적층된 구조를 갖는 제2 게이트 패턴; 및 상기 제2 게이트 패턴 측벽의 제2 게이트 스페이서를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은 제1 게이트 패턴과 제1 게이트 패턴을 감싸는 제2 게이트 패턴으로 이루어진 더블 게이트 구조의 트랜지스터를 제조함으로써, 트랜지스터의 형성 면적과 누설 전류를 감소시킬 수 있고 아울러 고속 동작을 가능하게 한다.
더블 게이트, 누설 전류, LDD 이온주입 영역, 소스/드레인 영역

Description

반도체 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1a 내지 도1c는 종래 기술에 따른 더블 게이트 구조를 갖는 트랜지스터를 설명하기 위한 도면.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 도면.
도3a 내지 도3d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 반도체 기판 203 : 소자 분리막
205 : 제1 게이트 절연막 207 : 제1 폴리실리콘막
209 : 제1 텅스텐 실리사이드막 211 : 제1 질화막
213 : 제1 게이트 스페이서 215 : 제2 게이트 절연막
217 : 제2 폴리실리콘막 219 : 제2 텅스텐 실리사이드막
221 : 제2 질화막 223 : 제2 게이트 스페이서
20 : 제1 게이트 패턴 21 : 제2 게이트 패턴
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
종래 기술에 따르면 반도체 소자의 트랜지스터는 반도체 기판의 활성영역을 가로지르는 한 개의 게이트 패턴을 갖는 싱글 게이트(single gate) 구조를 가질 수 있다. 이러한 싱글 게이트 구조를 이용하는 경우, 트랜지스터의 형성 면적을 줄일 수 있는 이점이 있으나, 트랜지스터의 누설 전류 특성과 턴온 전류 특성을 동시에 만족시키기는 어렵다. 이는, 트랜지스터의 누설 전류 특성과 턴온 전류 특성이 상호 트레이드 오프(trade off) 관계에 있기 때문이다. 따라서, 낮은 소비 전력을 갖는 고속 트랜지스터의 형성이 어렵다.
이러한 문제를 해결하기 위하여, 트랜지스터의 턴온 전류 특성을 유지시키면서도 누설 전류 특성을 감소시킬 수 있는 더블 게이트(double gate) 구조를 갖는 트랜지스터가 제안되었다.
도1a 내지 도1c는 종래 기술에 따른 더블 게이트 구조를 갖는 트랜지스터를 설명하기 위한 도면이다. 도1a는 종래 기술에 따른 더블 게이트 구조를 갖는 트랜지스터의 레이아웃 도면이고, 도1b는 도1a의 I-I´ 단면도이며, 도1c는 도1a의 등 가 회로도이다.
도1a 내지 도1c를 참조하면, 반도체 기판(101)의 소자 분리 영역(F)에 형성된 소자 분리막(103)에 의해 활성 영역(A)이 한정된다.
반도체 기판(101)의 활성영역(A) 상에는 활성영역(A)을 가로지르는 두 개의 게이트 패턴 즉, 제1 및 제2 게이트 패턴(105, 107)이 소정 거리 이격되어 형성된다. 이와 같이 활성영역 상에 두 개의 게이트가 형성된 구조를 더블 게이트 구조라 한다.
제1 게이트 패턴(105)과 제2 게이트 패턴(107) 양측의 반도체 기판(101) 내에는 소스/드레인 접합 영역(미도시됨)이 형성된다. 도1a의 레이아웃 도면을 참조하면, 이러한 소스/드레인 접합 영역은 소정 간격으로 이격된 복수개의 소스/드레인 콘택(C)을 통하여 후속 비트라인 또는 스토리지 전극과 연결된다.
전술한 더블 게이트 구조를 갖는 트랜지스터는 싱글 게이트 구조를 갖는 트랜지스터에 비하여 게이트를 하나 더 갖고 있기 때문에 누설 전류 특성이 개선되는 이점을 가지나, 트랜지스터가 차지하는 면적이 증가하여 최근 급격히 증가되고 있는 반도체 소자의 고집적화 요구를 만족시킬 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제1 게이트 패턴과 제1 게이트 패턴을 감싸는 제2 게이트 패턴으로 이루어진 더블 게이트 구조의 트랜지스터를 제조함으로써, 트랜지스터의 형성 면적과 누설 전류를 감 소시킬 수 있고 아울러 고속 동작을 가능하게 하는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터는, 반도체 기판상에 형성되고 제1 게이트 전극 및 제1 게이트 하드마스크가 적층된 구조를 갖는 제1 게이트 패턴; 상기 제1 게이트 패턴 측벽에 형성된 제1 게이트 스페이서; 상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서의 양측면과 상부면을 감싸면서 제2 게이트 전극 및 제2 게이트 하드마스크가 적층된 구조를 갖는 제2 게이트 패턴; 및 상기 제2 게이트 패턴 측벽의 제2 게이트 스페이서를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조 방법은, 반도체 기판상에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 제1 게이트 전극 및 제1 게이트 하드마스크가 적층된 구조의 제1 게이트 패턴을 형성하는 단계; 상기 제1 게이트 패턴 측벽에 제1 게이트 스페이서를 형성하는 단계; 상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서를 포함하는 결과물의 전면에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상에 상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서의 양측면 및 상부면을 감싸면서 제2 게이트 전극 및 제2 게이트 하드마스크가 적층된 구조를 갖는 제2 게이트 패턴을 형성하는 단계; 및 상기 제2 게이트 패턴 측벽에 제2 게이트 스페이서를 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 트랜지스터 레이아웃 구조는, 활성 영역을 가로지르는 방향으로 형성된 제1 게이트; 상기 제1 게이트와 중첩되면서 상기 제1 게이트보다 큰 폭을 갖는 제2 게이트; 및 상기 제1 게이트 및 상기 제2 게이트를 중심으로 양 측에 배치된 소스/드레인 콘택을 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 도면이다. 도2a는 본 발명의 일실시예에 따른 트랜지스터의 레이아웃 도면이고, 도2b는 도2a의 Ⅱ-Ⅱ´ 단면도이며, 도2c는 도2a의 등가 회로도이다.
도2a 내지 도2c를 참조하면, 반도체 기판(201)의 소자 분리 영역(F)에 형성된 소자 분리막(203)에 의해 반도체 기판(201)의 활성 영역(A)이 한정된다.
반도체 기판(201)의 활성영역(A) 상에는 활성영역(A)을 가로지르는 두 개의 게이트 패턴 즉, 제1 및 제2 게이트 패턴(20, 21)이 적층된 구조로 형성된다. 이때, 제2 게이트 패턴(21)은 제1 게이트 패턴(20)의 양측벽 및 상부면을 감싸도록 제1 게이트 패턴(20) 상에서 제1 게이트 패턴(20)보다 더 큰 폭을 갖도록 형성된다.
좀더 상세하게는, 제1 게이트 패턴(20)은 제1 게이트 절연막(205)에 의해 반도체 기판(201)과 절연되며, 게이트 전극용 제1 폴리실리콘막(207), 게이트 전극용 제1 텅스텐 실리사이드막(209) 및 게이트 하드마스크용 제1 질화막(211)이 순차적으로 적층된 구조를 갖는다. 제1 게이트 패턴(20)의 측벽에는 질화막으로 이루어진 제1 게이트 스페이서(213)가 형성된다. 이때, 제1 질화막(211) 및 제1 게이트 스페이서(213)는 제2 게이트 패턴(21)과의 분리막으로 작용한다. 제1 질화막(211)은 10nm 정도의 두께로 형성됨이 바람직하고, 제1 게이트 스페이서(213)은 5nm의 두께로 형성됨이 바람직하다.
또한, 제2 게이트 패턴(21)은 제2 게이트 절연막(215)에 의해서 반도체 기판(201)과 절연되며, 게이트 전극용 제2 폴리실리콘막(217), 게이트 전극용 제2 텅스텐 실리사이드막(219) 및 게이트 하드마스크용 제2 질화막(221)이 순차적으로 적층된 구조를 갖는다. 제2 게이트 패턴(22)의 측벽에는 질화막으로 이루어진 제2 게이트 스페이서(223)가 형성된다. 여기서, 전술한 바와 같이 제2 게이트 패턴(21)이 제1 게이트 패턴(20)의 양측벽 및 상부면을 감싸기 위해서는, 제2 게이트 패턴(21)의 폭이 제1 게이트 패턴(20)의 폭보다 커야 하며 제2 게이트 패턴(21)을 구성하는 가장 하부막인 게이트 전극용 제2 폴리실리콘막(217)의 높이가 적어도 제1 게이트 패턴(20)의 높이보다 높은 것이 바람직하다.
제1 게이트 패턴(20) 양측의 반도체 기판(201) 내에는 LDD 이온 주입 영역(미도시됨)이 형성되고 제2 게이트 패턴(21) 양측의 반도체 기판(201) 내에는 소스/드레인 접합 영역(미도시됨)이 형성된다. 도2a의 레이아웃 도면을 참조하면, 이러한 소스/드레인 접합 영역은 소정 간격으로 이격된 복수개의 소스/드레인 콘택(C)을 통하여 후속 비트라인 또는 스토리지 전극과 연결된다.
이와 같은 더블 게이트 구조를 갖는 트랜지스터는 2개의 게이트를 적층 구조로 형성하여 종래 기술의 더블 게이트 구조를 갖는 트랜지스터에 비하여 트랜지스터 형성 면적을 감소시킬 수 있고, 그에 따라 반도체 소자의 고집적화 요구를 만족시킬 수 있다. 아울러, 본 발명의 더블 게이트 구조를 갖는 트랜지스터는 스탠바이(stand-by) 모드에서 2개의 게이트를 모두 턴오프(turn off) 상태로 두어 누설 전류가 감소되고, 액티브(active) 모드에서는 1개의 게이트을 항상 턴온(turn on) 상태로 두어 고속 동작이 가능하다.
도3a 내지 도3d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 반도체 기판(301)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(303)을 형성하여 활성 영역을 한정한 후, 활성 영역에 웰(well) 형성을 위한 이온주입을 수행한다.
이어서, 반도체 기판(301) 상에 제1 게이트 절연막(305)을 형성한 후, 제1 게이트 절연막(305) 상에 게이트 전극용 도전막으로 제1 폴리실리콘막(307) 및 제1 텅스텐 실리사이드막(309)과 게이트 하드마스크용 절연막으로 제1 질화막(311)을 순차적으로 형성한다. 이때, 제1 질화막(311)은 후속 제2 게이트 패턴과의 분리막으로 작용하며, 10nm 정도의 두께로 형성됨이 바람직하다.
이어서, 제1 질화막(311) 상에 포토레지스트 패턴(미도시됨)을 형성한 후, 이를 식각 마스크로 제1 질화막(311), 제1 텅스텐 실리사이드막(309) 및 제1 폴리 실리콘막(307)을 순차적으로 식각하여 제1 게이트 패턴(30)을 형성한다.
이어서, 제1 게이트 패턴(30)이 형성된 결과물의 전면에 LDD(Light Dopped Drain) 이온 주입 공정을 수행하여 제1 게이트 패턴(30) 양측의 반도체 기판(301) 내에 LDD 이온 주입 영역을 형성한다.
도3b에 도시된 바와 같이, 제1 게이트 패턴(30)을 포함하는 전체 구조 상부에 게이트 스페이서용 질화막을 5nm 정도의 두께로 형성한 후, 전면 식각을 수행하여 게이트 스페이서용 질화막을 제1 게이트 패턴(30)의 측벽에 잔류시킨다. 이와 같이, 제1 게이트 패턴(30)의 측벽에 잔류된 게이트 스페이서용 질화막을 이하, 제1 게이트 스페이서(313)라 하며, 전술한 제1 질화막(311)과 마찬가지로 후속 제2 게이트 패턴과의 분리막으로 작용한다.
도3c에 도시된 바와 같이, 제1 게이트 패턴(30) 및 그 측벽의 제1 게이트 스페이서(313)를 포함하는 전체 구조 상에 제2 게이트 절연막(315)을 형성한 후, 제2 게이트 절연막(315) 상에 게이트 전극용 도전막으로 제2 폴리실리콘막(317) 및 제2 텅스텐 실리사이드막(319)과 게이트 하드마스크용 절연막으로 제2 질화막(321)을 순차적으로 형성한다.
이어서, 제2 질화막(321) 상에 포토레지스트 패턴(미도시됨)을 형성한 후, 이를 식각 마스크로 제2 질화막(321), 제2 텅스텐 실리사이드막(319) 및 제2 폴리실리콘막(317)을 순차적으로 식각하여 제2 게이트 패턴(31)을 형성한다. 이때, 제2 게이트 패턴(31)의 형성에 사용되는 포토레지스트 패턴은 제1 게이트 패턴(30)의 형성에 사용되는 포토레지스트 패턴보다 큰 폭을 가지면서, 제1 게이트 패턴(30)의 형성에 사용되는 포토레지스트 패턴과 중첩되는 위치에 형성된다. 그 결과, 제2 게이트 패턴(31)은 제1 게이트 패턴(30)의 양측벽 및 상부면을 감싸도록 형성된다.
도3d에 도시된 바와 같이, 제2 게이트 패턴(31)이 형성된 결과물의 전면에 소스/드레인 이온 주입 공정을 수행하여 제2 게이트 패턴(31) 양측의 반도체 기판(301) 내에 소스/드레인 이온 주입 영역을 형성한다.
이어서, 제2 게이트 패턴(31)을 포함하는 전체 구조 상부에 게이트 스페이서용 질화막을 형성한 후, 전면 식각을 수행하여 게이트 스페이서용 질화막을 제2 게이트 패턴(31)의 측벽에 잔류시킨다. 이와 같이, 제2 게이트 패턴(31)의 측벽에 잔류된 게이트 스페이서용 질화막을 이하, 제2 게이트 스페이서(323)라 한다.
이러한 공정을 통하여 더블 게이트 구조의 트랜지스터를 제조함으로써 트랜지스터의 누설 전류 특성을 향상시킬 수 있음은 물론, 하나의 게이트가 다른 하나의 게이트를 감싸는 구조를 갖기 때문에 트랜지스터의 형성 면적을 감소시킬 수 있다. 특히, 액티브 상태에서는 하나의 게이트를 항상 턴온 상태로 두어 트랜지스터의 고속 동작을 가능하게 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 제1 게이트 패턴과 제1 게이트 패턴을 감싸는 제2 게이트 패턴으로 이루어진 더블 게이트 구조의 트랜지스터를 제조함으로써, 트랜지스터의 형성 면적과 누설 전류를 감소시킬 수 있고 아울러 고속 동작을 가능하게 한다.

Claims (18)

  1. 반도체 기판상에 형성되고 제1 게이트 전극 및 제1 게이트 하드마스크가 적층된 구조를 갖는 제1 게이트 패턴;
    상기 제1 게이트 패턴 측벽에 형성된 제1 게이트 스페이서;
    상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서의 양측면과 상부면을 감싸면서 제2 게이트 전극 및 제2 게이트 하드마스크가 적층된 구조를 갖는 제2 게이트 패턴; 및
    상기 제2 게이트 패턴 측벽의 제2 게이트 스페이서
    를 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 폴리실리콘막 및 텅스텐 실리사이드막의 적층 구조로 형성되는
    트랜지스터.
  3. 제1항에 있어서,
    제1 게이트 하드마스크 및 제1 게이트 스페이서는 질화막으로 형성되는
    트랜지스터.
  4. 제3항에 있어서,
    상기 제1 게이트 하드마스크는 10nm의 두께를 갖고, 상기 제1 게이트 스페이서는 5nm의 두께를 갖는
    트랜지스터.
  5. 제1항에 있어서,
    상기 제2 게이트 전극은 폴리실리콘막 및 텅스텐 실리사이드막의 적층 구조로 형성되는
    트랜지스터.
  6. 제5항에 있어서,
    상기 제2 게이트 패턴의 폭은 상기 제1 게이트 패턴의 폭보다 크고,
    상기 제2 게이트 전극의 상기 폴리실리콘막의 높이는 상기 제1 게이트 패턴의 높이보다 큰
    트랜지스터.
  7. 제1항에 있어서,
    제2 게이트 하드마스크 및 제2 게이트 스페이서는 질화막으로 형성되는
    트랜지스터.
  8. 제1항에 있어서,
    상기 제1 게이트 패턴 하부에 개재된 제1 게이트 절연막; 및
    상기 제2 게이트 패턴 하부에 개재된 제2 게이트 절연막
    을 더 포함하는 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 게이트 패턴 양측의 상기 반도체 기판 내에 형성된 LDD 이온 주입 영역; 및
    상기 제2 게이트 패턴 양측의 상기 반도체 기판 내에 형성된 소스/드레인 접합 영역
    을 더 포함하는 트랜지스터.
  10. 반도체 기판상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제1 게이트 전극 및 제1 게이트 하드마스크가 적층된 구조의 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴 측벽에 제1 게이트 스페이서를 형성하는 단계;
    상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서를 포함하는 결과물의 전면에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서의 양측면 및 상부면을 감싸면서 제2 게이트 전극 및 제2 게이트 하드마스크가 적층된 구조를 갖는 제2 게이트 패턴을 형성하는 단계; 및
    상기 제2 게이트 패턴 측벽에 제2 게이트 스페이서를 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 게이트 전극은 폴리실리콘막 및 텅스텐 실리사이드막의 적층 구조로 형성되는
    트랜지스터의 제조 방법.
  12. 제10항에 있어서,
    제1 게이트 하드마스크 및 제1 게이트 스페이서는 질화막으로 형성되는
    트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 게이트 하드마스크는 10nm의 두께를 갖고, 상기 제1 게이트 스페이서는 5nm의 두께를 갖는
    트랜지스터의 제조 방법.
  14. 제10항에 있어서,
    상기 제2 게이트 전극은 폴리실리콘막 및 텅스텐 실리사이드막의 적층 구조로 형성되는
    트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 게이트 패턴의 폭은 상기 제1 게이트 패턴의 폭보다 크고,
    상기 제2 게이트 전극의 상기 폴리실리콘막의 높이는 상기 제1 게이트 패턴의 높이보다 큰
    트랜지스터의 제조 방법.
  16. 제10항에 있어서,
    제2 게이트 하드마스크 및 제2 게이트 스페이서는 질화막으로 형성되는
    트랜지스터의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 게이트 패턴 형성 단계 후에,
    LDD 이온 주입 공정을 수행하여 상기 제1 게이트 패턴 양측의 상기 반도체 기판 내에 LDD 이온 주입 영역을 형성하는 단계를 더 포함하고,
    상기 제2 게이트 패턴 형성 단계 후에,
    소스/드레인 이온 주입 공정을 수행하여 상기 제2 게이트 패턴 양측의 상기 반도체 기판 내에 소스/드레인 접합 영역을 형성하는 단계를 더 포함하는
    트랜지스터의 제조 방법.
  18. 활성 영역을 가로지르는 방향으로 형성된 제1 게이트;
    상기 제1 게이트와 중첩되면서 상기 제1 게이트보다 큰 폭을 갖는 제2 게이 트; 및
    상기 제1 게이트 및 상기 제2 게이트를 중심으로 양 측에 배치된 소스/드레인 콘택
    을 포함하는 트랜지스터의 레이아웃 구조.
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