CN1658400A - 半导体装置及其制造方法 - Google Patents

Abstract

一种半导体装置及其制造方法，所述半导体装置备有：在硅基板S上形成的P型漏区域、低浓度P型漏区域(EPI)(1)、在低浓度漏区域(1)的上方形成的高浓度P型源区域(8)、在高浓度P型源区域(8)和低浓度P型漏区域(EPI)(1)之间形成的N型基板区域(3)、沟槽T、在沟槽T内部形成的栅极绝缘膜(4)和栅电极(5)、堵塞沟槽T的绝缘膜(7)、在N型基板区域(3)和高浓度P型源区域(8)之间形成的N型口袋区域(6)。由此，能提供穿通耐压高、阀电压Vt的控制范围广的沟槽栅极结构的半导体装置及其制造方法。

Description

半导体装置及其制造方法

技术领域

本发明涉及具有沟槽MIS(Metal-Insulator-Semiconductor)栅极结构的半导体装置及其制造方法。

背景技术

一直以来，在半导体基板中形成沟槽(trench)并在此沟槽内埋入栅电极而形成的沟槽栅极结构，被应用于IGBT(Insulated Gate BipolarTransistor)或MISFET(Field Effect Transistor)等半导体装置中，特别是在电力用等用途中，该结构是非常有益的结构。例如具有沟槽栅极结构的IGBT，同时具有MISFET的高输入阻抗特性和双极晶体管的低饱和电压特性，被广泛地应用于无停电电源装置和各种电动机驱动装置等中。

图8表示特许文献1中所公开的具有以往沟槽MOS栅极结构的半导体装置的立体图。如图所示，以往的半导体装置备有：在硅基板上形成的N型基层101、在N型基层101上设置的P型基层102、在P型基层102内选择性地形成的N型源区域103、在沟槽T的内壁面上形成的栅极绝缘膜104、被埋入在沟槽T内的栅电极105、在沟槽T内的栅电极105上形成的绝缘膜106、在绝缘膜106的上方设置的发射极107、在N型基层101的下面设置的P型集电层108、与P型集电层108接触的集电极109。此外，在沟槽T侧壁的沟道(channel)部中形成有P型沟道层112。

这样获得的具有沟槽MIS栅极结构的半导体装置(MISFET)，能够降低通态电阻并可实现高集成化。

[特许文献1]  特开2003-17699(摘要)

但是，如果伴随着半导体集成电路装置微细化的发展而栅极长度变小，则为使沟道长度变小而需要设法降低阱(well)注入的低加速电压，并且为抑制扩散长度而需要设法降低阱注入时的剂量。此外，为抑制冲击离子(impaction)化现象和降低外加在沟槽底部的栅极绝缘膜上的电场强度，需要进一步降低阱注入时的剂量。其结果，在具有以往的沟槽栅极结构的半导体装置中会产生如果降低穿通耐压则阀电压Vt的控制范围缩小的问题。

发明内容

本发明的目的在于提供具有以下沟槽栅极结构的半导体装置及其制造方法，其中，沟槽栅极结构的特征是，在不产生冲击离子化现象并且不必提高施加在沟槽底部的栅极绝缘膜上的电场强度的条件下，可提高元件的穿通耐压、并使阀电压的控制范围扩大。

本发明的半导体装置是以这样的半导体装置作为前提，即，该半导体装置在基板的背面区域形成第1导电型的第1半导体区域、在基板内的第1半导体区域的上方形成第2导电型的第2半导体区域、在基板内的第2半导体区域上形成第1导电型的第3半导体区域，同时形成通过第2和第3半导体区域而到达第1半导体区域的沟槽，在沟槽内形成了栅极绝缘膜和栅电极。此外，在沟槽侧方的电流流动的第2半导体区域和第3半导体区域之间，设置了含有的第2导电型杂质的峰值浓度比第2半导体区域更高的口袋(pocket)区域。

由此，电流流动区域的杂质峰值浓度以针尖状(pin point)增大，电流流动区域的势垒变高，即使在第1半导体区域和第3半导体区域之间施加高电压的情况下，也难以产生穿通，从而可以提高穿通耐压。此外，由于能够根据口袋区域的峰值浓度来控制阀电压，因此能够扩大阀电压的控制范围的自由度。此外，口袋区域由于不影响第2、3半导体区域之间的PN结部的杂质分布，因此其对PN结部耗尽层的扩散没有影响。因此，可以提供在不产生冲击离子化现象并且不必提高施加在沟槽底部的栅极绝缘膜上的电场强度的条件下，能提高元件的穿通耐压、扩大阀电压的控制范围的半导体装置。

优选在沟槽内还备有覆盖栅电极的绝缘膜。

通过口袋区域仅形成在离沟槽的壁面近的区域，仅在离沟槽的壁面近的部分存在第2导电型杂质的峰值浓度部。

通过口袋区域形成在第2、第3半导体区域之间的整体区域上，可获得第2导电型杂质均匀地分布在与主面平行的方向上的结构。

本发明的半导体装置的制造方法如下：对从背面侧依次形成了第1导电型的第1半导体区域和第2导电型的第2半导体区域的半导体基板选择性地挖掘，而形成沟槽，在沟槽内形成栅极绝缘膜和栅电极之后，采用离子注入法，在第2半导体区域的上部形成第1导电型的第3半导体区域，并且在第2半导体区域和上述第3半导体区域之间形成峰值浓度高于第2半导体区域的口袋区域。

根据该方法，可以容易地制造出如上述那样的可提高穿通耐压、并可扩大阀电压的控制范围的半导体装置。

口袋区域可以利用从沟槽的侧面倾斜地注入离子的方法而仅在离沟槽的侧面近的区域形成，也可以利用向基板整体注入离子而在第2、第3半导体区域之间的整体区域上形成。

此外，优选还包括在沟槽内的栅电极上方埋入绝缘膜的工序。

在使用倾斜离子注入法的情况下，离子注入方向相对于与基板面垂直的方向的倾斜角度优选在7°～45°范围，并优选进行2、4或8步骤的离子注入。

根据本发明的半导体装置或其制造方法，可以提供可提高穿通耐压、可扩大阀电压的控制范围的半导体装置。

附图说明

图1(a)、(b)是表示实施方式1的具有沟槽栅极结构的半导体装置结构的立体图，以及表示沿着I-I线所示的断面的杂质浓度分布的图。

图2是表示硅基板S内的沿着沟槽侧壁的深度方向上的即图1(a)的II-II线所示断面上的杂质浓度分布的图。

图3(a)～(c)是表示实施方式1的半导体装置制造工序的前半部分的断面图。

图4(a)～(c)是表示实施方式1的半导体装置制造工序的后半部分的断面图。

图5(a)～(c)是仅表示实施方式2的半导体装置制造工序的后半部分的断面图。

图6(a)、(b)是表示本发明实施方式2的具有沟槽栅极结构的半导体装置的结构的立体图，以及沿着VI-VI线所示断面的杂质浓度分布的图。

图7是表示硅基板S内的沿着沟槽侧壁的深度方向上的即在图6(a)的VII-VII线所示断面上的杂质浓度分布。

图8是表示具有以往的沟槽MIS栅极结构的半导体装置的结构的立体图。

图中：1-低浓度P型漏区域(EPI)，2-高浓度P型漏区域，3-N型基板区域，4-栅极绝缘膜，5-栅电极，6-N型口袋区域，6B-N型口袋区域，7-埋入绝缘膜，8-高浓度P型源区域，9-高浓度N型基板区域，10-硅化物区域，11-掩模氧化膜，T-沟槽，S-硅基板。

具体实施方式

下面，参照附图说明本发明的各实施方式的半导体装置及其制造方法。此外，在以下所示的各实施方式中，作为一例将例举具有纵型沟槽栅极结构的MISFET，但本发明可以适用于具有纵型沟槽IGBT、纵型沟槽MISFET、横型沟槽MISFET等沟槽MIS栅极结构的所有半导体装置中。并且，在以下的说明中，作为一例，将第1导电型设为P型，将第2导电型设为N型，但也可以是第1导电型为N型、第2导电型为P型。

(实施方式1)

—半导体装置的制造—

图1(a)、(b)是表示实施方式1的具有沟槽栅极结构的半导体装置结构的立体图，以及表示沿着I-I线所示的断面的杂质浓度分布的图。此外，在图1(a)中，为容易看见结构而省略了对图4(c)所示硅化物层10的表示。

如图1(a)所示，本实施方式的半导体装置备有：在硅基板S形成的高浓度P型漏区域2、设置在高浓度P型漏区域2上的低浓度P型漏区域(EPI)1、在低浓度漏区域1的上方形成的高浓度P型源区域8、在高浓度P型源区域8和低浓度P型漏区域(EPI)1之间形成的N型基板区域3。此外，选择性地形成有用于形成栅电极的沟槽T，在沟槽T内部形成有栅极绝缘膜4和栅电极5。此外，在该栅电极5上堵塞沟槽T而形成埋入绝缘膜7。此外，在硅基板S的表面区域中在除沟槽T和高浓度P型源区域8以外的区域中，形成有高浓度N型基板区域9。此外，虽在图1(a)中未图示，但如图4(c)所示，在高浓度P型源区域8的表面上形成有由硅化物膜形成的源电极10。

在本实施方式中，在沿着沟槽T的侧壁的区域中，在N型基板区域3和高浓度P型源区域8之间形成有N型口袋区域6。即，本实施方式的半导体装置与图8中所示的以往的沟槽栅极结构半导体装置不同，其特征之一是具有N型口袋区域6。

图1(b)表示硅基板S内的在与沟槽深度方向垂直的方向上通过N型口袋区域6和高浓度P型源区域8的断面上的杂质分布。如图1(b)所示，N型口袋区域6的杂质浓度的峰值部接近栅极绝缘膜4。

图2是表示硅基板S内的在沿着沟槽侧壁的深度方向上的即图1(a)的II-II线所示断面上的杂质浓度分布的图。图2的横轴表示从图1(a)中的硅基板S的上面沿着沟槽T的侧壁向下方深入的深度，纵轴表示杂质浓度。此外，在图2中，Ps表示高浓度P型源区域8的P型杂质浓度分布，Nsub表示N型基板区域3的N型杂质浓度分布，Pd表示低浓度P型漏区域(EPI)1的P型杂质浓度分布。即，对于P型杂质的浓度和N型杂质的浓度共同来说，越靠近图2的上方浓度越高。此外，图2的N型基板区域3中的虚线表示本实施方式的N型口袋区域6的N型杂质浓度分布，点线表示没有形成N型口袋区域6时的N型基板区域3中的N型杂质浓度分布。即，图2的点线部分在图8所示的以往半导体装置中相当于P型沟道区域112中的P型杂质浓度分布。

从图2可知，相对于图8所示的具有以往的沟槽栅极结构的半导体装置，本实施方式的半导体装置通过形成有N型口袋区域6，使与N型基板区域3的沟道区域相当的部分的杂质峰值浓度以针尖状增大。

因此，根据本实施方式的半导体装置，通过形成N型口袋区域6，如图2所示，在源·漏极之间的沟道区域的势垒增大，即使对漏极外加高电压的情况下，也难以发生穿通，可提高穿通耐压。

此外，可以根据图2的虚线所示的N型口袋区域6的峰值浓度来控制阀电压Vt，因此可扩大阀电压Vt的控制范围的自由度。

另外，N型口袋区域6不影响低浓度漏区域1-N型基板区域3之间PN结部的杂质分布，因此，对低浓度漏区域1-N型基板区域3之间PN结部的耗尽层的扩展没有影响。

因此，根据本实施方式的具有沟槽结构的半导体装置，在不产生冲击离子化现象且不必提高外加在沟槽底部的栅极绝缘膜4上的电场强度的条件下，可提高MISFET的穿通耐压，可扩大阀电压的控制范围，也可实现二极管的微细化。

—制造工序—

图3(a)～(c)是表示实施方式1的半导体装置制造工序的前半部分的断面图。图4(a)～(c)是表示实施方式1的半导体装置制造工序的后半部分的断面图。

首先，在图3(a)所示的工序中，形成含有浓度为约3×10¹⁹cm^-3的P型杂质的高浓度P型漏区域2(厚度100nm)和含有浓度为约3×10¹⁶cm^-3的P型杂质的低浓度P型漏区域1(厚度5nm)之后，利用离子注入法，在注入能量600keV、剂量1.5×10¹³cm^-2条件下，在低浓度P型漏区域1的上部离子注入N型杂质，形成深度为1μm的N型基板区域3。然后，形成沟槽部开口用的掩模氧化膜11，接着利用干蚀刻法，形成贯通N型基板区域3而到达P型漏区域1的1.3μm深度部位的沟槽T(宽度250nm)。

然后在图3(b)所示的工序中，为了平滑化沟槽T的壁面，在沟槽T的壁面上形成牺牲氧化膜之后，通过湿蚀刻除去牺牲氧化膜。之后，根据热氧化法，在沟槽T的壁面上形成厚度30nm的栅极绝缘膜4。

接着，在图3(c)所示的工序中，在基板上沉积成为栅电极5的厚度400nm的聚硅膜(未图示)之后，向聚硅膜注入P型杂质离子。之后深蚀刻(etch back)聚硅膜，从而在除沟槽T的上部以外的部分埋入聚硅膜，形成栅电极5。此时，从硅基板的上面至栅电极5的上面的高低差优选在约200～500nm的范围。

接着，在图4(a)所示的工序中，形成沟槽T的上方开口的由硅氧化膜等构成的注入掩模11之后，利用硅基板和栅电极5的高低差，按照从沟槽T的侧壁通过栅极绝缘膜4而进入硅基板S的内部、且穿透栅电极5的上部和栅极绝缘膜4而进入硅基板S内部的方式，从倾斜方向注入N型杂质(砷或磷)的离子，形成N型口袋区域6。此时，离子注入方向相对于与基板面垂直的方向的倾斜角度优选在7°～45°的范围。此外，为了避免形成不对称的杂质分布，优选2步或4步或8步注入。在磷的情况下，优选进行注入能量为400keV、剂量为2×10¹³cm^-2、注入角为20°的4旋转注入。该工序可以在以下图4(b)所示的工序之后进行，但在本实施方式中需要在形成绝缘膜7之前进行。

接着，在图4(b)所示的工序中，沉积BPSG膜之后，进行热处理(850℃)，使BPSG回流(reflow)。之后，深蚀刻BPSG膜，在沟槽T内的栅电极5上形成埋入绝缘膜7，将其作为盖。然后，虽未在图4(b)的断面中表示出，但使用光刻胶掩模，并根据离子注入法选择性地形成图1(a)中所示的高浓度N型基板区域9。

之后，在图4(c)所示的工序中，使用覆盖高浓度N型基板区域9的光刻胶掩模，在注入能量为60keV、剂量为4×10¹⁵cm^-2的条件下，注入硼离子，选择性地形成高浓度P型源区域8。此外，覆盖高浓度P型源区域8和高浓度N型基板区域9而形成硅化物区域10(在图1(a)中未图示)。

虽然省略了对之后工序的图示，但使用公知技术在基板上形成层间绝缘膜、连接插头(contact plug)、与连接插头连接的配线。

根据本实施方式的制造工序，在图4(a)所示的工序中，利用沟槽T壁部的台阶差，从倾斜方向进行离子注入，从而可仅在极其有限的范围内形成N型口袋区域6。因此，可以提供穿通耐压提高、阀电压Vt的控制范围扩大、适合于微细化的半导体装置的制造方法。

(实施方式2)

—半导体装置的结构—

图6(a)、(b)是表示本发明实施方式2的具有沟槽栅极结构的半导体装置的结构的立体图，以及沿着VI-VI线所示断面的杂质浓度分布的图。此外，在图6(a)中为容易看见结构，省略了对图5(c)所示的硅化物层10的表示。本实施方式的半导体装置的结构，除了N型口袋区域6，结构基本上与实施方式1(参照图1(a))相同，因此对具有相同结构的部分省略了说明。

如图6(a)所示，本实施方式的半导体装置，在N型基板区域3和高浓度P型源区域8之间的整体区域形成有N型口袋区域6B。即，在本实施方式的半导体装置中，与图1(a)所示的实施方式1的半导体装置不同，其特征之一是具有在基板主面平行延伸的平板状N型口袋区域6B。

图6(b)表示硅基板S内的从与沟槽深度方向垂直的方向通过N型口袋区域6B的断面上的杂质分布。如图6(b)所示，在本实施方式中N型口袋区域6B的杂质浓度实质上恒定。

图7是表示硅基板S内的沿着沟槽侧壁的深度方向上的即在图6(a)的VII-VII线所示断面上的杂质浓度分布。图7的横轴表示从图6(a)中的硅基板S的上面沿着沟槽T的侧壁向下方深入的深度，纵轴表示杂质浓度。此外，在图7中，Ps表示高浓度P型源区域8的P型杂质浓度分布，Nsub表示N型基板区域3的N型杂质浓度分布，Pd表示低浓度P型漏区域(EPI)1的P型杂质浓度分布。即，P型杂质浓度和N型杂质浓度，均越向图7的上方浓度越高。此外，图7的N型基板区域3中的虚线表示本实施方式的N型口袋区域6B的N型杂质浓度分布，点线表示没有形成N型口袋区域6B时的N型基板区域3中N型杂质浓度分布。即，图7的点线部分在图8所示的以往的半导体装置中相当于P型沟道区域112中的P型杂质浓度分布。

由图7可知，相对于图8所示的以往的具有沟槽栅极结构的半导体装置，本实施方式的半导体装置，通过形成有N型口袋区域6B，使相当于N型基板区域3的沟道区域的部分的杂质峰值浓度以针尖状增大。

因此，根据本实施方式的半导体装置，通过形成N型口袋区域6B，如图7所示，源·漏之间的沟道区域的势垒变高，即使对沟槽施加高电压的情况下，也难以发生穿通，可以提高穿通耐压。

此外，由于能够根据图7的虚线所示的N型口袋区域6B的峰值浓度来控制阀电压Vt，因此可以扩大阀电压Vt的控制范围的自由度。

此外，N型口袋区域6B由于不影响低浓度漏区域1-N型基板区域3之间的PN结部的杂质分布，因此对低浓度漏区域1-N型基板区域3之间的PN结部的耗尽层的扩散没有影响。

因此，根据本实施方式的具有沟槽结构的半导体装置，与实施方式1同样，不会产生冲击离子化现象并且不必提高施加在沟槽底部的栅极绝缘膜4上的电场强度，并且可提高MISFET的穿通耐压、可扩大阀电压的控制范围，并可实现二极管的微细化。

—制造工序—

图5(a)～(c)是仅表示实施方式2的半导体装置的制造工序的后半部分的断面图。在本实施方式中，制造工序的前半部分与实施方式1的图3(a)～(c)中所示的相同，因此省略了图示和说明。

在图5(a)所示的工序中，沉积BPSG膜之后，进行热处理(850℃)，将BPSG回流。之后，深蚀刻BPSG膜，在沟槽T内的栅电极5上形成埋入绝缘膜7以作为盖。

之后，在图5(b)所示的工序中，向硅基板S的几乎全面从近似垂直的方向注入N型杂质(砷或磷)的离子，使离子进入硅基板的内部，而形成N型口袋区域6B。此时，离子注入方向相对于与基板面垂直的方向的倾斜角度优选在5°以下的范围。在磷的情况下，优选注入能量为400keV、剂量为8×10¹³cm^-2、注入角为0°。此外，该工序可以在以下所示的图5(c)所示的工序之后进行。

然后，虽未在图5(b)的断面中表示出，但使用光刻胶掩模，根据离子注入法选择性地形成图6(a)中所示的高浓度N型基板区域9。

然后，在图5(c)所示的工序中，使用覆盖高浓度N型基板区域9的光刻胶掩模，在注入能量为60keV、剂量为4×10¹⁵cm^-2的条件下，注入硼离子，选择性地形成高浓度P型源区域8。此外，以覆盖高浓度P型源区域8和高浓度N型基板区域9的方式形成硅化物区域10(在图6(a)中未图示)。

虽然省略了对之后工序的图示，但可以使用公知技术，在基板上形成层间绝缘膜、连接插头、与连接插头连接的配线。

根据本实施方式的制造工序，通过在高浓度P型源区域8的形成前后实施N型口袋区域6B的形成，可以不必进行用于将成为埋入绝缘膜7的BPSG膜回流的热处理，因此与实施方式1相比可以抑制由N型口袋区域6B的扩散导致的扩宽。从而，能够以更急剧地方式形成N型口袋区域6B的峰值。因此，可以提供穿通耐压提高、阀电压Vt的控制范围扩大、适合于微细化的半导体装置的制造方法。

在上述实施方式1和实施方式2中说明了将本发明适用于P沟道型MISFET的结构的例子，但本发明也可以适用于N沟道型MISFET中，还可以适用于IGBT中。

本发明的半导体装置特别是可以作为在电力等用途中所使用的具有高耐压沟槽MIS栅极结构的MISFET、IGBT等的半导体装置而利用。

Claims (11)

1.一种半导体装置，包括：

半导体基板、

在所述半导体基板的背面区域形成的包含第1导电型杂质的第1半导体区域、

形成于所述半导体基板基板内的所述第1半导体区域的上方且包含第2导电型杂质的第2半导体区域、

在所述半导体基板内的所述第2半导体区域之上形成并包含第1导电型杂质的第3半导体区域、

通过所述第2和第3半导体区域而到达所述第1半导体区域的沟槽、

沿着所述沟槽的壁面所形成的栅极绝缘膜、

在所述栅极绝缘膜上，于所述沟槽内形成的栅电极、

在所述沟槽侧方，于第2半导体区域和第3半导体区域之间形成、并含有比所述第2半导体区域更高峰值浓度的第2导电型杂质的口袋区域。

2.根据权利要求1所述的半导体装置，其中所述栅电极在除所述沟槽上部以外的部分形成，且还备有覆盖所述沟槽上部的绝缘膜。

3.根据权利要求1所述的半导体装置，其中所述口袋区域仅在离所述沟槽的壁面近的区域形成。

4.根据权利要求1所述的半导体装置，其中所述口袋区域在所述第2半导体区域和第3半导体区域之间的整体区域形成。

5.一种半导体装置的制造方法，包括：

在半导体基板的背面区域形成含有第1导电型杂质的第1半导体区域的工序(a)；

在所述半导体基板内的所述第1半导体区域的上方形成含有第2导电型杂质的第2半导体区域的工序(b)；

将所述半导体基板选择性地挖掘，而形成贯通所述第2半导体区域到达所述第1半导体区域的沟槽的工序(c)；

沿着所述沟槽的壁面形成栅极绝缘膜的工序(d)；

在所述沟槽内埋入导体膜，而在所述栅极绝缘膜上形成栅电极的工序(e)；

向所述第2半导体区域的上部导入第1导电型杂质，形成第3半导体区域的工序(f)；

在所述工序(e)之后并且在所述工序(f)之前或之后，通过第2导电型杂质的离子注入，在所述第2半导体区域和所述第3半导体区域之间形成峰值浓度比所述第2半导体区域更高的口袋区域的工序(g)。

6.根据权利要求5所述的半导体装置的制造方法，其中：

在所述工序(e)中，在除所述沟槽上部以外的部分形成所述栅电极，

在所述工序(g)中，在形成覆盖所述半导体基板中除沟槽以外的区域的注入掩模之后，从相对垂直于半导体基板主面的方向倾斜的方向，离子注入第2导电型杂质，从而仅在离所述沟槽的壁面近的区域形成所述口袋区域。

7.根据权利要求6所述的半导体装置的制造方法，其中：

在所述工序(g)之后且在所述工序(f)之前或之后，还包括在所述沟槽内的所述栅电极上方埋入绝缘膜的工序。

8.根据权利要求6所述的半导体装置的制造方法，其中：

在所述工序(g)中，离子注入方向相对于与基板面垂直的方向的倾斜角度在7°～45°范围。

9.根据权利要求8所述的半导体装置的制造方法，其中：

在所述工序(g)中，进行2、4、8步骤的离子注入。

10.根据权利要求5所述的半导体装置的制造方法，其中：

在所述工序(e)中，在除所述沟槽上部以外的部分形成所述栅电极，

在所述工序(f)和所述工序(g)之前或之后，或者在所述工序(f)和所述工序(g)之间，还包括在所述沟槽内的所述栅电极上方埋入绝缘膜的工序，

在所述工序(g)中，通过向所述半导体基板整体进行第2导电型杂质的离子注入，在所述第2半导体区域和第3半导体区域之间的整体区域上，形成所述口袋区域。

11.根据权利要求10所述的半导体装置的制造方法，其中：

在所述工序(e)之后且在所述工序(f)之前或之后，还包括在所述沟槽内的所述栅电极的上方埋入绝缘膜的工序。

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