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CN1897250A - 高压晶体管、半导体晶体管及晶体管的制造方法 - Google Patents

高压晶体管、半导体晶体管及晶体管的制造方法 Download PDF

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CN1897250A
CN1897250A CNA2005100766473A CN200510076647A CN1897250A CN 1897250 A CN1897250 A CN 1897250A CN A2005100766473 A CNA2005100766473 A CN A2005100766473A CN 200510076647 A CN200510076647 A CN 200510076647A CN 1897250 A CN1897250 A CN 1897250A
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庄建祥
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明涉及一种高压晶体管、半导体晶体管及晶体管的制造方法，所述高压晶体管，包括第一主动区域、第二主动区域、第一低掺杂区域、以及第二低掺杂区域。该第一主动区域是设于一基底栅极的一第一侧。该第二主动区域，其是设于该基底的该栅极的一第二侧。该第一低掺杂区域，其是形成于该栅极与该第一主动区域之间。该第二低掺杂区域，其是形成于该栅极与该第二主动区域之间，其长度较该第一掺杂区域明显较长。本发明所述高压晶体管、半导体晶体管，能够承受高电压，且可节省空间并具有更高的制程兼容性。

Description

高压晶体管、半导体晶体管及晶体管的制造方法
技术领域
本发明是有关于半导体装置的设计，特别是有关于具有高压耐受性的半导体装置。
背景技术
类似如集成电路(IC)的半导体装置在不同的电压下运作。由于一特定的IC可能会面对两种以上的电压，所以制造商面对了需要经济地制造出具有能够在不同电压下工作的元件的IC产品的考验。高电压通常需要额外的空间来设置额外的结构以及额外的制程步骤。再者，制程需求可能和标准电压装置的制程需求不兼容。
高电压可能改变IC中的金属氧化物半导体场效应晶体管(MOSFET)的效能和运作参数，此为和高电压运作相关的一个议题。尤其是，高电压接面具有陡峭电场，其可以将电子加速到一能量阶，使其如同热电子一般可以射入到栅极氧化物中，在那里他们可能会直接造成损害，或者他们可能会滞留并改变该栅极的有效电荷。上述的净效应为，该MOSFET的阀电压可能会改变，进而改变该IC的效能和运作参数。关于高电压MOS装置的另一议题为，漏极接面需要能够保持施加到漏极的高电压，而不会破坏该漏极接面或该沟道。
传统上使用漏极延伸晶体管来提供上述问题的部分解决，其特别设计用来承受高电压。在此种装置中，用于漏极接触的重度掺杂区域是设置于与该栅极相距一距离之处，并设于依据有相同种类掺杂的阱中。该阱将该高电压分散到一较大的范围中。另一传统的方法，是使用厚栅极氧化层，其特别设计来承受高电压。然而，可能会需要额外以及不兼容的制程步骤来产生该厚栅极氧化层，因此增加了制造的复杂度及成本。如果使用一长沟道，则会牺牲掉空间和速度。
因此，需要一种能够承受高电压的MOS结构，其节省空间并具有更高的制程兼容性。
发明内容
本发明是有关于半导体装置的设计，特别是有关于具有高压耐受性的半导体装置。
本发明提供一种高压晶体管，其包括第一主动区域、第二主动区域、第一低掺杂区域、以及第二低掺杂区域。该第一主动区域是设于一基底栅极的一第一侧。该第二主动区域，其是设于该基底的该栅极的一第二侧。该第一低掺杂区域，其是形成于该栅极与该第一主动区域之间。该第二低掺杂区域，其是形成于该栅极与该第二主动区域之间，其长度较该第一掺杂区域明显较长。
本发明所述的高压晶体管，该第二主动区域为该晶体管的漏极。
本发明所述的高压晶体管，该第一低掺杂区域在该栅极及一设于该栅极的该第一侧上的一间隔层之下，其中该第二低掺杂区域是部分设于该栅极与设于该栅极的该第二侧的一间隔层之下。
本发明并提供一种高压晶体管，其包括第一主动区域、第二主动区域、以及沟槽绝缘。该第一主动区域是设于一基底中的一栅极的一第一侧及一预定型的阱中。该第二主动区域，其是设于该栅极的一第二侧。该沟槽绝缘(trench isolation，TI)，其具有预定深度，并设于该阱中，并位于该第一主动区域及该栅极之间。其中包含该第一主动区域的该阱是作为该晶体管的漏极。
本发明所述的高压晶体管，当该晶体管为NMOS晶体管时，该阱为N型阱。
本发明所述的高压晶体管，当该晶体管为PMOS晶体管时，该阱为P型阱。
本发明并提供一种半导体晶体管，其包括一栅极、源极区域、漏极区域、及沟槽绝缘(trench isolation，TI)。该源极区域，其是设于一基底的该栅极的一第一侧。该漏极区域，其是设于该基底的该栅极的一第二侧。该沟槽绝缘是设于该基底，并介于该源极区域与该漏极区域之间，位于该栅极下方，其具有一预定顶部，其形成该源极区域与该漏极区域之间一沟道的一部分。
本发明所述的半导体晶体管，该沟槽绝缘的该顶部包含一结晶型硅物质。
本发明所述的半导体晶体管，分别于该栅极的该第一侧及该第二侧包含一第一及第二浅沟槽绝缘(shallow trench isolation，STI)，用以定义该晶体管的边界。
本发明并提供一种晶体管的制造方法。该方法首先于一基底形成至少三个沟槽，其中一中央沟槽被两个边界沟槽包围。继之，以一预定的介电物质填充该三个沟槽。再于该中央沟槽的一预定顶部设置一预定硅物质。继之，将该设置的该硅物质结晶化。并于该基底形成一栅极，其位于该中央沟槽中心。继之，形成一源极及一漏极，其是于该栅极的两侧及该对应的边界沟槽之邻。
本发明所述高压晶体管、半导体晶体管，能够承受高电压，且可节省空间并具有更高的制程兼容性。
附图说明
图1显示依据本发明实施例的具有长LDD结构的半导体晶体管的示意图；
图2显示依据本发明实施例的在依栅极和一主动区域之间具有沟槽绝缘的半导体晶体管的示意图；
图3至图8显示依据本发明实施例形成一半导体结构的过程。
具体实施方式
本发明是有关于半导体装置的设计，特别是有关于具有高压耐受性的半导体装置。
为了让本发明的目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合所附图示图1至图8，做详细的说明。本发明提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明提供一种能够承受高电压的MOS结构，其节省空间并具有更高的制程兼容性。
参见图1，其显示一N沟道金属氧化物半导体场效应晶体管(MOSFET)100，其具有一改良的漏极结构。此种半导体晶体管具有重度掺杂的N+型漏极区域102，其是用于与金属化的集成电路线路良好的电性接触。然而，若一N+至P阱接面被破坏，就会形成一陡峭电场。该陡峭电场会加速电流载体电子到高能量，使得某些电子会射入一薄层栅极氧化层104。陷补在该栅极氧化层中的电子电荷会导致其破坏，并降低其可靠性。滞留在该栅极氧化层中的电子电荷也会改变其阀电压及该MOS晶体管的沟道的导电度。为了减轻上述效应，除了一个普通的LDD 112之外，还使用了一个延伸低掺杂漏极(LDD)106。该延伸低掺杂区域在形成侧壁间隔层108之前扩散，如此一来，其部分位于该侧壁间隔层下方，直接使该N+漏极区域和该沟道区域在栅极电极110下连结。由于LDD和N+漏极区域通过分散于一较长的距离而具有一些电阻，而使得电场较为不陡峭。因此，电子不会被加速到那么高的能量，而较不容易射入该薄层栅极氧化层。
如图1所示，LDD区域106在和N+型漏极区域102相接之前，延伸一较长的距离d。延长LDD 106意味着，一高电压可以分散到一足够的距离，使得电场强度够弱，而不会把电流载体电子加速到具有伤害力的能量。设于该栅极结构另一侧的LDD区域112，则具有一般长度，并设于该侧壁间隔层下方。延长LDD 106较普通长度的LDD区域112要长许多，而且至少有部分裸露于该栅极(以及该栅极间隔层)及N+漏极区域102之间，反观普通LDD区域112则大部分被该栅极以及该栅极间隔层108所覆盖。LDD区域的长度可以被控制，以决定其效能，例如该晶体管的可持续电压。由于N+型漏极区域102不是自我对准的，所以可能需要一个额外掩膜操作，这和源极部分不同。
当可理解，如上述同样的组态可以应用在一具有不相同LDD的源极与漏极结构的P沟道MOSFET中。类似于图1所显示，一MOSFET的P+区域(其是为一源极或漏极区域)和一栅极氧化层之间具有一延长LDD区域。当形成一典型的侧壁间隔层和一多栅极电极时，在该漏极端的该延长LDD区域是部分设置于该侧壁间隔层之下，而栅极另一侧的LDD区域则设置于对应的间隔层下方。位于源极端的普通LDD区域112的侧面长度约为0.2～0.3μm，而设于漏极端的延长LDD 106的侧面长度d可以为0.5～0.7μm。设于漏极端的延长LDD 106的侧面长度d较位于源极端的普通LDD区域112的侧面长度至少长0.2μm。更可理解，N型基底也可以用来制造类似的晶体管结构。例如高电压PMOS装置可以设于一N型基底上，而NMOS装置可以设于P型阱中。两种装置都具有在漏极端的延长LDD区域。
依据本发明一实施例，图2显示一NMOS装置200，其所具有的主动区域中有一个(在此例中为漏极202)设于N型阱205中，其更形成于一P型基底中。N型阱的浓度及垂直深度，足够维持和LDD区域相仿的高电压。实际的N+漏极和栅极204之间，是通过一沟槽绝缘来分离，例如一浅沟槽绝缘206。该N型阱的低电阻率使得该漏极够维持高电压。具有该浅沟槽绝缘的该N型阱能够作为该晶体管的漏极区域。
有三种参数可以用来调整电压耐受能力及其它的装置效能。外赋的漏极电阻是由栅极边缘到N+漏极边缘的距离d1来决定。依据本实施例，栅极宽度标示为d0。N型阱进入沟道的侧扩散d2则决定本质的漏极电阻。该电阻依据该N型阱的浓度而定。实际沟道长度d3，则决定该主动沟道区域。需注意的是，该装置的行为类似具有一与一N型阱深度相同的接面的漏极。因此，该沟道长度可以不比一必须长度短，来引起突穿效应。这三种参数可以适当调整该装置的效能。为了确保适当的操作，这三种参数之间较佳的关系为，d1不小于0，d3不小于d2。
类似于图2所显示，一高电压PMOS可以具有P型阱来取代图2中的N型阱。有别于直接设于一P型基底，在P型基底中形成一深N型阱，并在其上形成一晶体管。
依据本发明另一实施例，上述装置的进一步改良，可以通过在其中间加入一第三STI结构来实现。氧化层障壁可以横跨该沟道中间。在下文中说明，上述构造应用在高电压时的效用。
图3至图8显示依据本发明实施例，形成一半导体结构300的过程。图3显示，在P型基底304中，形成三个浅沟槽302，以作为在形成N型阱之后，制造一组浅沟槽绝缘结构的准备。半导体结构300稍后将经过处理，以形成P沟道MOSFET。两个外侧的或边界的STI结构，定义了用以形成该晶体管的大致区域，而会在该基底上，及该中央STI部位形成一栅极。
参见图4，半导体结构300中，设于P型硅基底304中的外侧两个浅沟槽被氧化物402填充。在中央沟槽中，当与其它沟槽一起填充进该氧化物之后，该氧化物有一部分被蚀刻，以形成另一个较短的绝缘STI 404，因此而形成一个凹陷406。
参见图5，使硅物质502沉积于中间的沟槽，以填满凹陷406。其它区域也可以先以该硅物质沉积，然后再利用蚀刻或是化学机械研磨(CMP)等方式将不需要的硅物质移除。继之，利用高温制程，将填充的硅施以再结晶化处理，使得其形成单晶硅物质，以与单晶硅P型基底304紧密结合。上述物质可以注入适当的掺杂物，以形成适当的MOS沟道区域504。
参见图6，其显示一栅极结构的形成。在栅极氧化层602及一栅极单晶硅604沉积并图案化之后，将硅物质502施以再结晶处理，并设于该栅极氧化层602下方，以及绝缘STI 404正上方。N型阱506包括上述所有结构。
参见图7，P型阱低掺杂漏极(LDD)区域702及704经过注入处理，上述结构是设于N型阱506中。
参见图8，形成源极侧壁间隔层802及一漏极侧壁间隔层804，且位于源极侧壁间隔层802及一漏极侧壁间隔层804下方的LDD区域702和704在源极/漏极注入过程中，仍保持完整，而其它区域接受N+注入并形成源极806和漏极808。再结晶的硅物质502成为在栅极氧化层602下方及绝缘STI 404上方的沟道的一部分。
上述再结晶硅物质502的短片段，是MOS沟道的一部分。再结晶硅物质502是具有伪SOI结构的功能。由LDD 812和P+漏极808所形成的该漏极的空乏区域，当反偏压时，可以被STI404中断而不会接触到源极806。因此，该装置可以耐受较高的电压。该空乏区域所包含的结构，意味着较少的接面面积，及因此而来的较低的漏电。上述结构允许具有良好控制以及较少突穿效应的较短的沟道长度。
同样的结构也可以特定变化，在N沟道MOSFET中完成。其中一种方式，是将所有的P型和N型倒反过来，包含从N型阱变成P型阱，从P型基底变成N型基底。一种较佳的方式是，保留P型基底。同时，P型LDD和P+源极及漏极也改变成N型LDD和N+源极与漏极。另外，N型阱可能不再需要。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
金属氧化物半导体场效应晶体管：100
N+型漏极区域：102
薄层栅极氧化层：104
LDD：112
延伸低掺杂漏极(LDD)：106
侧壁间隔层：108
栅极电极：110
NMOS装置：200
漏极：202
栅极：204
浅沟槽绝缘：206
半导体结构：300
基底：304
浅沟槽：302
氧化物：402、404
凹陷：406
MOS沟道区域：504
硅物质：502
N型阱：506
栅极氧化层：602
栅极单晶硅：604
P型阱低掺杂漏极(LDD)区域：702、704
源极侧壁间隔层：802
漏极侧壁间隔层：804
源极：806
漏极：808

Claims (10)

1、一种高压晶体管，所述高压晶体管包括：
一第一主动区域，其是设于一基底栅极的一第一侧；
一第二主动区域，其是设于该基底的该栅极的一第二侧；
一第一低掺杂区域，其是形成于该栅极与该第一主动区域之间；以及
一第二低掺杂区域，其是形成于该栅极与该第二主动区域之间，其长度较该第一掺杂区域明显较长。
2、根据权利要求1所述的高压晶体管，其特征在于：该第二主动区域为该晶体管的漏极。
3、根据权利要求1所述的高压晶体管，其特征在于：该第一低掺杂区域在该栅极及一设于该栅极的该第一侧上的一间隔层之下，其中该第二低掺杂区域是部分设于该栅极与设于该栅极的该第二侧的一间隔层之下。
4、一种高压晶体管，所述高压晶体管包括：
一第一主动区域，其是设于一基底中的一栅极的一第一侧及一预定型的阱中；
一第二主动区域，其是设于该栅极的一第二侧；
一预定深度的沟槽绝缘，其是设于该阱中，并位于该第一主动区域及该栅极之间，
其中包含该第一主动区域的该阱是作为该晶体管的漏极。
5、根据权利要求4所述的高压晶体管，其特征在于：当该晶体管为NMOS晶体管时，该阱为N型阱。
6、根据权利要求4所述的高压晶体管，其特征在于：当该晶体管为PMOS晶体管时，该阱为P型阱。
7、一种半导体晶体管，所述半导体晶体管包括：
一栅极；
一源极区域，其是设于一基底的该栅极的一第一侧；
一漏极区域，其是设于该基底的该栅极的一第二侧；以及
一沟槽绝缘，其是设于该基底，并介于该源极区域与该漏极区域之间，位于该栅极下方，其具有一预定顶部，其形成该源极区域与该漏极区域之间一沟道的一部分。
8、根据权利要求7所述的半导体晶体管，其特征在于：该沟槽绝缘的该顶部包含一结晶型硅物质。
9、根据权利要求7所述的半导体晶体管，其特征在于：分别于该栅极的该第一侧及该第二侧包含一第一及第二浅沟槽绝缘，用以定义该晶体管的边界。
10、一种晶体管的制造方法，所述晶体管的制造方法包括：
于一基底形成至少三个沟槽，其中一中央沟槽被两个边界沟槽包围；
以一预定的介电物质填充该三个沟槽；
于该中央沟槽的一预定顶部设置一预定硅物质；
将该设置的该硅物质结晶化；
于该基底形成一栅极，其位于该中央沟槽中心；以及
形成一源极及一漏极，其是于该栅极的两侧及该对应的边界沟槽之邻。
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