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CN1726596A - 具有注入漏漂移区的沟槽金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

具有注入漏漂移区的沟槽金属氧化物半导体场效应晶体管及其制造方法 Download PDF

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CN1726596A
CN1726596A CNA2003801060372A CN200380106037A CN1726596A CN 1726596 A CN1726596 A CN 1726596A CN A2003801060372 A CNA2003801060372 A CN A2003801060372A CN 200380106037 A CN200380106037 A CN 200380106037A CN 1726596 A CN1726596 A CN 1726596A
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Abstract

沟槽MOSFET形成在包括覆盖N+型衬底(102)的P型外延层(100)的结构中。一沟槽形成在外延层(100)中。深注入N型层(106)形成在沟槽下面位于衬底与外延层之间的界面处，并通过沟槽底部注入N型掺杂剂以在外延层中在沟槽下面、却在深N型层上方并与之隔离形成N型区(120)。加热该结构，使N型层向上扩散而N型区向下扩散。扩散融合以形成从沟槽底部延伸到衬底的连续N型漏漂移区(122)。可选择地，通过以不同的能量经过沟槽底部注入N型掺杂剂可以形成漏漂移区，产生从沟槽底部延伸至衬底的N型区的一堆叠。

Description

具有注入漏漂移区的沟槽金属氧化物半导体场效应晶体管 及其制造方法
本申请是于2001年7月3日申请的共同所有申请No.09/898,652的CIP申请，此处引入其全文供参考。
技术领域
本发明涉及功率金属氧化物半导体场效应晶体管(MOSFET)，尤其涉及具有良好的开态电阻和击穿特性的沟槽栅极式功率MOSFET。本申请还涉及一种用于制造这种MOSFET的工艺。
背景技术
图1的截面图示出了传统的沟槽栅极式功率MOSFET10。MOSFET10形成在N+半导体衬底11中，在半导体衬底11上生长N外延层12。栅极13形成在沟槽14中，沟槽14从N外延(N-epi)层12的顶部表面向下延伸。栅极一般由多晶硅(polysilicon)构成，并通过氧化物层15与N-epi层12电绝缘。施加给栅极13的电压控制电流经过在P体区17中位置邻近沟槽14壁的沟道在N+源区16和漏区18之间流动。漏区18包括N-epi层12和N+衬底11。金属接触层19与N+源区106电接触以及通过一P+体接触区20与P体区17电接触。相似的金属接触层(未示出)一般提供与漏区18的底侧的电连接。
理论上，MOSFET将用作理想的开关，在截止时具有无穷大的电阻值而当导通时具有零电阻值。实际上，不能取得该目标，然而MOSFET的效率的两个重要测量标准仍然是开态电阻和雪崩击穿电压(下文中为“击穿电压”)。另一个重要标准是在出现击穿的情况。在电场为最大值的情况下，由于漏区相对源区正常地正向偏置，所以结21反向偏置，并且雪崩击穿通常出现在沟槽的角处。击穿产生能损坏或破坏栅极氧化物层15的热载流子。因此，希望设计器件，使得击穿出现在体硅中而远离沟槽14。
MOSFET的另一个重要特征是它的阈值电压，阈值电压是需要施加给栅极以便在沟道中产生反型层并由此使器件导通的电压。在许多情况下，希望具有低阈值电压，并且这需要沟道区被轻掺杂。然而，轻掺杂沟道区增加了穿通击穿的风险，在当结21周围的耗尽区扩展以便沿路经过沟道到达源区时出现了穿通击穿。当更加轻掺杂体区时，耗尽区会更迅速地扩展。
在Bulucea等人的美国专利No.5,072,266(“Bulucea专利”)中讲授了一种技术，用于减少沟槽的角处的电场强度并促进体硅中的击穿远离沟槽。图2中示例了该技术，图2示出了MOSFET 25，其除了深P+扩散27从P体区17向下延伸到沟槽底部下面的位置以外相似于图1中的MOSFET 10。深P+扩散27具有使电场成型的效果，以便减少在沟槽的角29处的强度。
当Bulucea专利的技术改善了MOSFET的击穿性能时，其对单元栅距设定下限，如图2中的“d”所示，因为如果单元栅距减少得太多的话，来自深P+扩散的掺杂剂将进入MOSFET的沟道区并增加它的阈值电压。减少单元栅距增加了MOSFET的单元的总周长，提供用于电流的更大栅极宽度，而由此降低了MOSFET的开态电阻。从而，为改善MOSFET的击穿特性而利用Bulucea专利的技术使得更难降低MOSFET的开态电阻。
总之，功率MOSFET的设计需要在阈值电压与击穿电压之间以及在器件的开态电阻与击穿特性之间作出折衷处理。由此，对于MOSFET结构有一个纯粹的需要，在不增加制造工艺的过度复杂性的情况下避免或最小化这些折衷处理。
发明内容
根据本发明，一功率MOSFET形成在第一导电类型的半导体衬底中，半导体衬底覆盖有第二导电类型的外延层。一沟槽形成在外延层中。功率MOSFET还包括位于沟槽内并通过绝缘层与外延层电绝缘的栅极，该绝缘层沿沟槽的侧壁和底部延伸。外延层包括第一导电类型的源区，设置源区邻近外延层的顶部表面和沟槽的壁；第二导电类型的基区或体区；以及从衬底延伸到沟槽底部的第一导电类型的漏漂移区，漏漂移区与从衬底延伸到沟槽侧壁的体区之间的结。功率MOSFET可以任意包括阈值调整注入，并且外延层可包括具有不同掺杂剂浓度的至少两个子层(“阶梯状epi层”)。
在一个可选择的实施例中，沟槽延伸通过整个外延层并进入衬底，并不需要漏漂移区。
本发明还包括制造功率MOSFET的方法，包括：提供第一导电类型的衬底；在衬底上生长与第一导电类型相反的第二导电类型的外延层；在外延层中形成沟槽；经过沟槽底部引入第一导电类型的掺杂剂以形成漏漂移区，漏漂移区在衬底与沟槽底部之间延伸；沿沟槽底部和侧壁形成绝缘层；把导电栅极材料引入沟槽；以及把第一导电类型的掺杂剂引入外延层以形成源区，在使得用邻近沟槽侧壁的外延层的沟道区分隔源区和漏漂移区的条件下，形成漏漂移区和源区。可以通过用于蚀刻沟槽的同一掩模来注入用来形成漏漂移区的掺杂剂。
有几种方法来形成漏漂移区。几个例子如下。可以把第一导电类型的掺杂剂注入进沟槽底部与衬底之间的区域，随后基本上没有掺杂剂的扩散。可以以较少的能量把掺杂剂注入到恰好在沟槽底部下面的区域中并可使掺杂剂向下扩散，直到其融入衬底。在衬底和外延层之间的界面处或附近可以形成掺杂剂的“深”下沉区，并且掺杂剂可以向上扩散直到其到达沟槽底部。通过以相对高能量经过沟槽底部注入掺杂剂，可以形成深区。衬底/外延层界面附近的掺杂剂的深区和刚好在沟槽下面的掺杂剂的区域可以都形成，并且所述区域可以分别向上和向下扩散，直到它们结合。可以经过沟槽底部进行一系列的注入来产生共同构成漏漂移区的区的“堆叠”。
取代在衬底上生长第二导电类型的外延层，可以生长第一导电类型的外延层，并且第二导电类型的掺杂剂可以被注入到外延层并向下扩散，直到掺杂剂到达衬底和外延层之间的界面。
不考虑是使用第一导电类型还是第二导电类型的外延层，可以注入第二导电类型的掺杂剂以形成更重掺杂的体区扩散或作为阈值调整注入。
可选择地，可以使沟槽经过外延层延伸到衬底。在本实施例中，漏漂移区成为不必要的。
本发明的MOSFET具有包含下列的几点优点。因为漏漂移区由外延层的第二导电类型部分横向包围，所以出现了更有效的耗尽，并且更多的第一导电类型的掺杂剂可以被导入漏漂移区，由此降低了MOSFET的开态电阻。由于在沟道区内的掺杂剂的轮廓相对平坦，在不增加其阈值电压的情况下MOSFET可以很少受损于穿通击穿。由于外延层的第二导电类型部分延伸到除漏漂移区的区域以外的衬底，所以不需要形成额外的第二导电类型层来终止器件。可以取消用于Bulucea专利的深扩散和终止区的单独的掩模。取消Bulucea专利的深体区扩散使得增加了单元密度而减少了开态电阻。
可以按任何类型的单元几何形状来制造根据本发明的功率MOSFET，单元几何形状包括例如六边形或正方形形状的密闭单元或呈现纵向条纹形状的单元。
附图说明
图1是传统沟槽栅极式MOSFET的截面图；
图2是含有深扩散以保护栅极氧化物层的沟槽栅极式MOSFET的截面图，如美国专利No.5,072,266中所讲授的；
图3是根据本发明的沟槽MOSFET的截面图；
图4是根据本发明含有阈值调整注入的沟槽MOSFET的截面图；
图5A-5L示例了制造图3和图4中的MOSFET的工艺的截面图；
图6是根据本发明按阶梯式外延层所形成的沟槽MOSFET的截面图；
图7是根据本发明的沟槽MOSFET的截面图，其中沟槽延伸至重掺杂衬底中；
图8A和8B是利用计算机模拟程序SUPREME所制定的图，分别以通过沟道区和沟槽底部的垂直截面示出了图3的MOSFET中的掺杂剂浓度；
图9A和9B是利用计算机模拟程序MEDICI所制定的图，分别以通过沟道区和沟槽底部的垂直截面示出了图3的MOSFET中的掺杂剂浓度；
图10示例了在反向偏置条件下图3的MOSFET中的耗尽区；
图11A和11B分别示出了根据本发明的MOSFET和传统MOSFET的终止区的截面图；
图12A和12B分别示例了阈值调整注入和体注入的掺杂轮廓图；
图13A是以通过具有在N-epi区中扩散的P体区的传统MOSFET的沟道的垂直截面所取得的掺杂轮廓图；
图13B是以通过具有P-epi层和N漏漂移区的根据本发明的MOSFET的沟道的垂直截面所取得的掺杂轮廓图；
图14A和14B示例了其中注入并驱进体区掺杂剂、直到其达到epi层和衬底之间的界面的工艺；
图15A和15B示例了其中注入漏掺杂剂以在epi层和衬底之间的界面附近形成一深层、并随后向上扩散直到其到达沟槽底部的工艺；
图16示出了当通过注入深层并向上扩散深层来形成漏漂移区时，在沟槽下面垂直截面的掺杂轮廓的一般形状；
图17A和17B示例了形成漏漂移区的工艺，包括自深注入层的向上扩散以及自沟槽底部下面的注入区的向下扩散；
图18示出了一实施例，其中漏漂移区包括注入区的堆叠；
图19示出了一实施例，其中P体区被驱进至沟槽底部以下而在epi层和衬底之间的界面以上的水平面。
具体实施方式
图3示出了根据本发明的功率MOSFET的截面图。MOSFET 30形成在叠覆epi层34的N+衬底32中，epi层通常掺杂有P型杂质(下文中简称为P-epi层34)。例如，N+衬底32可以具有从5×10-4ohm-cm至5×10-3ohm-cm的电阻率，P-epi层34可以掺杂有从1×1015cm-3至5×1017cm-3浓度的硼。N+衬底32一般为大约200微米厚，而epi层34可以从2微米至5微米厚。
沟槽35形成在P-epi层34中，并且沟槽35包含多晶硅栅极37。栅极37通过氧化物层39与P-epi层34电绝缘，氧化物层39沿沟槽35的侧壁和底部延伸。MOSFET 30还包括N+源区36和P+体接触区38，N+源区36邻近P-epi层34的顶部表面和沟槽35的侧壁。P-epi层34的其余部分形成P型基区或体区34A。体区34A形成与N+衬底32的结，该结基本上与P-epi层34和N+衬底32之间的界面重合。金属层31与N+源区电接触并通过P+体接触区38与P体区34A电接触。
此外，根据本发明，N漏漂移区33延伸在N+衬底32和沟槽35的底部之间。N漏漂移区33和P体区34A之间的结33A延伸在N+衬底32和沟槽35的侧壁之间。例如，N漏漂移区可以掺杂磷到从5×1015cm-3至5×1017cm-3的浓度。
图8A是MOSFET30中掺杂浓度的图。该图通过计算机模拟程序SUPREME来制定并沿通过沟道区的垂直截面来取得的。所指示的曲线示出了砷和硼的掺杂浓度，而第三条曲线示出了净掺杂浓度。图8B是沿横切沟槽底部的垂直截面截取的相似的图。图8A的横轴为在P-epi层的表面下面的距离，以微米为单位；图8B的横轴为沟槽底部下面的距离，以微米为单位。图8A和8B的纵轴是掺杂浓度的对数10，以原子/cm-3为单位。应注意，在图8A中，在P-epi层34中为本底掺杂剂的硼的浓度相对平坦并在沟槽区中占优势。随着从沟道区向源区或漏区内移动，砷的掺杂浓度增加。
与图8A和8B一样，图9A和9B分别是在相同截面处的掺杂浓度的图。然而，图9A和9B是利用计算机模拟程序MEDICI来制定并仅仅示出了N型或P型的净掺杂浓度。
SUPREME和MEDICI模拟的区别在于，SUPREME仅仅考虑在单垂直截面处的掺杂浓度，而不考虑在其它横向移动的位置处的掺杂剂的影响，而MEDICI考虑到了在图的二维平面内的所有掺杂剂。
MOSFET30的一些优点如下：
1、雪崩击穿将通常出现在N+衬底32和P-epi层34之间的界面处，而远离沟槽(例如，在图3中45所指示的位置)。这样就避免由在击穿的区域中所产生的热载流子对栅极氧化物层的损坏。
2、保护在电场达到最大值的沟槽角处的栅极氧化物不会破裂。
3、对于给定的阈值电压能取得更高的穿通击穿电压。N漏漂移区和P体区之间的结向下延伸至N+衬底。如图10中所示，当MOSFET反向偏置时，耗尽区沿整个结延伸，结果，在沟道的区域中的耗尽区在快速朝向源区时并不扩展(看箭头)。这是引起穿通击穿的条件。
4、由于另外的原因，对于给定的阈值电压可以得到更高的穿通击穿电压。如图13A中所示，在具有扩散体区的传统MOSFET中，体区的掺杂剂浓度当靠近N-epi(漂移区)时逐步下降。通过峰值掺杂浓度NApeak来判断阈值电压。由沟道区(由图13A中P体区曲线下的区域所表示的)中的电荷Qchannel的总量来判断穿通击穿电压。在本发明的MOSFET中，图13B中示出了其掺杂轮廓，P-epi层的掺杂剂轮廓相对平坦。因此，NApeak可以相同而沟道中的总电荷更大，提供了更高的穿通击穿电压。
5、由于在每个单元(Bulucea专利中所讲授的类型的)中没有深体区扩散，所以在不考虑额外的P型掺杂剂将进入沟道区的情况下，可以减少单元栅距，从而增加了MOSFET的阈值电压。因此，能增加单元封装密度。这样就降低了器件的开态电阻。
6、在传统的沟槽MOSFET中，轻掺杂“漂移区”常形成在沟道和重掺杂衬底之间。漂移区中的掺杂浓度必须保持在确定水平以下，因为否则得不到有效的耗尽，并且沟槽角处的电场强度变得太大。使漂移区中的掺杂浓度低从而增加了器件的开态电阻。相反，可以更加重地掺杂本发明的N漏漂移区33，这是因为N漏漂移区33的形状以及在N漏漂移区33与P体区34A之间的结的长度提供了更有效的耗尽。更重掺杂的N漏漂移区33减少了器件的开态电阻。
7、如图11A中所示，由于P-epi层延伸到除设置N漏区以外的N+衬底，所以在MOSFET的终止区中不需要有单独的P型扩散。图11B示出了包括P型扩散110的传统MOSFET的终止区。P型终止扩散或场环的取消减少了掩模步骤的数量。例如，如下所述，在图5A-5L中所示例的工艺仅仅需要五个掩模步骤。
如图4中所示，MOSFET40是除MOSFET40含有阈值电压调整注入42以外而类似于MOSFET30的可替换实施例。举例说明，这种注入可以将MOSFET40的阈值电压从0.6V增加至1.0V。
图5A-5L示例了形成MOSFET30和40的步骤。应注意，这些图不必按比例来描绘。
工艺首先由N+衬底32开始(图5A)，用所公知的工艺在N+衬底32上生长P-epi层34(图5B)。然后，通过在蒸汽中以1150℃加热大约50分钟，在P-epi层34的表面上生长一薄氧化物层51(图5C)。掩蔽氧化物层51，并从器件的“有源区”中(即，从要设置有源MOSFET单元的区域中)除去氧化物层51，其余留在终止区和栅极衬垫区(图5D)。
然后在P-epi层34的表面上形成光刻胶掩模52，并用反应离子蚀刻(RIE)工艺形成沟槽35。在沟槽底部达到N+衬底32之前终止该工艺(图5E)。
将光刻胶掩模52留在本来的位置，以1×1013cm-2至1×1014cm-2的剂量和100keV至2.0MeV的能量，经过沟槽35的底部注入磷，以生成N漏漂移区33(图5F)。为避免显著扩散磷以及随之扩展漏漂移区33，对下面要露出的结构的热预算被限制为大约950℃持续60分钟的等效物，或可以对结构进行1050℃下持续90秒的快速热退火(RTA)。在任何一种情况下，N漏漂移区33基本上保持紧凑的形状，如图5F中所示。有利地，在图5F的截面图中，至少75％和优选90％的N漏漂移区33直接位于沟槽35下面。
可选择地，通过以30keV至300keV的较低能量(一般为150keV)注入磷就可以将N漏漂移区33形成到刚好在沟槽底部下面的位置，并通过在1050℃至1150℃下加热10分钟至120分钟(一般为1100℃持续90分钟)来扩散磷，使得N漏漂移区33向下及横向扩展成为图5G所示类型的形状。
在该工艺的另一变形中，例如，通过以相对高能量(例如，300keV至3MeV)和以1×1012至1×1014cm-2的剂量注入磷，可以形成深层106到沟槽下面的位置，如图15A中所示，并可以利用热处理(例如，900至1100℃)来向上扩散磷，直到其达到沟槽底部。这样产生了漏漂移区108，如图15B中所示。这区别于上述结合附图5F的工艺，在图5F的情况下，在注入之后，掺杂剂从沟槽底部延伸至N+衬底与P-epi层之间的界面；或者区别于上述结合附图5G的工艺，在图5G的情况下，在注入之后，掺杂剂恰好位于沟槽底部下面。当以相对高的能量注入N型掺杂剂来形成深层106时，在沟槽深度、P-epi层100的厚度和注入能量方面的变化可以使层106或者位于界面上方(例如，如果P-epi层100厚和/或沟槽深度小的话)或者位于N+衬底102中(例如，如果P-epi层100薄和/或沟槽深度大的话)。
图16示出了在沟槽底部处起始的沿垂直截面的漏漂移区108的掺杂轮廓的一般形状。如所指示的，漏漂移区中的N型掺杂剂的浓度随沟槽底部下面距离的增加而单调地增加。这区别于利用低能量工艺所形成的MOSFET中的沟槽下面的掺杂轮廓，如图9B中所示，在这种情况下，掺杂浓度起初在沟槽底部下面减少，而后在N+衬底附近增加。
利用高能量工艺和从深注入层向上扩散N型掺杂剂产生一N漏漂移区，该N漏漂移区很大程度上被限定到直接位于沟槽下面的区域并得到很小的单元栅距。还更容易控制和提供更大的产量。
可选择地，可以利用向上扩散、向下扩散的组合工艺来形成漏漂移区。如图17A中所示，通过高能量注入工艺在N+衬底102和P-epi层100的界面处形成深N层106(例如，磷)，如上所述。以较低的能量通过沟槽底部注入N型掺杂剂来形成N区120。优选地，使注入通过用于形成沟槽的掩模层126中的开口进行。然后加热该结构，例如，到900℃。深N层106向上扩散，而N区120向下扩散，直到它们结合，形成了N型漏漂移区122，如图17B中所示。
又一种选择是以逐步更大的能量来形成具有一系列至少三个N注入的漏漂移区，以形成一堆叠的叠加注入区124，如图18中所示。堆叠124包括四个注入区124A-124D，但还可以利用少于或多于四个的注入来形成堆叠。该堆叠可以基本上没有形成扩散(即，没有加热)，或其可以加热以扩散掺杂剂并增加区124A-124D之间的重叠量。
总结该工艺，无论是高能量还是低能量，N漏漂移区都从N+衬底32延伸到沟槽35的底部。在许多情况下，漏漂移区和P体区34A之间的PN结从N+衬底32延伸到沟槽35的侧壁，并将处于凹面朝向漏漂移区的弧形的形状(图5G)。
继续说明该工艺，如图5G中所示，然后在P-epi层34的表面上以及沟槽35的底部和侧壁上生长栅极氧化物层39，一般到大约500的厚度。
随后，在栅极氧化物层39上方淀积多晶硅层53，填充沟槽35(图5H)。在N沟道MOSFET中，多晶硅层53一般掺杂磷到5×1019cm-3的浓度。
回刻蚀多晶硅层53，使得其顶部表面基本与P-epi层34的表面共面。利用热氧化或淀积在栅极的顶部形成氧化物层54(图5I)。
任选地，如果要调整阈值电压的话，那么形成阈值电压调整注入42。例如，以5×1012cm-2的剂量和以150keV的能量通过P-epi层34的表面来注入硼(图5J)，就形成了注入42，在将要形成MOSFET的沟道的P-epi层34的部分中产生1×1017cm-3的P型原子的浓度。图12A是通过沟道截取的垂直截面的掺杂剂轮廓的示图，示出了阈值调整注入并表明阈值调整注入一般位于刚好在源区下面的沟道区域中。通过阈值调整注入的峰值掺杂浓度NA峰来判断MOSFET的阈值电压。如果不需要调整器件的阈值电压，那么就可以省略该步骤。
可选择地，可以进行体区注入，如图12B的图中所示例的。体区注入有些类似于阈值调整注入，但所使用的能量更高，结果是，体区注入延伸到靠近P-epi层和N漏漂移区之间的结的位置。通过体区注入的峰值掺杂浓度NA峰来判断MOSFET的阈值电压。
在另一个实施例中，注入例如硼的P型杂质作为体区掺杂剂并被驱进，直到掺杂剂达到epi层和衬底之间的界面。图14A和14B示例了这样的实施例。Epi层100可以轻掺杂有N型或P型杂质。如图14B中所示，当已注入并扩散硼时，在N+衬底102上形成P体区104。可选择地，可以驱动P体区扩散到沟槽底部下面、却在epi层和衬底之间的界面上方的位置，如用图19中的P体区128所表明的。
可以在所有用于形成此处所描述的漏漂移区的工艺中，使用含有如图14B中所示的P体区104或图19中所示的P体区128的结构。这些工艺包括图15A和15B中所示的工艺，涉及深注入层的向上扩散；图17A和17B中所示的工艺，涉及深注入层的向上扩散以及在沟槽底部下面的注入区的向下扩散；以及图18中所示的工艺，涉及以不同的能量注入多个N型区来形成重叠区的堆叠。
接着，利用常规的掩模和光刻工艺，在P-epi层34的表面处形成N+源区36和P+体接触区38(图5K)。例如，N+源区可以用5×1015cm-2的剂量和80keV的能量注入砷，由此产生1×1020cm-3的浓度；P+体接触区38可以用1×1015cm-2的剂量和60keV的能量注入硼，由此产生5×1019cm-3的掺杂剂浓度。
最后，在P-epi层34的表面上淀积金属层31、优选铝，以欧姆接触N+源区36和P+体接触区38。
图6示出了另一可替换实施例。MOSFET60类似于MOSFET30，但P-epi层34被分成子层Pepi1和Pepi2。利用已知的工艺，在生长epi层的同时通过改变掺杂剂气体的流速可以形成具有子层的epi层。可选择地，可以通过注入掺杂剂到epi层34的上部分中来形成子层Pepi1。
子层Pepi1的掺杂剂浓度可以大于或小于子层Pepi2的掺杂剂浓度。MOSFET的阈值电压和穿通击穿是子层Pepi1的掺杂剂浓度的函数，而MOSFET的雪崩击穿电压和开态电阻是子层Pepi2的掺杂剂浓度的函数。从而，在本实施例的MOSFET中，可以不依赖于雪崩击穿电压和开态电阻来设计阈值电压和穿通击穿电压。P-epi层34可以包括具有不同掺杂浓度的多于两层的子层。
图7示出了另一可选择的实施例。在MOSFET70中，省略了漏漂移区33，并且沟槽35完全延伸通过P-epi层34进入N+衬底32。本实施例特别适合于低压(例如，5V或更少)MOSFET。
尽管已介绍了本发明的几个具体实施例，但这些实施例仅仅是举例说明。本领域技术人员应明白，可以根据本发明的广泛原理来制造许多额外的实施例。例如，当上述实施例是N沟道MOSFET时，根据本发明可以通过反转MOSFET中各种区的导电类型来制造P沟道MOSFET。

Claims (39)

1、一种制造功率MOSFET的方法，包括：
提供第一导电类型的衬底；
在该衬底上提供与所述第一导电类型相反的第二导电类型的外延层；
在所述外延层中形成沟槽；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面和所述外延层内形成漏漂移区，随即在所述注入之后，所述漏漂移区从所述沟槽延伸到所述衬底；
沿所述沟槽的所述底部和侧壁形成绝缘层；
把导电栅极材料引入所述沟槽；以及
把所述第一导电类型的掺杂剂引入所述外延层以形成源区，在使得用邻近所述沟槽侧壁的所述外延层的沟道区分隔所述源区和所述漏漂移区的条件下，来形成所述漏漂移区和所述源区。
2、如权利要求1的方法，其中提供外延层包括在所述衬底上生长所述第二导电类型的外延层。
3、如权利要求1的方法，其中提供外延层包括生长所述第一导电类型的外延层以及把与所述第一导电类型相反的第二导电类型的掺杂剂注入到所述外延层。
4、如权利要求3的方法，包括加热所述外延层，以便把所述第二导电类型的所述掺杂剂扩散到所述外延层和所述衬底之间的界面。
5、如权利要求1的方法，包括把所述第二导电类型的掺杂剂注入进所述外延层以形成体区。
6、如权利要求7的方法，其中经过所述沟槽的底部注入所述第一导电类型的掺杂剂来形成漏漂移区包括以100keV至2MeV的能量注入掺杂剂。
7、一种制造功率MOSFET的方法，包括：
提供第一导电类型的衬底；
在该衬底上提供与所述第一导电类型相反的第二导电类型的外延层；
在所述外延层中形成沟槽；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面和所述外延层内形成一掺杂剂区，所述掺杂剂区位于所述衬底上方并与所述衬底隔开；
加热所述衬底以便使所述掺杂剂区向下扩散，以便形成从所述沟槽的所述底部向所述衬底延伸的漏漂移区；
沿所述沟槽的所述底部和侧壁形成绝缘层；
把导电栅极材料引入所述沟槽；以及
把所述第一导电类型的掺杂剂引入所述外延层以形成源区，在使得用邻近所述沟槽侧壁的所述外延层的沟道区分隔所述源区和所述漏漂移区的条件下，形成所述漏漂移区和所述源区。
8、如权利要求7的方法，其中提供外延层包括在所述衬底上生长所述第二导电类型的外延层。
9、如权利要求7的方法，其中提供外延层包括生长所述第一导电类型的外延层以及把与所述第一导电类型相反的第二导电类型的掺杂剂注入到所述外延层内。
10、如权利要求9的方法，包括加热所述外延层，以便把所述第二导电类型的所述掺杂剂扩散到所述外延层和所述衬底之间的界面。
11、如权利要求7的方法，包括把所述第二导电类型的掺杂剂注入进所述外延层以形成体区。
12、如权利要求7的方法，其中经过所述沟槽的底部注入第一导电类型的掺杂剂来形成掺杂剂区包括以30keV至300keV的能量注入掺杂剂。
13、一种制造功率MOSFET的方法，包括：
提供第一导电类型的衬底；
在该衬底上提供与所述第一导电类型相反的第二导电类型的外延层；
在所述外延层中形成沟槽；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面和接近所述衬底与所述外延层之间的界面处形成一掺杂剂的深层，所述掺杂剂的深层位于所述沟槽下面并与所述沟槽隔离；
加热所述衬底以便使所述掺杂剂的深层向上扩散，从而形成从所述沟槽的所述底部向所述衬底延伸的漏漂移区；
沿所述沟槽的所述底部和侧壁形成绝缘层；
把导电栅极材料引入所述沟槽；以及
把所述第一导电类型的掺杂剂引入所述外延层以形成源区，在使得用邻近所述沟槽侧壁的所述外延层的沟道区分隔所述源区和所述漏漂移区的条件下，形成所述漏漂移区和所述源区。
14、如权利要求13的方法，其中提供外延层包括在所述衬底上生长所述第二导电类型的外延层。
15、如权利要求13的方法，其中提供外延层包括生长所述第一导电类型的外延层以及把与所述第一导电类型相反的第二导电类型的掺杂剂注入到所述外延层内。
16、如权利要求15的方法，包括加热所述外延层，以便把所述第二导电类型的所述掺杂剂扩散到所述外延层和所述衬底之间的界面。
17、如权利要求13的方法，包括把所述第二导电类型的掺杂剂注入进所述外延层以形成体区。
18、如权利要求13的方法，其中经过沟槽底部注入所述第一导电类型的掺杂剂来形成掺杂剂的深层包括以300keV至3MeV的能量注入掺杂剂。
19、一种制造功率MOSFET的方法，包括：
提供第一导电类型的衬底；
在该衬底上提供与所述第一导电类型相反的第二导电类型的外延层；
在所述外延层中形成沟槽；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面和接近所述衬底与所述外延层之间的界面处形成一掺杂剂的深层；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面和所述外延层内形成一掺杂剂区，所述掺杂剂区位于所述掺杂剂的深层的上方并与其隔离；
加热所述衬底以便使所述掺杂剂的深层向上扩散而所述掺杂剂区向下扩散，所述深层和所述区融合以形成从所述沟槽的所述底部向所述衬底延伸的漏漂移区；
沿所述沟槽的底部和侧壁形成绝缘层；
把导电栅极材料引入所述沟槽；以及
把所述第一导电类型的掺杂剂引入所述外延层以形成源区，在使得用邻近所述沟槽侧壁的所述外延层的沟道区分隔所述源区和所述漏漂移区的条件下，形成所述漏漂移区和所述源区。
20、如权利要求19的方法，其中提供外延层包括在所述衬底上生长所述第二导电类型的外延层。
21、如权利要求19的方法，其中提供外延层包括生长所述第一导电类型的外延层以及把与所述第一导电类型相反的第二导电类型的掺杂剂注入到所述外延层内。
22、如权利要求21的方法，包括加热所述外延层，以便把所述第二导电类型的所述掺杂剂扩散到所述外延层和所述衬底之间的界面。
23、如权利要求19的方法，包括把所述第二导电类型的掺杂剂注入进所述外延层以形成体区。
24、如权利要求19的方法，其中经过沟槽的底部注入所述第一导电类型的掺杂剂来形成掺杂剂区包括以30keV至300keV的能量注入掺杂剂。
25、如权利要求19的方法，其中经过沟槽底部注入所述第一导电类型的掺杂剂来形成掺杂剂的深层包括以300keV至3MeV的能量注入掺杂剂。
26、一种制造功率MOSFET的方法，包括：
提供第一导电类型的衬底；
在所述衬底上生长外延层；
在所述外延层中形成沟槽；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面形成掺杂剂的第一区域；
经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽下面形成掺杂剂的第二区域，随即在所述注入后，所述第一和第二区域彼此重叠，所述第一和第二区域排列成在所述沟槽和所述衬底之间延伸的堆叠；
沿所述沟槽的所述底部和侧壁形成绝缘层；
把导电栅极材料引入所述沟槽；以及
把所述第一导电类型的掺杂剂引入所述外延层以形成源区，在使得用邻近所述沟槽侧壁的所述外延层的沟道区分隔所述源区和所述漏漂移区的条件下，形成所述漏漂移区和所述源区。
27、如权利要求26的方法，其中在所述注入掺杂剂来形成所述第一区域和第二区域之后，所述衬底不受到任何实质上的热处理。
28、一种制造功率MOSFET的方法，包括：
提供第一导电类型的衬底；
在所述衬底上生长外延层；
在所述外延层中形成沟槽；
以多种预定能量经过所述沟槽的底部注入所述第一导电类型的掺杂剂以在所述沟槽的下面形成掺杂剂的多个掺杂剂区，随即在所述注入后，所述掺杂剂区的相邻区重叠以便形成在所述沟槽和所述衬底间延伸的堆叠；
沿所述沟槽的所述底部和侧壁形成绝缘层；
把导电栅极材料引入所述沟槽；以及
把所述第一导电类型的掺杂剂引入所述外延层以形成源区，在使得用邻近所述沟槽侧壁的所述外延层的沟道区分隔所述源区和所述漏漂移区的条件下，形成所述漏漂移区和所述源区。
29、一种功率MOSFET，包括：
第一导电类型的衬底；
在所述衬底上的外延层，所述外延层一般为与所述第一导电类型相反的第二导电类型，一沟槽形成在所述外延层中；
衬在所述沟槽的底部和侧壁的绝缘层；
在所述沟槽内的导电栅极；
邻近所述外延层的表面的源区；以及
经过所述外延层从所述沟槽的底部向所述衬底延伸的所述第一导电类型的漏漂移区，所述漏漂移区与所述第二导电类型的所述外延层的一部分形成PN结。
30、如权利要求29的功率MOSFET，其中所述漏漂移区的至少75％的截面区域直接位于所述沟槽下面。
31、如权利要求30的功率MOSFET，其中所述漏漂移区的至少90％的截面区域直接位于所述沟槽下面。
32、如权利要求29的功率MOSFET，其中所述PN结与所述沟槽的侧壁相交。
33、如权利要求29的功率MOSFET，其中所述PN结是朝向所述漏漂移区的内部部分的凹面。
34、如权利要求29的功率MOSFET，其中所述漏漂移区包括以不同能量得到的多个注入。
35、如权利要求29的功率MOSFET，其中所述外延层包括具有不同掺杂浓度的两个子层。
36、如权利要求29的功率MOSFET，包括在所述外延层内的所述第二导电类型的体区。
37、如权利要求36的功率MOSFET，其中所述体区的下边界位于所述沟槽的底部下面的位置。
38、如权利要求37的功率MOSFET，其中所述体区延伸到所述衬底。
39、一种功率MOSFET，包括：
第一导电类型的衬底；
在所述衬底上的外延层，所述外延层一般为与所述第一导电类型相反的第二导电类型，从所述外延层的一表面经所述外延层延伸并进入所述衬底内的沟槽；
衬在所述沟槽的底部和侧壁的绝缘层；
在所述沟槽内的导电栅极；以及
邻近所述外延层的所述表面和所述沟槽的侧壁的所述第一导电类型的源区。
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