[go: up one dir, main page]

DE69534888T2 - Herstellungsverfahren für Halbleiterbauelement mit Graben - Google Patents

Herstellungsverfahren für Halbleiterbauelement mit Graben Download PDF

Info

Publication number
DE69534888T2
DE69534888T2 DE69534888T DE69534888T DE69534888T2 DE 69534888 T2 DE69534888 T2 DE 69534888T2 DE 69534888 T DE69534888 T DE 69534888T DE 69534888 T DE69534888 T DE 69534888T DE 69534888 T2 DE69534888 T2 DE 69534888T2
Authority
DE
Germany
Prior art keywords
trench
layer
oxide layer
type
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69534888T
Other languages
English (en)
Other versions
DE69534888D1 (de
Inventor
Kazukuni Ohbu-shi Hara
Norihito Okazaki-shi Tokura
Takeshi Kariya-shi Miyajima
Hiroo Ichinomiya-shi Fuma
Hiroyuki Nishikamo-gun Kano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE69534888D1 publication Critical patent/DE69534888D1/de
Application granted granted Critical
Publication of DE69534888T2 publication Critical patent/DE69534888T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, beispielsweise einen Feldeffekttransistor vom Typ mit isoliertem Gate, und insbesondere einen vertikalen Hochleistungs-MOSFET.
  • 2. Beschreibung des Stands der Technik
  • In den vergangenen Jahren haben vertikale Leistungs-MOSFETs, die unter Verwendung eines Silizium-Einkristalls hergestellt werden, als Leistungstransistoren weite Verbreitung gefunden. Um das Auftreten eines Verlustes in dem Leistungstransistor zu verringern, ist es notwendig, den Durchlasswiderstand bzw. Ein-Widerstand zu verringern. Zu diesem Zweck wurde ein Leistungs-MOSFET vom Typ mit Grabengate, wie er in 7 gezeigt ist, als eine Vorrichtungsstruktur vorgeschlagen, die in der Lage ist, den Durchlasswiderstand effektiv zu verringern (siehe beispielsweise die japanische ungeprüfte Patentveröffentlichung (Kokai) Nr. 59-8374). In dem Leistungs-MOSFET vom Typ mit Grabengate ist eine Epitaxialschicht 21 vom n-Typ auf einem Halbleitersubstrat vom n-Typ vorgesehen, eine Diffusionsschicht 22 vom p-Typ ist auf der Epitaxialschicht 21 vom n-Typ vorgesehen, und eine Diffusionsschicht 23 vom n-Typ ist in der Diffusionsschicht 22 vom p-Typ in einem vorbestimmtem Bereich davon vorgesehen. Außerdem ist ein Graben 24 vorgesehen, der sich durch die Diffusionsschicht 23 vom n-Typ und die Diffusionsschicht 22 vom p-Typ in die Epitaxialschicht 21 vom n-Typ erstreckt. Der Graben 24 ist in seinem Inneren mit einer Polysiliziumschicht 26 über einer Gateoxidschicht 25 gefüllt. Eine Oxidschicht 27 ist auf der oberen Oberfläche der Polysiliziumschicht 26 vorgesehen, und eine A luminiumschicht 28 ist auf der Diffusionsschicht 23 vom n-Typ einschließlich der Oberfläche der Oxidschicht 27 ausgebildet.
  • In diesem Fall wird in Bezug auf den Grabengateabschnitt nach der Ausbildung des Grabens 24 die Oberfläche des Grabens 24 thermisch oxidiert, um eine Gateoxidschicht 25 in dem Graben auf dessen Seitenflächen und Bodenfläche auszubilden, und danach wird eine Gate-Elektrode (eine Polysiliziumschicht 26) ausgebildet, um die grundlegende Struktur des Grabengates zu vollenden. In dem obigen Schritt des Oxidierens der Oberfläche des Grabens 24 sollte die Dicke der Oxidschicht in dem Abschnitt, der an der Seitenfläche des Grabens 24 angeordnet ist, dünn sein (beispielsweise 50 nm), um die Gate-Schwellenspannung auf einen niedrigen Wert festzulegen. In dem Fall von Silizium, bei dem die Abhängigkeit der Oxidationsrate von der Richtung der Ebene gering ist, ist die Oxidschicht, die auf der Bodenfläche des Grabens 24 angeordnet ist und gleichzeitig mit der Ausbildung der Oxidschicht, die auf der Seitenfläche des Grabens 24 angeordnet ist, ausgebildet wird, so dünn wie die Oxidschicht, die auf der Seitenfläche des Grabens 24 angeordnet ist. Aus diesem Grund neigt die dünne Oxidschicht, die auf der Bodenfläche des Grabens 24 angeordnet ist, der zwischen eine Gate-Elektrode niedrigen Potentials und einer Drainschicht hohen Potentials angeordnet ist, dazu, zusammenzubrechen, was es schwierig macht, einen Leistungs-MOSFET vom Typ mit Grabengate herzustellen, der eine hohe Spannungsfestigkeit aufweist.
  • Ein bekanntes Verfahren zum Lösen dieses Problems ist z.B. in der japanischen ungeprüften Patentveröffentlichung (Kokai) Nr. 2-102579 beschrieben. Dieses Verfahren beinhaltet das mehrmalige Wiederholen des Schrittes des Ausbildens einer Oxidschicht und des Schrittes des Ausbildens einer Oxidationswiderstandsmaske auf der Seitenfläche des Grabens, so dass die Dicke der Oxidschicht in dem Abschnitt, der an der Seitenfläche des Grabens angeordnet ist, klein ist, und die Dicke in dem Abschnitt, der auf der Bodenfläche angeordnet ist, groß ist, wodurch ein Leistungs-MOSFET vom Typ mit Grabengate hergestellt wird, der eine Kombination aus einer niedrigen Gate-Schwellenspannung und einer hohen Spannungsfestigkeit aufweist. Die Schritte dieses Verfahrens werden im Folgenden genauer mit Bezug auf die 8 bis 16 beschrieben.
  • Am Anfang wird, wie es in 8 gezeigt ist, eine Epitaxialschicht 31 vom n-Typ auf einem Halbleitersubstrat 30 vom n+-Typ mit niedrigem Widerstand ausgebildet, und eine Diffusionsschicht 32 vom p-Typ wird auf der Epitaxialschicht 31 vom n-Typ ausgebildet.
  • Danach wird eine erste Oxidschicht 33 durch thermische Oxidation auf der Diffusionsschicht 32 vom p-Typ ausgebildet. Danach wird, wie es in 9 gezeigt ist, die erste Oxidschicht 33 mittels Photolithographie gemustert bzw. strukturiert, um die erste Oxidschicht auf einer gegebenen Breite zu entfernen. Danach wird ein Graben 34, der sich durch die Diffusionsschicht 32 vom p-Typ in die Epitaxialschicht 31 vom n-Typ erstreckt, durch reaktives Ionenätzen (RIE) unter Verwendung der ersten Oxidschicht 33 als eine Maske ausgebildet.
  • Anschließend wird, wie es in 10 gezeigt ist, die erste Oxidschicht 33 entfernt, und eine zweite Oxidschicht 35 wird durch thermische Oxidation auf der oberen Oberfläche der Diffusionsschicht 32 vom p-Typ und der Oberfläche des Grabens 34 ausgebildet. Außerdem werden eine Siliziumnitridschicht 36 und eine dritte Oxidschicht 37 aufeinander folgend auf der zweiten Oxidschicht 35 ausgebildet.
  • Danach werden, wie es in 11 gezeigt ist, die dritte Oxidschicht 37, die Siliziumnitridschicht 36 und die zweite Oxidschicht 35 aufeinander folgend einem anisotropen Ätzen durch ein RIE-Verfahren unterzogen, um die zweite Oxidschicht 35, die Siliziumnitridschicht 36 und die dritte Oxidschicht 37 auf der Seitenwand des Grabens 34 als Seitenwand zu belassen, wobei die anderen Abschnitte vollständig entfernt werden.
  • Danach wird, wie es in 12 gezeigt ist, die Siliziumnitridschicht 36 in ihrem Abschnitt, der an einem Eckabschnitt 34a an dem Boden des Grabens 34 angeordnet ist, mittels einer heißen Phosphorsäure weggeätzt.
  • Anschließend wird, wie es in 13 gezeigt ist, die dritte Oxidschicht 37 mit Fluorwasserstoffsäure entfernt, und eine vierte Oxidschicht 38 wird durch thermische Oxidation auf der Oberfläche des Grabens 34 mit Aus nahme des Abschnitts, an dem die Siliziumnitridschicht 36 angeordnet ist, und auf der Diffusionsschicht 32 vom p-Typ ausgebildet.
  • Danach wird, wie es in 14 gezeigt ist, die Siliziumnitridschicht 36 mit heißer Phosphorsäure entfernt, und eine Gateoxidschicht 39 wird dann in diesem Abschnitt durch thermische Oxidation ausgebildet.
  • Anschließend wird, wie es in 15 gezeigt ist, das Innere des Grabens 34 aufeinander folgend mit einer ersten Polysiliziumschicht 40 und einer zweiten Polysiliziumschicht 41 gefüllt.
  • Danach wird, wie es in 16 gezeigt ist, die vierte Oxidschicht 38, die auf der Diffusionsschicht 32 vom p-Typ angeordnet ist, weggeätzt, und eine Diffusionsschicht 42 vom n+-Typ mit niedrigem Widerstand wird in der Diffusionsschicht 32 vom p-Typ ausgebildet.
  • Danach wird eine fünfte Oxidschicht 43 durch thermische Oxidation auf den ersten und zweiten Polysiliziumschichten 40, 41 ausgebildet, und eine Aluminiumschicht 44 wird auf der fünften Oxidschicht 43 und der Diffusionsschicht 42 vom n+-Typ ausgebildet, wodurch ein vertikaler MOSFET vollendet ist.
  • Somit wird ein vertikaler MOSFET geschaffen, der ein Halbleitersubstrat 30 vom n+-Typ, einen Graben 34, der sich durch eine Diffusionsschicht 32 vom p-Typ und eine Diffusionsschicht 42 vom n+-Typ erstreckt, die aufeinander folgend auf das Halbleitersubstrat geschichtet sind, eine dünne Gateoxidschicht 39, die auf der Seitenfläche der Diffusionsschicht 32 vom p-Typ in dem Graben 34 vorgesehen ist, eine dicke vierte Oxidschicht 38 auf den anderen Abschnitten einschließlich einem Eckabschnitt 34a in dem Graben 34, Polysiliziumschichten 40, 41, die in dem Graben 34 eingegraben sind, und eine Aluminiumschicht 44, die durch Abscheidung als die äußerste Schicht ausgebildet ist, aufweist.
  • Das obige herkömmliche Verfahren ermöglicht es, dass die Isolierschicht auf der Seitenfläche des Grabens 34, mit Ausnahme des Eckabschnitts am Boden des Grabens 34, dünn ausgebildet werden kann, wobei die Isolierschicht auf dem Boden des Grabens 34 einschließlich des Eckabschnitts des Grabens 34 dick ausgebildet ist. Dadurch kann die Schwellenspannung erniedrigt werden, und gleichzeitig kann eine hohe Spannungsfestigkeit erzielt werden, was eine Verschlechterung der Halbleitervorrichtung, die von einer schlechten Spannungsfestigkeit herrührt, verhindern kann.
  • Bei der Herstellung eines Leistungs-MOSFET vom Typ mit Grabengate, der eine niedrige Schwellenspannung und eine hohe Spannungsfestigkeit aufweist, durch das obige herkömmliche Verfahren unter Verwendung von Silizium als ein Halbleitermaterial muss jedoch ein komplizierter Herstellungsprozess, der den Schritt des mehrmaligen Wiederholens der Oxidation und der Ausbildung einer Oxidationswiderstandsschicht beinhaltet, bereitgestellt werden, um innerhalb des Grabens 34 eine Isolierschicht auszubilden, die eine geringe Dicke in einem Abschnitt, der auf der Seitenfläche des Grabens 34 ausgebildet ist, aufweist, wobei die Dicke der Isolierschicht in einem Abschnitt, der auf dem Boden des Grabens 34 ausgebildet ist, groß ist. Dieses führt zu Problemen hoher Herstellungskosten und niedriger Herstellungsausbeute.
  • Weitere Informationen, die den Stand der Technik betreffen, können in der WO94/13017 gefunden werden, die einen Metalloxid-Leistungs-Halbleiterfeldeffekttransistor (MOSFET) betrifft, der einen Drainbereich, einen Kanalbereich und einen Sourcebereich aufweist, der aus Siliziumkarbid ausgebildet ist. Der Drainbereich weist ein Substrat aus Siliziumkarbid eines ersten Leitungstyps und einen Drain-Driftbereich aus Siliziumkarbid benachbart zum Substrat auf, das denselben Leitungstyp aufweist. Der Kanalbereich ist benachbart zum Drain-Driftbereich und weist den entgegen gesetzten Leitungstyp zum Drain-Driftbereich auf. Der Sourcebereich ist benachbart zum Kanalbereich und weist denselben Leitungstyp wie der Drain-Driftbereich auf. Der MOSFET weist einen Gatebereich auf, der eine Gate-Elektrode aufweist, die auf einem ersten Abschnitt des Sourcebereichs, einem ersten Abschnitt des Kanalbereichs und einem ersten Abschnitt des Drainbereichs ausgebildet ist. Eine Sourceelektrode ist auf einem zweiten Abschnitt des Sourcebereichs und einem zweiten Abschnitt des Kanalbereichs ausgebildet. Außerdem ist eine Drainelektrode auf einem zweiten Abschnitt des Drainbereichs ausgebildet.
  • Die JP-A-1-192174 beschreibt eine Halbleitervorrichtung nicht nur zur Verbesserung der Vorrichtung hinsichtlich der Durchbruchsstärke, sondern ebenfalls zur Miniaturisierung einer Zelle durch ein Verfahren, bei dem ein Graben geschaffen wird, der einen Drainbereich erreicht, ein Gateoxidfilm auf der Innenwand des Grabens ausgebildet wird und der Oxidfilm auf der Grabenbasis dicker ausgebildet wird als derjenige, der auf der Seitenwand und anderen Teilen des Grabens ausgebildet wird. Insbesondere wird ein Sourcebereich auf einer Primärfläche eines Halbleitersubstrats in einem Gitter ausgebildet. Ein Graben (tiefe Nut) wird entlang einer Mitte des Sourcebereichs vorgesehen. Die Grabenbasis erreicht eine Epitaxialschicht oder eine Oberflächenschicht des Halbleitersubstrats, die eine Kanalausbildungsschicht durchdringt. Ein Gateoxidfilm wird durch Bedecken der Innenwand des Grabens geschaffen. Der Gateoxidfilm ist 500 Å an der Seitenwand des Grabens und 2000 Å–3000 Å an der Grabenbasis dick. Diese Vorrichtung wird in einer derartigen Struktur ausgebildet, dass der Gateoxidfilm auf der Wand des Grabens geschaffen wird und eine Gate-Elektrode in dem Graben vergraben wird, so dass die Zelle in ihrer Größe verringert werden kann. Ein Gateoxidfilm, der auf der Grabenbasis ausgebildet wird, wird dick gemacht, wodurch ein elektrisches Feld zwischen einem Gate und einem Drain vermieden wird und der Drain hinsichtlich der Durchbruchsfestigkeit verbessert wird.
  • Die US-A-5,170,231 betrifft einen Siliziumkarbid-Feldeffekttransistor, der ein Halbleitersubstrat, eine Kanalausbildungsschicht aus Siliziumkarbid, die oberhalb des Substrats ausgebildet ist, Source- und Drainbereiche, die in Kontakt mit der Kanalausbildungsschicht vorgesehen sind, einen Gateisolator, der zwischen den Source- und Drainbereichen angeordnet ist, und eine Gate-Elektrode, die auf dem Gateisolator ausgebildet ist, enthält, wodurch ein erster Kontakt zwischen der Kanalausbildungsschicht und dem Drainbereich andere elektrische Charakteristika als diejenigen eines zweiten Kontaktes zwischen der Kanalausbildungsschicht und dem Sourcebereich aufweist. Dieses Dokument beschreibt ebenfalls ein Verfahren zum Herstellen eines derartigen Siliziumkarbid-Feldeffekttransistors.
  • Die JP-A-63-094687 diskutiert die Herstellung einer Halbleitervorrichtung, insbesondere in Bezug auf die Leistungsfähigkeit einer großen Anzahl von Prozessen für einen V-MOSFET und die Ausbildung einer gemeinsamen Leitung ohne Verschlechterung durch Ausbilden von Doppeldiffusionsschichten und einer V-Nut auf einer Oberflächenseite eines Halbleitersubstrats und anschließendes Ausbilden eines dicken Oxidationsfilms auf dem Bodenteil der Nut und der Oberfläche des Substrats und Ausbilden eines dünnen Oxidationsfilms an den Seiten der V-Nut und gleichzeitiges Ausbilden des dicken Oxidationsfilms noch dicker, so dass eine Durchbruchsfestigkeit dieses Halbleiters schwer zu verschlechtern ist. Insbesondere werden Doppeldiffusionsschichten, die eine Schicht vom p-Typ und eine Schicht vom n-Typ aufweisen, auf einer Oberfläche eines Substrats ausgebildet. Während ein Öffnungsteil für eine V-Nutausbildung unter Verwendung einer Photowiderstandsmaske geätzt wird, wird eine V-Nut auf der Oberfläche des Siliziumsubstrats ausgebildet. Anschließend wird nach der Entfernung der Photowiderstandsmaske ein Si3N4-Film auf der Oberfläche des Substrats einschließlich der Innenwände der V-Nut geätzt, um den Si3N4-Film, der auf dem flachen Oberflächenteil des Siliziumsubstrats und dem flachen Bodenteil der V-Nut vorhanden ist, perfekt zu entfernen. Anschließend wird ein dicker Oxidationsfilm auf der Oberfläche des Substrats und dem Bodenteil der V-Nut ausgebildet. Zu diesem Zeitpunkt wird, da die Seiten der V-Nut mit dem Si3N4-Film maskiert sind, kein Oxidationsfilm ausgebildet. Anschließend werden die Seiten der V-Nut durch ein Ätzverfahren freigelegt, um eine erneute Oxidation durchzuführen.
  • A. Suzuki et al., Jap. Journal of Applied Physics, Band 21, Nr. 4 (1982), Seiten 579–585, diskutiert Siliziumdioxidschichten, die auf der (0001)-C-Fläche von 6H-SiC bei 850–1100°C in nassem O2 thermisch gewachsen sind und durch eine Auger-Analyse und eine Ellipsometrie studiert wurden. Diese Oxidschichten sind sehr homogen mit einer schmalen Grenzflächenbreite von ≤ 80 Å. Die Oxiddicke über der Oxidationszeit folgt der allgemeinen Beziehung, die für die thermische Oxidation von Si verwendet wird. Es wurden Temperaturabhängigkeiten von den Oxidationsratenkonstanten erhalten. I-U-Charakteristika von AlSiO2-SiC-MOS-Strukturen wurden bei 10 Hz–1 MHz gemessen. Die Anhäufungs-, Verarmungs- und Inversionsbereiche wurden deutlich unter Beleuchtung beobachtet. In der Dunkelheit tritt die Inversion nicht auf, möglicherweise aufgrund der Abwesenheit von Minoritätsträgern aufgrund der großen Bandlücke. Eine Frequenzstreuung wurde nicht beobachtet. Die minimale Oberflächenzustandsdichte beträgt ∼2 × 1012 cm–2eV–1. Die Oxidwiderstandsfähigkeit und die Durchbruchsstärke betragen jeweils 2 × 1012 Ωcm und 2 × 106 V/cm.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Zur Lösung der obigen Aufgabe schafft die vorliegende Erfindung einen Prozess zum Herstellen einer Halbleitervorrichtung nach Anspruch 1.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 einen Querschnitt einer Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung,
  • 2 einen Querschnitt, der einen Prozess zum Herstellen einer Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 3 einen Querschnitt, der einen Prozess zum Herstellen einer Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 4 einen Querschnitt, der einen Prozess zum Herstellen einer Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 5 einen Querschnitt, der einen Prozess zum Herstellen einer Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 6 einen Querschnitt, der einen Prozess zum Herstellen einer Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 7 einen Querschnitt einer herkömmlichen Halbleitervorrichtung,
  • 8 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 9 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 10 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 11 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 12 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 13 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 14 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 15 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 16 einen Querschnitt, der einen Prozess zum Herstellen einer herkömmlichen Halbleitervorrichtung darstellt,
  • 17 einen Querschnitt, der einen Graben gemäß der vorliegenden Erfindung darstellt, der Seitenflächen, die zur (0001)-Kohlenstofffläche ge neigt sind, und eine Bodenfläche, die parallel zur (0001)-Kohlenstofffläche ist, aufweist,
  • 18 einen Querschnitt, der einen Graben darstellt, der eine Seitenfläche, die zur (0001)-Kohlenstofffläche geneigt ist, und eine runde Bodenfläche aufweist,
  • 19 einen Querschnitt, der einen Graben darstellt, der Seitenflächen, die senkrecht zur (0001)-Kohlenstofffläche sind, und eine runde Bodenfläche aufweist,
  • 20 einen Graphen, der die Dicke der Oxidschicht als eine Funktion des Winkels der Neigung der Seitenfläche des Grabens zeigt, und
  • 21 den Winkel der Neigung Θ der Seitenfläche des Grabens.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Beispiel
  • Im Folgenden wird eine Ausführungsform der vorliegenden Erfindung mit Bezug auf die zugehörigen Zeichnungen beschrieben.
  • 1 ist ein Querschnitt eines Leistungs-MOSFET vom Typ mit Grabengate (vertikaler Leistungs-MOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ein Einkristall-SiC-Substrat 1 vom n+-Typ als Schicht niedrigen Widerstandes ist aus SiC eines Hexagonalsystems ausgebildet, das eine Oberfläche aufweist, deren Oberflächenausrichtung eine (0001)-Kohlenstofffläche ist, und weist einen niedrigen Widerstand und eine Trägerdichte von 5 × 10–3 cm–3 auf. Eine Epitaxialschicht 2 vom n-Typ als eine Schicht hohen Widerstands und eine Epitaxialschicht 3 vom p-Typ als eine Halbleiterschicht sind aufeinander folgend auf das Einkristall-SiC-Substrat 1 vom n+-Typ geschichtet. Die Epitaxialschicht 2 vom n-Typ weist eine Trägerdichte von etwa 1 × 1016 cm–3 und eine Dicke von etwa 10 μm auf. Andererseits weist die E pitaxialschicht 3 vom p-Typ eine Trägerdichte von etwa 1 × 1017 cm–3 und eine Dicke von etwa 2 μm auf. Die Epitaxialschicht 3 vom p-Typ weist eine Oberfläche 4 auf, die als die Oberfläche der Vorrichtung dient.
  • In der vorliegenden Ausführungsform weist ein Halbleitersubstrat 14 das Einkristall-SiC-Substrat 1 vom n+-Typ und die Epitaxialschicht 2 vom n-Typ auf.
  • Ein n+-Sourcebereich 5 ist als ein Halbleiterbereich in einem vorbestimmten Bereich in der Oberfläche 4 der Epitaxialschicht 3 vom p-Typ ausgebildet. Der n+-Sourcebereich 5 weist eine Trägerdichte von etwa 1 × 1019 cm–3 und eine Übergangstiefe von etwa 0,5 μm auf. Ein Graben 6 ist in einer vorbestimmten Position der Oberfläche 4 der Epitaxialschicht 3 vom p-Typ vorgesehen. Der Graben 6 erstreckt sich durch den n+-Sourcebereich 5 und die Epitaxialschicht 3 vom p-Typ in die Epitaxialschicht 2 vom n-Typ und weist eine Seitenfläche 6a, die senkrecht zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, und eine Bodenfläche 6b, die parallel zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, auf.
  • Eine Gateelektrodenschicht 8 ist durch eine Gateoxidschicht 7, die durch thermische Oxidation als eine Gateisolierschicht ausgebildet ist, innerhalb des Grabens 6 angeordnet. In diesem Fall wird die Gateoxidschicht 7 durch einstufige thermische Oxidation bei 1100°C für etwa 5 Stunden ausgebildet. Die Gateoxidschicht 7 weist eine etwa 50 nm dünne Gateoxidschicht 7a, die durch thermische Oxidation ausgebildet wird und an der Seitenfläche 6a des Grabens 6 angeordnet ist, und eine etwa 500 nm dicke Gateoxidschicht 7b auf, die durch thermische Oxidation ausgebildet wird und auf der Bodenfläche 6b des Grabens 6 angeordnet ist. Außerdem ist die Gateoxidschicht 7, die durch thermische Oxidation ausgebildet wird, ebenfalls auf dem n+-Sourcebereich 5 vorgesehen, und die Dicke der Gateoxidschicht 7c, die durch thermische Oxidation ausgebildet wird und auf diesem Bereich angeordnet ist, beträgt ebenfalls etwa 500 nm.
  • Die Gateelektrodenschicht 8 befindet sich in Kontakt mit der Gateoxidschicht 7, die durch thermische Oxidation ausgebildet wird, und weist eine erste phosphordotierte Polysiliziumschicht 8a und eine zweite Polysilizium schicht 8b auf. Eine Schicht-Isolierschicht 9 mit einer Dicke von etwa 1 μm ist auf der Gateelektrodenschicht 8 angeordnet. Außerdem ist eine Sourceelektrodenschicht 10 als eine erste Elektrodenschicht auf der Oberfläche des n+-Sourcebereichs 5 und der Oberfläche der Epitaxialschicht 3 vom p-Typ einschließlich der Oberfläche der Schicht-Isolierschicht 9 angeordnet. Die Sourceelektrodenschicht 10 befindet sich in Kontakt sowohl mit dem n+-Sourcebereich 5 als auch der Epitaxialschicht 3 vom p-Typ. Eine Drainelektrodenschicht 11 ist als eine zweite Elektrodenschicht, die sich in Kontakt mit dem Substrat 1 befindet, auf der Rückseite des Einkristall-SiC-Substrats 1 vom n+-Typ vorgesehen.
  • Gemäß dem Leistungs-MOSFET vom Typ mit Grabengate weist die Gateoxidschicht 7a, die durch thermische Oxidation ausgebildet wird und auf der Seitenfläche 6a des Grabens 6 vorgesehen ist, eine Dicke auf, die gering genug ist, um die Schwellenspannung zu erniedrigen (beispielsweise auf 2V). Außerdem weist die Oxidschicht 7b, die durch thermische Oxidation ausgebildet wird und auf der Bodenfläche 6b des Grabens 6 vorgesehen ist, eine große Dicke auf, die groß genug ist, um die Spannungsfestigkeit zwischen dem Gate und dem Drain zu erhöhen (beispielsweise auf nicht weniger als 500V). Außerdem weist SiC eine größere verbotene Bandbreite als Si auf, und somit weist es eine größere Spannungsfestigkeit als Si auf, was eine weitere Erhöhung der Spannungsfestigkeit zwischen dem Gate und dem Drain ermöglicht.
  • Im Folgenden wird ein Prozess zum Herstellen des Leistungs-MOSFET vom Typ mit Grabengate genauer mit Bezug auf die 2 bis 6 geschrieben.
  • Zu Beginn wird, wie es in 2 gezeigt ist, ein Einkristall-SiC-Substrat 1 vom n+-Typ mit niedrigem Widerstand bereitgestellt, das eine Oberfläche aufweist, deren Oberflächenausrichtung die (0001)-Kohlenstofffläche ist. Eine etwa 10 μm dicke Epitaxialschicht 2 vom n-Typ mit einer Trägerdichte von etwa 1 × 1016 cm–3 und eine etwa 2 μm dicke Epitaxialschicht 3 vom p-Typ mit einer Trägerdichte von etwa 1 × 1017 cm –3 werden aufeinander folgend auf die Oberfläche des Einkristall-SiC-Substrats 1 vom n+-Typ geschichtet.
  • Somit wird ein Halbleitersubstrat 14, das aus einem Einkristall-SiC-Substrat 1 vom n+-Typ und einer Epitaxialschicht 2 vom n-Typ besteht, ausgebildet.
  • Anschließend wird, wie es in 3 gezeigt ist, ein n+-Sourcebereich 5 mit einer Oberflächenträgerdichte von 1 × 1019 cm–3 und einer Übergangstiefe von 0,5 μm durch Ionenimplantation unter Verwendung einer Maske 12 auf der Epitaxialschicht 3 vom p-Typ ausgebildet.
  • Danach wird, wie es in 4 gezeigt ist, ein Graben 6, der sich durch den n+-Sourcebereich 5 und die Epitaxialschicht 3 vom p-Typ in die Epitaxialschicht 2 vom n-Typ erstreckt, durch reaktives Ionenätzen (RIE) unter Verwendung einer Maske 13 ausgebildet. Der Graben 6 weist eine Seitenfläche 6a, die senkrecht zur Oberfläche der Epitaxialschicht 3 von p-Typ ist, und eine Bodenfläche 6b, die parallel zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, auf.
  • Anschließend wird, wie es in 5 gezeigt ist, die Maske 13 entfernt, und eine Gateoxidschicht 7, die durch thermische Oxidation ausgebildet wird, wird durch einstufige thermische Oxidation bei 1100°C für etwa 5 Stunden ausgebildet. Die thermische Oxidation führt zu einer Ausbildung einer etwa 50 nm dünnen Gateoxidschicht 7a auf der Seitenfläche 6a des Grabens 6 und einer etwa 500 nm dicken Gateschicht 7b auf der Bodenfläche 6b des Grabens 6. Außerdem wird eine etwa 500 nm dicke Gateoxidschicht 7c auf dem n+-Sourcebereich 5 ausgebildet.
  • Danach wird, wie es in 6 gezeigt ist, das Innere des Grabens 6 aufeinander folgend mit einer ersten Polysiliziumschicht 8a und einer zweiten Polysiliziumschicht 8b gefüllt.
  • Danach wird, wie es in 1 gezeigt ist, eine Schicht-Isolierschicht 9 durch CVD auf der Gateoxidschicht 7 und der Oberfläche der ersten und zweiten Polysiliziumschichten 8a, 8b ausgebildet. Die Gateoxidschicht 7 und die Schicht-Isolierschicht 9, die auf der Oberfläche des n+-Sourcebereichs 5 und der Epitaxialschicht 3 vom p-Typ angeordnet sind, werden an einer vorbestimmten Position, an der ein Sourcekontakt zu schaffen ist, entfernt. Da nach wird eine Sourceelektrodenschicht 10 auf dem n+-Sourcebereich 5, der Epitaxialschicht 3 vom p-Typ und der Schicht-Isolierschicht 9 ausgebildet, und außerdem wird eine Drainelektrodenschicht 11 auf der Rückseite des Einkristall-SiC-Substrats 1 vom n+-Typ ausgebildet, wodurch ein SiC-Leistungs-MOSFET vom Typ mit Grabengate vollendet wird.
  • Somit weist der Leistungs-MOSFET vom Typ mit Grabengate gemäß der vorliegenden Erfindung auf: ein Halbleitersubstrat 14, das zwei Schichten eines Einkristall-SiC-Substrats 1 vom n+-Typ (eine Schicht niedrigen Widerstandes eines erste Leitungstyps) und einer Epitaxialschicht 2 vom n-Typ (eine Schicht hohen Widerstands eines ersten Leitungstyps) aufweist, die auf dem Einkristall-SiC-Substrat 1 vom n+-Typ vorgesehen sind, wobei das Halbleitersubstrat 14 aus einem Einkristallsiliziumkarbid eines Hexagonalsystems ausgebildet wird, so dass die Oberfläche der Epitaxialschicht 2 vom n-Typ eine Flächenausrichtung einer (0001)-Kohlenstofffläche aufweist; eine Epitaxialschicht 3 vom p-Typ (eine Halbleiterschicht eines zweiten Leitungstyps), die auf der Oberfläche des Halbleitersubstrats 14 vorgesehen ist und aus einem Einkristallsiliziumkarbid eines Hexagonalsystems ausgebildet wird, das eine Oberfläche aufweist, deren Flächenausrichtung eine (0001)-Kohlenstofffläche ist; einen n+-Sourcebereich 5 (einen Halbleiterbereich eines ersten Leitungstyps), der in der Epitaxialschicht 3 vom p-Typ in einem vorbestimmten Bereich vorgesehen ist; einen Graben 6, der sich durch den n+-Sourcebereich 5 und die Epitaxialschicht 3 vom p-Typ in das Halbleitersubstrat 14 erstreckt und eine Seitenfläche 6a, die senkrecht zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, und eine Bodenfläche 6b, die parallel zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, aufweist; eine Gateoxidschicht 7 als eine Gateisolierschicht, die durch thermische Oxidation ausgebildet wird und auf der Seitenfläche 6a und der Bodenfläche 6b des Grabens 6 vorgesehen ist, wobei die Dicke der Gateoxidschicht in der Bodenfläche 6b des Grabens 6 größer als die Dicke der Gateoxidschicht in der Seitenfläche 6b des Grabens 6 ist; eine Gateelektrodenschicht 8, die auf der Oberfläche der Gateoxidschicht 7 innerhalb des Grabens 6 vorgesehen ist; eine Sourceelektrodenschicht 10 (eine erste Elektrodenschicht), die auf der Oberfläche der Epitaxialschicht 3 vom p-Typ und der Oberfläche des n+-Sourcebereichs 5 vorgesehen ist; und eine Drainelektrodenschicht 11 (eine zweite Elektrodenschicht), die auf der Rückseite des Halbleitersubstrats 14 vorgesehen ist.
  • In dem obigen Aufbau dient die Epitaxialschicht 3 vom p-Typ mit ihrer Oberfläche, die an der Seitenfläche 6a des Grabens 6 angeordnet ist, als ein Kanal, der es erlaubt, dass ein Strom zwischen einer Source und einem Drain fließt. In diesem Fall weist die Gateoxidschicht 7 als ein Gateisolierschicht, die durch thermische Oxidation ausgebildet wird und an der Bodenfläche 6b des Grabens 6 angeordnet ist, eine größere Dicke als diejenige auf, die an der Seitenfläche 6a des Grabens 6 angeordnet ist, wodurch die Schwellenspannung verringert wird und die Spannungsfestigkeit über einem Gate und einem Drain erhöht wird. Da insbesondere die Gateoxidschicht 7a, die durch thermische Oxidation ausgebildet wird, in ihrem Abschnitt, der an der Seitenfläche 6a des Grabens 6 angeordnet ist, dünn ist, kann die Schwellenspannung verringert werden (beispielsweise auf 2V). Da andererseits die Gateoxidschicht 7b, die durch thermische Oxidation ausgebildet wird, in ihrem Abschnitt, der auf der Bodenfläche 6b des Grabens 6 angeordnet ist, dick ist, kann die Spannungsfestigkeit über einem Gate und einem Drain erhöht werden (beispielsweise auf nicht weniger als 500V), und gleichzeitig kann die parasitäre Kapazität verringert werden, wodurch ein Hochgeschwindigkeitsbetrieb ermöglicht wird. Da außerdem der Oxidfilm 7c, der auf der Oberfläche der Vorrichtung vorgesehen ist, eine große Dicke aufweist, wird die Spannungsfestigkeit über einer Source und einem Gate verbessert. Außerdem trägt die Übernahme der Grabenstruktur zu einer Verringerung des Widerstands bei. Außerdem bildet die (0001)-Kohlenstofffläche eines Einkristallsiliziumkarbids, eines Hexagonalsystems, die eine hohe Oxidationsrate aufweist, die Bodenfläche 6b des Grabens 6, während die Ebene, die eine niedrige Oxidationsrate aufweist und senkrecht zur (0001)-Kohlenstofffläche ist, die Seitenfläche 6a des Grabens 6 bildet. Aufgrund dieses Aufbaus kann eine Oxidschicht 7, deren Dicke sich in einem Abschnitt, der an der Seitenfläche 6a des Grabens 6 angeordnet ist, von derjenigen, die in einem Abschnitt, der an der Bodenfläche 6b des Grabens 6 angeordnet ist, unterscheidet, durch eine einstufige thermische Oxidation ausgebildet werden. D.h., dass die vorliegende Erfindung auf effektive Weise ein Merkmal von SiC verwendet, wonach die Differenz der Oxidationsrate zwischen Kristallebenen signifikanter ist als diejenige in dem Fall von Si. Dieses ermöglicht die Verwirklichung der betrachteten Schichtdickenverteilung der Gateoxidschicht durch eine einstufige thermische Oxidation. Dieses führt wiederum zu verringerten Herstellungskosten und zu einer verbesserten Herstellungsausbeute.
  • Die folgenden Schritte wurden durchgeführt: der Schritt des Schichtens einer Epitaxialschicht 2 von n-Typ (eine Schicht hohen Widerstands eines ersten Leitungstyps), die aus einem Einkristallsiliziumkarbid eines Hexagonalsystems ausgebildet ist, auf ein Einkristall-SiC-Substrat 1 vom n+-Typ (eine Schicht niedrigen Widerstands eines ersten Leitungstyps), das aus einem Einkristallsiliziumkarbid eines Hexagonalsystems ausgebildet ist, um ein Halbleitersubstrat 14 auszubilden, wobei die Ebenenausrichtung der Epitaxialschicht 2 vom n-Typ in ihrer Oberfläche eine (0001)-Kohlenstofffläche ist (erster Schritt); der Schritt des Ausbildens einer Epitaxialschicht 3 vom p-Typ (eine Halbleiterschicht eines zweiten Leitungstyps) eines Einkristallsiliziumkarbids eines Hexagonalsystems, die eine Oberfläche aufweist, deren Flächenausrichtung eine (0001)-Kohlenstofffläche ist, und Ausbilden eines n+-Sourcebereichs 5 (Halbleiterbereich eines ersten Leitungstyps) in der Epitaxialschicht 3 vom p-Typ in einem vorbestimmten Bereich davon (zweiter Schritt); der Schritt des Ausbildens eines Grabens 6, der sich durch den n+-Sourcebereich 5 und die Epitaxialschicht 3 vom p-Typ in das Halbleitersubstrat 14 erstreckt und eine Seitenfläche 6a, die senkrecht zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, und eine Bodenfläche 6b, die parallel zur Oberfläche der Epitaxialschicht 3 vom p-Typ ist, aufweist (dritter Schritt); der Schritt des thermischen Oxidierens der Innenwand des Grabens 6, um eine Gateoxidschicht 7 als eine Gateisolierschicht auszubilden, die durch thermische Oxidation ausgebildet wird, wobei die Dicke der Gateoxidschicht in der Bodenfläche 6b des Grabens 6 größer als die Dicke der Gateoxidschicht in der Seitenfläche 6a des Grabens 6 ist (vierter Schritt); und der Schritt des Ausbildens einer Gateelektrodenschicht 8 auf der Oberfläche der Gateoxidschicht 7, die durch thermische Oxidation ausgebildet wird, innerhalb des Grabens 6, einer Sourceelektrodenschicht 10 (eine erste Elektrodenschicht) auf der Oberfläche der Epitaxialschicht 3 vom p-Typ und auf der Oberfläche des n+-Sourcebereichs 5, und einer Drainelektrodenschicht 11 (eine zweite Elektrodenschicht) auf der Rückseite des Halbleitersubstrats 14 (fünfter Schritt).
  • Somit wird der obige Leistungs-MOSFET vom Typ mit Grabengate hergestellt.
  • Die vorliegende Erfindung ist nicht auf die obigen Ausführungsformen beschränkt. Obwohl oben nur die Halbleitervorrichtung vom n-Kanal-Typ beschrieben wurde, ist es z.B. nicht notwendig zu sagen, dass dieselbe Wirkung ebenfalls bei einer Halbleitervorrichtung vom p-Kanal-Typ erzielt werden kann, wobei n und p in dem Halbleitertyp jeweils ausgetauscht werden. Außerdem wird darauf hingewiesen, dass die Dicke der Oxidschicht, die durch thermische Oxidation ausgebildet wird, innerhalb des Grabens nicht auf diejenige in der obigen Ausführungsform beschränkt ist (d.h. die Dicke in der Seitenfläche: etwa 50 nm, die Dicke in der Bodenfläche: etwa 500 nm), und es kann ein beliebiger Aufbau übernommen werden, so lange wie die Dicke der Oxidschicht, die durch thermische Oxidation ausgebildet wird und auf der Bodenfläche des Grabens angeordnet ist, größer als diejenige ist, die auf der Seitenfläche des Grabens angeordnet ist.
  • Vorzugsweise beträgt das Dickenverhältnis der Seitenfläche zur Bodenfläche 2:1. Die Dicke der Seitenfläche liegt vorzugsweise in dem Bereich von 10 bis 100 μm.
  • Wie aus der obigen detaillierten Beschreibung ersichtlich ist, schafft die erste Erfindung eine Halbleitervorrichtung, die leicht hergestellt werden kann und die eine Oxidschicht aufweist, deren Dicke von Abschnitt zu Abschnitt der inneren Oberfläche des Grabens variiert. Die zweiten und dritten Erfindungen schaffen eine Halbleitervorrichtung, die leicht hergestellt werden kann und eine niedrige Schwellenspannung und eine hohe Spannungsfestigkeit aufweist, sowie einen Prozess zur Herstellung derselben.
  • Die Seitenfläche des Grabens ist nicht notwendigerweise senkrecht zur (0001)-Kohlenstofffläche, sondern kann dazu geneigt sein, wie es in den 17 und 18 gezeigt ist. Die Bodenfläche des Grabens ist nicht notwendigerweise parallel zur (0001)-Kohlenstofffläche, sondern kann rund sein, wie es in den 18 und 19 gezeigt ist. 20 zeigt die Dicke der Oxidschicht als eine Funktion des Winkels der Neigung der Seitenfläche des Grabens in Bezug auf die (0001)-Kohlenstofffläche. Der Winkel der Neigung θ wird wie in 21 definiert. Aus 20 ist ersichtlich, dass der Winkel der Neigung vorzugsweise con 45° bis 90° beträgt, weiter vorzugsweise von 60° bis 90°.

Claims (7)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, das aufweist: Schichten einer Schicht (2) eines ersten Leitungstyps mit hohem Widerstand, die aus einem Einkristallsiliziumkarbid eines Hexagonalsystems mit einer Kohlenstofffläche mit einer (0001)-Flächenorientierung ausgebildet ist, auf eine Schicht (1) eines ersten Leitungstyps mit niedrigem Widerstand, die aus einem Einkristallsiliziumkarbid eines Hexagonalsystems ausgebildet ist, um ein Halbleitersubstrat auszubilden, Ausbilden, auf der Oberfläche des Halbleitersubstrats, einer Halbleiterschicht (3) vom zweiten Leitungstyp eines Einkristallsiliziumkarbids eines Hexagonalsystems mit einer Kohlenstofffläche mit einer (0001)-Flächenorientierung, und Ausbilden eines Halbleiterbereichs vom ersten Leitungstyp in einem vorbestimmten Bereich der Halbleiterschicht, Ausbilden eines Grabens (6), der sich durch den Halbleiterbereich und die Halbleiterschicht in das Halbleitersubstrat erstreckt, wobei der Graben eine Seitenfläche (6a) und eine Bodenfläche (6b) aufweist, wobei die Bodenfläche eine (0001)-Kohlenstofffläche bildet, Durchführen eines einzigen thermischen Oxidierungsschrittes zum thermischen Oxidieren der Innenwand des Grabens, um eine Gate-Oxidschicht (7) als eine Gateisolierschicht auszubilden, wobei die Dicke der Gate-Oxidschicht (7b) auf der Bodenfläche des Grabens größer als die Dicke der Gate-Oxidschicht (7a) an der Seitenfläche des Grabens ist, wobei die dickere Gate-Oxidschicht auf der Bodenfläche in demselben Oxidierungsschritt wie die dünnere Gate-Oxidschicht auf der Seitenfläche ausgebildet wird, und Ausbilden einer Gate-Elektrodenschicht (8) auf der Oberfläche der Gate-Oxidschicht innerhalb des Grabens, die durch thermische Oxidation durch aufeinanderfolgendes Ausbilden einer phosphordotierten ersten Polysiliziumschicht (8a) und einer zweiten Polysiliziumschicht (8b) ausgebildet wird, Ausbilden einer ersten Elektrodenschicht (10) auf der Oberfläche des Halbleiterbereichs, und Ausbilden einer zweiten Elektrodenschicht (11) auf der Rückseite des Halbleitersubstrats.
  2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der Grabenausbildungsschritt den Schritt des Ausbildens der Bodenfläche des Grabens derart enthält, dass der Graben eine Oberfläche parallel zur Oberfläche des Einkristallsiliziumkarbids enthält.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der Oxidierungsschritt den Schritt des Ausbildens der Gate-Oxidschicht (7) derart enthält, dass die Dicke der Gate-Oxidschicht (7b) auf der Bodenfläche des Grabens mindestens dem Zweifachen der Dicke der Gate-Oxidschicht (7a) auf der Seitenfläche des Grabens beträgt.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der Schritt des Ausbildens eines Grabens durch den Halbleiterbereich und die Halbleiterschicht in dem Halbleitersubstrat den Graben (6) durch Ätzen ausbildet, und der einzige thermische Oxidierungsschritt die Oxidschicht (7) auf der Innenwand des Grabens und der Bodenfläche des Grabens einer Gestalt des Grabens (6) folgend ausbildet.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der einzige thermische Oxidierungsschritt bereitstellt: ein dickes Oxidschichtmittel (7b) auf der Bodenfläche für eine verbesserte Durchbruchspannung, und ein dünnes Oxidschichtmittel (7a) auf der Seitenfläche zur Unterdrückung einer Erhöhung einer Schwellenspannung.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der Grabenwinkel in einem Bereich von 60° bis 90° liegt.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der Grabenwinkel in einem Bereich von 45° bis 90° liegt.
DE69534888T 1994-04-06 1995-04-03 Herstellungsverfahren für Halbleiterbauelement mit Graben Expired - Lifetime DE69534888T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6879094 1994-04-06
JP6879094 1994-04-06

Publications (2)

Publication Number Publication Date
DE69534888D1 DE69534888D1 (de) 2006-05-11
DE69534888T2 true DE69534888T2 (de) 2006-11-02

Family

ID=13383875

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69534888T Expired - Lifetime DE69534888T2 (de) 1994-04-06 1995-04-03 Herstellungsverfahren für Halbleiterbauelement mit Graben

Country Status (4)

Country Link
US (1) US5915180A (de)
EP (1) EP0676814B1 (de)
KR (1) KR100261660B1 (de)
DE (1) DE69534888T2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012111785B4 (de) 2012-07-31 2014-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellverfahren für einen integrierten Halbleiterschaltkreis mit Metall-Gate und integrierter Halbleiterschaltkreis

Families Citing this family (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163051A (en) * 1995-08-24 2000-12-19 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US6573534B1 (en) 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
SE9601179D0 (sv) * 1996-03-27 1996-03-27 Abb Research Ltd A field controlled semiconductor device of SiC and a method for production thereof
EP0893830A1 (de) * 1996-12-11 1999-01-27 The Kansai Electric Power Co., Inc. Halbleiteranordnung mit isoliertem gate
US6570185B1 (en) 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
JPH10326837A (ja) 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6342709B1 (en) 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US6384428B1 (en) * 1998-03-19 2002-05-07 Hitachi, Ltd. Silicon carbide semiconductor switching device
JPH11274485A (ja) * 1998-03-25 1999-10-08 Nec Kansai Ltd 絶縁ゲート型半導体装置およびその製造方法
US6147377A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device
US6147378A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device and method for low power applications with single wrap around buried drain region
WO1999053552A1 (de) * 1998-04-09 1999-10-21 Siemens Aktiengesellschaft Erzeugnis aus siliziumcarbid und verfahren zu seiner herstellung
WO1999053551A1 (de) * 1998-04-09 1999-10-21 Siemens Aktiengesellschaft Erzeugnis aus siliziumcarbid und verfahren zu seiner herstellung
KR100295063B1 (ko) * 1998-06-30 2001-08-07 김덕중 트렌치게이트구조의전력반도체장치및그제조방법
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
US6225173B1 (en) * 1998-11-06 2001-05-01 Advanced Micro Devices, Inc. Recessed channel structure for manufacturing shallow source/drain extensions
US6200869B1 (en) 1998-11-06 2001-03-13 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit with ultra-shallow source/drain extensions
EP1009022A1 (de) * 1998-12-09 2000-06-14 STMicroelectronics S.r.l. Verfahren zur Herstellung von einem Leistungs-MOS Bauelement mit hoher Integrationsdichte
SE9900358D0 (sv) * 1999-02-03 1999-02-03 Ind Mikroelektronikcentrum Ab A lateral field effect transistor of SiC, a method for production thereof and a use of such a transistor
US6228720B1 (en) * 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
US6316299B1 (en) * 1999-03-04 2001-11-13 United Microelectronics Corp. Formation of laterally diffused metal-oxide semiconductor device
KR100319610B1 (ko) * 1999-03-18 2002-01-09 김영환 반도체 소자의 트랜지스터 및 그 제조방법
US7491972B1 (en) * 1999-06-28 2009-02-17 Hitachi, Ltd. Polysilicon semiconductor thin film substrate, method for producing the same, semiconductor device, and electronic device
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6383871B1 (en) * 1999-08-31 2002-05-07 Micron Technology, Inc. Method of forming multiple oxide thicknesses for merged memory and logic applications
US6245615B1 (en) * 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
JP3551909B2 (ja) 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6825087B1 (en) * 1999-11-24 2004-11-30 Fairchild Semiconductor Corporation Hydrogen anneal for creating an enhanced trench for trench MOSFETS
US6355944B1 (en) 1999-12-21 2002-03-12 Philips Electronics North America Corporation Silicon carbide LMOSFET with gate reach-through protection
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
US6333244B1 (en) 2000-01-26 2001-12-25 Advanced Micro Devices, Inc. CMOS fabrication process with differential rapid thermal anneal scheme
US6420218B1 (en) 2000-04-24 2002-07-16 Advanced Micro Devices, Inc. Ultra-thin-body SOI MOS transistors having recessed source and drain regions
US6361874B1 (en) 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt
US6368947B1 (en) 2000-06-20 2002-04-09 Advanced Micro Devices, Inc. Process utilizing a cap layer optimized to reduce gate line over-melt
EP1307919A4 (de) * 2000-07-12 2009-04-15 California Inst Of Techn Elektrische passivierung von siliziumhaltigen oberflächen unter verwendung organischer schichten
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6437386B1 (en) * 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
JP3531613B2 (ja) 2001-02-06 2004-05-31 株式会社デンソー トレンチゲート型半導体装置及びその製造方法
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US6849898B2 (en) * 2001-08-10 2005-02-01 Siliconix Incorporated Trench MIS device with active trench corners and thick bottom oxide
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US6764906B2 (en) * 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
US6489204B1 (en) 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
JP3715971B2 (ja) * 2003-04-02 2005-11-16 ローム株式会社 半導体装置
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
KR101307481B1 (ko) 2004-06-04 2013-09-26 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 인쇄가능한 반도체 소자들의 제조 및 조립 방법과 장치
US7799699B2 (en) 2004-06-04 2010-09-21 The Board Of Trustees Of The University Of Illinois Printable semiconductor structures and related methods of making and assembling
US7521292B2 (en) 2004-06-04 2009-04-21 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
JP2006237066A (ja) * 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
US7682977B2 (en) * 2006-05-11 2010-03-23 Micron Technology, Inc. Methods of forming trench isolation and methods of forming arrays of FLASH memory cells
KR101636750B1 (ko) 2007-01-17 2016-07-06 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 프린팅­기반 어셈블리에 의해 제조되는 광학 시스템
JP4286877B2 (ja) * 2007-03-13 2009-07-01 Ｏｋｉセミコンダクタ株式会社 炭化珪素半導体装置およびその製造方法
US7808040B2 (en) * 2007-04-26 2010-10-05 Infineon Technologies Ag Semiconductor device and a method for manufacturing a semiconductor device
US8039892B2 (en) * 2007-04-26 2011-10-18 Infineon Technologies Ag Semiconductor device and a method for manufacturing a semiconductor device
US8421148B2 (en) 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
US8084813B2 (en) * 2007-12-03 2011-12-27 Cree, Inc. Short gate high power MOSFET and method of manufacture
US8022472B2 (en) * 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
TWI723953B (zh) 2008-03-05 2021-04-11 美國伊利諾大學理事會 可延展且可折疊的電子裝置
US8470701B2 (en) * 2008-04-03 2013-06-25 Advanced Diamond Technologies, Inc. Printable, flexible and stretchable diamond for thermal management
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
US8886334B2 (en) 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
WO2010042653A1 (en) 2008-10-07 2010-04-15 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US8372726B2 (en) 2008-10-07 2013-02-12 Mc10, Inc. Methods and applications of non-planar imaging arrays
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
WO2010132552A1 (en) 2009-05-12 2010-11-18 The Board Of Trustees Of The University Of Illinois Printed assemblies of ultrathin, microscale inorganic light emitting diodes for deformable and semitransparent displays
US9723122B2 (en) 2009-10-01 2017-08-01 Mc10, Inc. Protective cases with integrated electronics
CN102576723B (zh) * 2009-10-23 2014-09-24 松下电器产业株式会社 半导体装置及其制造方法
US8666471B2 (en) 2010-03-17 2014-03-04 The Board Of Trustees Of The University Of Illinois Implantable biomedical devices on bioresorbable substrates
US9936574B2 (en) 2009-12-16 2018-04-03 The Board Of Trustees Of The University Of Illinois Waterproof stretchable optoelectronics
US10441185B2 (en) 2009-12-16 2019-10-15 The Board Of Trustees Of The University Of Illinois Flexible and stretchable electronic systems for epidermal electronics
US10918298B2 (en) 2009-12-16 2021-02-16 The Board Of Trustees Of The University Of Illinois High-speed, high-resolution electrophysiology in-vivo using conformal electronics
JP2011243948A (ja) * 2010-04-22 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法
JP5707770B2 (ja) * 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP5500002B2 (ja) 2010-08-31 2014-05-21 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2012097163A1 (en) 2011-01-14 2012-07-19 The Board Of Trustees Of The University Of Illinois Optical component array having adjustable curvature
JP5395309B2 (ja) 2011-03-23 2014-01-22 パナソニック株式会社 半導体装置およびその製造方法
US8692318B2 (en) * 2011-05-10 2014-04-08 Nanya Technology Corp. Trench MOS structure and method for making the same
US9765934B2 (en) 2011-05-16 2017-09-19 The Board Of Trustees Of The University Of Illinois Thermally managed LED arrays assembled by printing
EP2712491B1 (de) 2011-05-27 2019-12-04 Mc10, Inc. Flexible elektronische struktur
EP2713863B1 (de) 2011-06-03 2020-01-15 The Board of Trustees of the University of Illionis Anpassbare aktiv multiplexierte elektrodenanordnung mit hochdichter oberfläche zur elektrophysiologischen messung am gehirn
WO2013001677A1 (ja) 2011-06-28 2013-01-03 パナソニック株式会社 半導体装置とその製造方法
US8791002B2 (en) * 2011-11-21 2014-07-29 Panasonic Corporation Semiconductor device and fabrication method for the same
JP5751146B2 (ja) 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
KR101979354B1 (ko) 2011-12-01 2019-08-29 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 프로그램 변형을 실행하도록 설계된 과도 장치
JP2013131512A (ja) 2011-12-20 2013-07-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013145770A (ja) * 2012-01-13 2013-07-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8729608B2 (en) 2012-01-31 2014-05-20 Panasonic Corporation Semiconductor device and method of manufacturing the device
WO2013118203A1 (ja) 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
WO2013149181A1 (en) 2012-03-30 2013-10-03 The Board Of Trustees Of The University Of Illinois Appendage mountable electronic devices conformable to surfaces
JP2013232533A (ja) * 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP6112700B2 (ja) * 2012-08-17 2017-04-12 ローム株式会社 半導体装置
JP6056292B2 (ja) 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
KR101382323B1 (ko) * 2012-11-01 2014-04-08 현대자동차 주식회사 반도체 소자의 제조 방법
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
CN105074933B (zh) 2013-03-19 2018-01-23 住友电气工业株式会社 碳化硅半导体器件及其制造方法
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6131689B2 (ja) 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5803979B2 (ja) * 2013-05-29 2015-11-04 住友電気工業株式会社 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
JP6357869B2 (ja) 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6208106B2 (ja) * 2014-09-19 2017-10-04 株式会社東芝 半導体装置及びその製造方法
MX2017015587A (es) 2015-06-01 2018-08-23 Univ Illinois Metodo alternativo para sensor uv.
BR112017025609A2 (pt) 2015-06-01 2018-08-07 The Board Of Trustees Of The University Of Illinois sistemas eletrônicos miniaturizados com potência sem fio e capacidades de comunicação de campo próximo
US10925543B2 (en) 2015-11-11 2021-02-23 The Board Of Trustees Of The University Of Illinois Bioresorbable silicon electronics for transient implants
JP6848317B2 (ja) 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6871562B2 (ja) 2016-11-16 2021-05-12 富士電機株式会社 炭化珪素半導体素子およびその製造方法
JP6960119B2 (ja) 2017-11-28 2021-11-05 株式会社東芝 半導体装置
CN109585284A (zh) * 2018-11-27 2019-04-05 上海颛芯企业管理咨询合伙企业（有限合伙） 半导体器件及其形成方法
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
CN113436976B (zh) * 2021-06-30 2022-06-14 泰科天润半导体科技（北京）有限公司 一种圆形栅功率器件的自对准p型制造方法
CN118299425B (zh) * 2024-04-03 2025-05-30 安徽长飞先进半导体股份有限公司 半导体器件及制备方法、功率模块、功率转换电路、车辆

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS598374A (ja) * 1982-07-05 1984-01-17 Matsushita Electronics Corp 縦型構造電界効果トランジスタの製造方法
JPS6394687A (ja) * 1986-10-09 1988-04-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
JP2647884B2 (ja) * 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
JPH02102579A (ja) * 1988-10-12 1990-04-16 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
JP2542448B2 (ja) * 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
JPH0548145A (ja) * 1991-08-07 1993-02-26 Toshiba Corp 光半導体装置およびその製造方法
JP2917532B2 (ja) * 1991-01-24 1999-07-12 富士電機株式会社 電界効果トランジスタ
JP3321189B2 (ja) * 1991-10-04 2002-09-03 株式会社東芝 電力用半導体素子
JPH05335582A (ja) * 1992-05-27 1993-12-17 Omron Corp 縦型ｍｏｓｆｅｔ装置およびその製造方法
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5389799A (en) * 1992-06-12 1995-02-14 Kabushiki Kaisha Toshiba Semiconductor device
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US5399515A (en) * 1993-07-12 1995-03-21 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET and device
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012111785B4 (de) 2012-07-31 2014-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellverfahren für einen integrierten Halbleiterschaltkreis mit Metall-Gate und integrierter Halbleiterschaltkreis

Also Published As

Publication number Publication date
EP0676814A3 (de) 1997-10-01
EP0676814A2 (de) 1995-10-11
DE69534888D1 (de) 2006-05-11
KR100261660B1 (ko) 2000-07-15
US5915180A (en) 1999-06-22
KR950034829A (ko) 1995-12-28
EP0676814B1 (de) 2006-03-22

Similar Documents

Publication Publication Date Title
DE69534888T2 (de) Herstellungsverfahren für Halbleiterbauelement mit Graben
DE60118217T2 (de) Schottky-gleichrichter mit graben
DE102013224134B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102017210665B4 (de) Siliziumkarbid-halbleiterbauelement und verfahren zur herstellung des siliziumkarbid-halbleiterbauelements
DE102014117780B4 (de) Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102005052731B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE102009030510B4 (de) Aufbau und Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einer Nitridschicht darin
DE69430768T2 (de) Graben-DMOS transistor mit einem kurzen Kanal
DE19949364B4 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur sowie Verfahren zur Herstellung
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE10220810B4 (de) Halbleiterbauteil
DE69512021T2 (de) DMOS-Anordnung-Struktur und Verfahren zur Herstellung
DE102010042971B4 (de) Transistorbauelement mit einer Feldelektrode
DE10101568B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
EP1204992B1 (de) Verfahren zum herstellen eines trench-mos-leistungstransistors
DE69518787T2 (de) Statischer Induktionsthyristor und dessen Herstellungsverfahren
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE102014107325A1 (de) Halbleiterbauelement
DE4208537C2 (de) MOS-FET-Struktur und Verfahren zu deren Herstellung
DE112005000704T5 (de) Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung
DE4042163C2 (de) Verfahren zur Herstellung einer statischen Induktions-Halbleitervorrichtung mit Split-Gate-Struktur
DE102007023885A1 (de) Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition