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CN1251330C - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN1251330C
CN1251330C CNB011170468A CN01117046A CN1251330C CN 1251330 C CN1251330 C CN 1251330C CN B011170468 A CNB011170468 A CN B011170468A CN 01117046 A CN01117046 A CN 01117046A CN 1251330 C CN1251330 C CN 1251330C
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Abstract

一种为了达到高耐压化和低导通电阻化的半导体装置，具有：在半导体衬底(101)上使栅极绝缘膜(108)介于中间而形成的栅电极(109)；邻接于该栅电极(109)形成的LP层(105)(P型体区)；在该LP层(105)内形成的N型源区(110)及沟道区(112)；在离开上述LP层(105)的位置上形成的N型漏区(111)；以及包围该漏区(111)而形成的LN层(104)(漂移区)，其特征是：上述LP层(105)在从上述栅电极(109)下的有源区到上述漏区(111)侧形成，而且从该漏区(111)到上述有源区形成了SLN层(106)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，更具体地说，涉及作为用于液晶驱动用IC等的高电压元件的LD(横向双扩散)MOS晶体管技术。
背景技术
所谓LDMOS晶体管构造，是在半导体衬底表面侧形成的扩散区，扩散导电型的不同杂质，形成新的扩散区，将这些扩散区的横方向扩散的差异用于有效沟道长，通过形成短沟道，适用于低导通电阻化的元件。
图15是说明已有的LDMOS晶体管的剖面图，图示了N沟道型LDMOS晶体管的构造。省略了P沟道型LDMOS晶体管构造的说明，然而，众所周知，仅是导电型不同，是同样的构造。
图15中，51是导电型例如P型的半导体衬底，52是N型阱区，在该N型阱区52内形成LP层53(构成P型体区)的同时，在该LP层53内形成N型扩散区54，而且在上述N型阱区52内的LN层55(构成漂移区)上形成N型扩散区56。在衬底表面通过LOCOS氧化膜57和栅极绝缘膜58形成栅电极59，在该栅电极59正下方的LP层53的表面区形成沟道区60。
将上述N型扩散区54作为源区，将N型扩散区56作为漏区。61是取得LP层53的电位的P型层，62是层间绝缘膜。
上述LDMOS晶体管中，以扩散方式形成构成漂移区的LN层55，使LN层55表面的浓度较高，则LN层55表面的电流容易流通，并可实现高耐压化。这样构成的LDMOS晶体管，称为表面缓和型(RESURF)LDMOS，上述LN层55的漂移区的掺杂剂浓度，被设定为满足RESURF条件。该技术在特开平9-139438号公报等中公开。
如图15所示，构成上述LDMOS晶体管P型体区的LP层53的端部在栅电极59下，作为能调整其阈值电压的范围，存在于有源区之下。
LP层53的端部的电场集中与来自栅电极59的电场效应相乘，引起局部电流集中，成为降低驱动能力的原因。
由于构成漏区的N型扩散56和栅电极59之间外加高电压，则必须形成较厚的高耐压用栅极绝缘膜58，妨碍了微细化。
图16是说明已有半导体装置基本构成的剖面图。
151是导电型例如为P型的半导体衬底，在该衬底151上形成未图示的元件隔离膜和第1、第2栅极绝缘膜152、153，154是以从该第1栅极绝缘膜152跨越第2栅极绝缘膜153一部分的方式被构图形成的栅电极。155是低浓度的源漏区，156是高浓度的源漏区，形成LDD(Lightly Doped Drain轻掺杂漏)构造。为方便起见仅图示了漏区侧。157是与上述源漏区156接触连接的源漏电极。
本发明者通过器件模拟，查明了上述半导体装置中各电压Vgs的电场集中处。其结果，判明了可根据低浓度源漏区155的浓度分布的设定状况，表示不同的耐压特性。即如图17(a)、(b)所示，当该源漏区155的表面浓度是较低浓度(例如5～1016/cm3程度)时，衬底电流1sub随电压Vgs增大可形成2个峰值(double hump构造)(参照图17(a))。图17(a)是表示相对于在上述浓度的电压Vgs的衬底电流1sub的特性图(Vds＝60V)，图17(b)是表示相对于该电压Vds的电流1ds的特性图。
首先，图17(a)所示的衬底电流1sub的第1峰值(1)是由于当电压Vgs＜电压Vds时产生从漏区155向栅电极154的电场而引起的，电场集中处是图16所示的第1区(1)。
当电Vgs＝电压Vds时，漏区155和栅电极154之间没有电位差，衬底电流1sub为最小。
当电压Vgs＞电压Vds时，由于电压Vgs产生的载流子感应，图16所示的第1区(1)的电阻变小，对于图16所示的第2区(2)的耗尽层的电压由于电阻分割而变大，图16所示的第2区(2)的电场呈现优势。这时，衬底电流1sub再次上长，形成图17(a)所示的衬底电流1sub的第2峰值(2)。
当低浓度的源漏区155的浓度分布是较低浓度时，衬底电流1sub的第1峰值(1)降低，电压Vgs在低区的漏耐压是有效的，然而，由于衬底电流1sub的第2峰值(2)比较高，故在电压Vgs高的区存在不具有耐压的问题。
当该源漏区155的表面浓度是较高浓度(例如，1×1017/cm3程度)时，如图18(a)所示，衬底电流1sub可以形成以某电压Vgs为峰值的1个峰值，然而，存在电压Vgs在低区不具有漏耐压的问题。图18(a)是表示相对于上述浓度的电压Vgs的衬底电流1sub的特性图(Vds＝60V)，图18(b)是表示相对于该电压Vds的电流1ds的特性图。这样，当低浓度的源漏区155是较低浓度时，不具有在电压Vgs的高区的耐压(图17(b)的区(I))，当低浓度的源漏区155是较高浓度时，不具有在电压Vgs的低区的耐压(图18(b)的区(II))。
在上述高耐压MOS晶体管构造(N沟道型情况)中，为了达到电场缓和，将上述低浓度的源漏区155的端部从第2栅极绝缘膜153端部后退大约2μm程度(开口宽度H)，可能实现大约80V程度的高耐压化。也就是，该开口宽度H部分的寄生电阻增大，由于漏电压集中在该部分，则可减少晶体管本体的电场，谋求高耐压化。
在现在开发中的95V工艺过程中，与上述80V工艺过程比较，电场更强，必须使上述低浓度的源漏区155的端部进一步从第2栅极绝缘膜153端部后退(图7所示箭头方向)。
然而，这时由于开口宽度H部分的增大，晶体管的3极管阈值电压(Vt)将达到很大的10V程度，非常难于处理。
发明内容
鉴于上述课题，本发明的目的是提供一种减少局部电流集中、可靠性高的半导体装置。
因而，本发明的目的是提供对应于上述各电压Vgs的电场集中处使低浓度的源漏区的浓度分布最佳化的半导体装置及其制造方法。并且，本发明的目的是提供一种不增大晶体管本体的电场而降低了阈值电压的半导体装置及其制造方法。本发明的半导体装置具有：栅极绝缘膜；由第1栅极绝缘膜和比上述第1栅极绝缘膜厚的选择氧化膜构成的第2栅极绝缘膜组成；使置于从上述第1栅极绝缘膜到上述第2栅极绝缘膜上在半导体衬底上面形成的栅电极；通过上述第1及第2栅极绝缘膜使与上述栅电极相邻并在该半导体衬底上形成的第1导电型体区；在该第1导电型体区内形成的沟道区及第2导电型源区；在离开上述第1导电型体区的位置上形成的第2导电型漏区；以及包围该漏区而形成的第2导电型漂移区，其特征是，上述第1导电型体区从上述栅电极下的有源区延伸形成到上述漏区侧，而且在从该漏区至到达上述有源区的位置形成第2导电型的杂质层。
一种半导体装置的制造方法，其特征是具有：在第1导电型半导体衬底内注入第2导电型杂质离子形成第2导电型阱区的工序；
在上述第2导电型阱区内分别注入并扩散第1导电型杂质和第2导电型杂质离子，通过使其扩散形成有一定间隔的低浓度第1导电型杂质层和低浓度第2导电型杂质层的工序；
从上述低浓度第2导电型杂质层到上述低浓度第1导电型杂质层的一部分，形成注入了第2导电型杂质的离子的离子注入层的工序；
在对上述衬底上的元件分离区及LOCOS氧化膜形成区进行选择氧化形成LOCOS氧化膜的同时，形成上述离子注入层被扩散而形成的中等浓度的第2导电型杂质层的工序；
在上述LOCOS氧化膜以外的区上形成栅极绝缘膜，以从该栅极绝缘膜跨越上述LOCOS氧化膜上的方式形成栅电极的工序；以及
以在上述低浓度第1导电型杂质层内形成的源形成区上和上述低浓度第2导电型杂质层内形成的漏形成区上具有开口的抗蚀剂膜为掩模注入第2导电型杂质，形成高浓度源漏区的工序。
附图说明
图1是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图2是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图3是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图4是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图5是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图6是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图7是表示本发明第1实施例的半导体装置的制造方法的剖面图。
图8是表示本发明第2实施例的半导体装置的制造方法的剖面图。
图9是表示本发明第2实施例的半导体装置的制造方法的剖面图。
图10是表示本发明第2实施例的半导体装置的制造方法的剖面图。
图11是表示本发明第2实施例的半导体装置的制造方法的剖面图。
图12是表示本发明第2实施例的半导体装置的制造方法的剖面图。
图13是表示本发明第2实施例的半导体装置的制造方法的剖面图。
图14是表示本发明第3实施例的半导体装置的剖面图。
图15是表示已有半导体装置的剖面图。
图16是表示已有半导体装置的剖面图。
图17是说明已有课题的图形。
图18是说明已有课题的图形。
具体实施方式
以下，参照附图说明本发明的半导体装置及其制造方法的第1
实施例。
实施例1
图1至图7是按各工序顺序表示本发明的LDMOS晶体管制造方法的剖面图，图示N沟道型LDMOS晶体管构造。省略了P沟道型LDMOS晶体管构造的说明，众所周知仅是导电型不同，是同样的构造。
首先，图1中，在P型半导体衬底101上形成衬垫氧化膜102后，以未图示的抗蚀剂膜为掩模在上述衬底101的所希望区注入N型杂质的离子，扩散后形成N型阱区103。在本工序中，作为N型杂质，例如以大约160KeV的加速电压在5×1012/cm2的注入条件下注入磷离子，并在大约1200℃下，使该磷离子进行16小时的热扩散。
接着，图2中，以在上述衬底101上形成的未图示的抗蚀剂膜为掩模在上述衬底101的所希望区注入N型杂质的离子。同样，以不同的抗蚀剂膜为掩模在上述衬底101的所希望区注入P型杂质的离子。然后，使上述离子注入的各杂质扩散，形成低浓度的N型层104(以下称为LN层104)以及低浓度的P型层105(以下称为LP层105)。上述LN层104构成漂移区，上述LP层105构成P型体区。本工序中，作为N型杂质，例如以大约100KeV的加速电压在4×1012/cm2的注入条件下注入磷离子；作为P型杂质，例如以大约80KeV的加速电压在1.2×1013/cm2的注入条件下注入硼离子，并在大约1100℃下，使各离子进行4小时的热扩散。
然后，图3中，以在上述衬底101上形成的未图示的抗蚀剂膜为掩模，从上述低浓度的LN层104到低浓度的LP层105(进入到后述的栅电极109下的一部分)注入N型杂质的离子，形成离子注入层106A。在本工序中，作为N型杂质，例如以大约100KeV的加速电压在4×1012/cm2的注入条件下注入磷离子。
在图4中，以在上述衬底101上形成的未图示的硅氮化膜为掩模选择氧化上述衬底表面的元件分离区及LOCOS氧化膜形成区，形成大约800nm程度膜厚的LOCOS氧化膜(与后述的栅极绝缘膜108一起完成作为栅极绝缘膜任务的LOCOS氧化膜107A以及作为元件隔离膜的LOCOS氧化膜107B)，与此同时，使上述离子注入层106A扩散，形成中等浓度的N型层106(以下称为SLN层106)。
在图5中，在上述LOCOS氧化膜107以外的上述衬底101上，用热氧化法形成大约45nm程度膜厚的栅极绝缘膜108。如后面详述，由于用LP层105完全覆盖有源区，故未在漏区111栅电极109之间外加高电压，则在源区110-衬底(Sub)101之间未加高电压的情况下，该栅极绝缘膜108的膜厚可以与5V系列的MOS晶体管栅极绝缘膜膜厚是相同程度，因此，可用同一工序形成。
在上述衬底101上形成导电膜后，使该导电膜构成从栅极绝缘膜108跨越上述LOCOS氧化膜107A上的图案，形成大约400nm程度膜厚的栅电极109。本实施例的栅电极109是以POCl3为热扩散源进行磷掺杂，由谋求导电化的多晶硅膜构成。换言之，也可以在该多晶硅膜上叠层钨硅化物(WSix)膜等构成硅化物电极。虽省略了图示的说明，但对该栅电极109下的沟道区112注入阈值(Vt)调整用的P型杂质的离子(例如硼离子)。
在图6中，以在上述LP层105(P型体区)内形成的源形成区上以及在上述LN层104(漂移区)内形成的漏形成区上具有开口部的未图示的抗蚀剂膜为掩模注入N型杂质，形成N型扩散区110(以下称为源区110)以及N型扩散区111(以下称为漏区111)。在本工序中，例如以大约70KeV的加速电压按1×1014/cm2的注入量注入磷离子，还例如以大约80KeV的加速电压按6×1015/cm2的注入量注入砷离子，形成所谓的DDD构造的源漏区。然而，上述源漏区110，111并不限定上述DDD构造，所谓LDD构造也是可以的。
为了取得上述LP层105(P型体区)的电位，在邻接上述源区110的位置形成高浓度的P型层113。在本工序中，作为P型杂质，例如以大约30KeV的加速电压按2×1015/cm2的注入量注入硼离子，形成该P型层113。
以下，如图7所示，与已有构成相同，使层间绝缘膜114介于中间形成源电极115、漏电极116后，形成未图示的钝化膜，完成半导体装置。
如以上说明那样，本发明中，使作为P型体区的LP层105的端部从有源区部(图7虚线所示F端)延至漏区111方向，与从该延伸区对应地从上述LN层104通过LOCOS氧化膜107A到达F端，形成作为电流通路的浅的SLN层106。本实施例中，上述SLN层106的深度比能完全耗尽化的1μm浅。更进一步说，若该SLN层106仅完成作为电流通路的桥接任务，形成较深就可以，然而在本发明中，形成较浅、较浓，则可更加提高驱动能力。
这样，本发明中，由于将电场集中处的LP端部延伸到电场集中相乘效应外的范围，则避免了局部电流集中，可以提高该半导体装置的驱动能力。
SLN层106完成了作为表面缓和型(RESURF)的任务，电场集中缓和了，可提高漏耐压。而且，由于该SLN层106较浅，即使其浓度较浓也完全耗尽化，具有上述SESURF效应，可使SLN层106较浓，实现低导通电阻化，能够提高驱动能力。
以上所述都与分散栅电极的电场集中处有关。
可以用LP层105覆盖整个有源区，在漏区-栅电极间不外加高电压，例如在栅电极109的输入电压是5V信号时，可使栅极绝缘膜108的膜厚薄到与5V系列同等程度，实现驱动能力提高。
本发明中，使P型体区的端部从有源区端部延至漏区方向，而且形成从漂移区到达上述有源区的电流通路，可以分散电场集中处，避免局部电流集中，能够提高半导体装置的驱动能力。
另外，通过由P型体区覆盖整个有源区，在漏区-栅电极间不外加高电压，例如在栅电极的输入电压是5V信号时，可使栅极绝缘膜的膜厚薄到与5V系列同等程度，可提高驱动能力。
以下，参照附图详细说明本发明的半导体装置及其制造方法的第2实施例。
实施例2
在图13中，1是导电型例如为P型的半导体衬底(浓度：大约3×1014/cm3)，在该衬底1上形成未图示的元件隔离膜(包含选择氧化膜9)和栅极氧化膜10，11是在该栅极氧化膜10上形成图案的栅电极。13、14是低浓度的源漏区，15、16是高浓度的源漏区，构成LDD(Lightly Doped Drain)构造的半导体装置(MOS晶体管)。
本发明的特征是：上述低浓度的源漏区13、14是由在从上述选择氧化膜9的端部后退的衬底表层位置形成的第1杂质区13A、14A和与上述栅极氧化膜10和选择氧化膜9的边界线附近邻接地形成的比上述第1杂质区13A、14A浓度低的第2杂质区13B、14B构成的，由此，由于对应于各电压Vgs的电场集中处构成低浓度的源漏区，则可对应于各种耐压。也就是，由低浓度的第2杂质区13B、14B(表面浓度：大约5×1016/cm3)形成已有(图16，图17)的第1区(1)，使其具有低Vgs耐压；由比第2杂质区13B、14B高的低浓度第1杂质区13A、14A(表面浓度：大约1×1017/cm3)形成第2区(2)，使其具有高Vgs耐压。
第1杂质区13A、14A的扩散深度Xj是大约1.5μm程度，第2杂质区13B、14B的扩散深度Xj是大约0.5μm程度，可实现在第2杂质区13B、14B的表面缓和型(RESURF)构造，可具有高耐压特性。这种RESURF技术已在特开平9-139438号公报等中公开。
以下，说明上述半导体装置的制造方法。
首先，在图8中，在上述衬底1(浓度：大约3×1014/cm3)上形成虚设氧化膜2以后，将第1抗蚀剂膜(第1杂质区13A、14A形成用)3作为掩模，注入第1杂质的离子(例如可以是磷离子、砷离子)，形成第1离子注入层4。本工序中，以大约100KeV的加速电压按5×1012/cm2的注入量，注入磷离子。
此外，如图9所示，将第2抗蚀剂膜5(第2杂质区13B、14B形成用)作为掩模，在衬底表层注入第2杂质的离子(例如可以是砷离子、磷离子)，形成第2离子注入层6。本工序中，以大约160KeV的加速电压按2×1012/cm2的注入量，注入砷离子。
接着，如图10所示，在上述衬底1上的衬垫氧化膜7上，以具有开口的硅氮化膜8为掩模，对衬底表面进行热氧化，在该衬底1上形成选择氧化膜9和元件隔离膜。在该热处理前，实施低浓度层形成用扩散工序，使上述第1和第2离子注入层4，6在衬底内扩散，形成第1和第2离子注入层4A，6A(后述的低浓度源漏区13，14)。
然后，如图11所示，对衬底表面进行热氧化，在上述选择氧化膜9以外的衬底区上形成栅极氧化膜10。接着，在整个面上形成导电膜(例如，也可以是掺磷的多晶硅膜，该多晶硅膜和钨硅化物膜构成的叠层膜)以后，使该导电膜形成图案，以从上述栅极氧化膜10跨越上述选择氧化膜9一部分的方式形成栅电极11。以上述选择氧化膜9和栅电极11为掩模，在衬底表层注入第3杂质的离子(例如，也可以是砷离子，磷离子)，形成第3离子注入层12。本工序中，以大约80KeV的加速电压按6×1015/cm2的注入量，注入砷离子。
此后，如图12所示，进行退火处理，使对上述衬底表层注入的上述第1、第2及第3杂质的离子扩散，形成具有第1、第2杂质浓度分布的低浓度源漏区13A、14A(表面浓度：大约1×1017/cm3)以及13B、14B(表面浓度：大约5×1016/cm3)；具有第3杂质浓度分布的高浓度源漏区15、16(浓度：大约5×1020/cm3)。
然后，如图13所示，使在整个表面形成的层间绝缘膜(未图示)介于中间，形成与高浓度源漏区15、16接触的源漏17、18，完成半导体装置。
如以上说明那样，本发明中，通过对应于各电压Vgs的电场集中处形成低浓度的源漏区13、14，则可对应于各种耐压。可将已往构成的大约80V程度的耐压提高到本发明构成的大约95V程度。
在本实施例的说明中，介绍了一个在P型半导体层(衬底或阱区等)上形成N沟道型MOS晶体管的例子，然而，在N型半导体层(衬底或阱区等)衬底上形成P沟道型MOS晶体管的情况也是一样的。
在本实施例的说明中，在源漏区两侧使选择氧化膜9介于中间形成栅电极11，然而，仅在一侧(例如，漏区侧)使选择氧化膜9介于中间形成栅电极11也是可以的。
本发明中，对应于各电压Vgs的电场集中处，以第1杂质区和第2杂质区构成低浓度的源漏区，可对应于各种耐压。通过再采用RESURF构造，可达到更高耐压化。
实施例3
下面说明本发明的第3实施例。
本发明的半导体装置的特征是：与低浓度的源漏区13A、14A相比，更深地形成上述第2实施例半导体装置的低浓度N型杂质区13C、14C。也就是，其特征具有：如图14所示，在P型半导体衬底1上形成的栅极氧化膜10；比该栅极氧化膜10膜厚厚的选择氧化膜9；在上述栅极氧化膜10上而且跨越选择氧化膜9一部分地形成的栅电极11；在从邻接上述栅电极11的选择氧化膜9的一端部后退的衬底表层上形成的N型低浓度源漏区13A、14A；以及邻接上述选择氧化膜9的另一端部在衬底表层形成的N型高浓度源漏区15、16，从上述选择氧化膜9的一端部到低浓度源漏区13A、14A端部，形成用于降低阈值电压的浓度更低的N型杂质区13C、14C。
其制造方法的特征是具有以下工序：如图8所示在P型半导体衬底表层上，以第1抗蚀剂膜3为掩模注入N型第1杂质的离子后，以图9所示的第2抗蚀剂膜5为掩模，在衬底表层中注入N型第2杂质的离子，如图10所示扩散第1和第2杂质。然后，在上述衬底上形成有开口的硅氮化膜8后，以该硅氮化膜8为掩模，使衬底表面热氧化并在该衬底上形成选择氧化膜9。接着，使衬底表面热氧化并在上述选择氧化膜9以外的衬底区形成栅极氧化膜10以后，以从该栅极氧化膜10跨越上述选择氧化膜9的一部分的方式形成栅电极11。然后，以上述选择氧化膜9和栅电极11为掩模，在衬底表层注入N型第3杂质的离子。并且，进行退火处理，扩散在上述衬底表层离子注入的上述第1和第3杂质，在从上述选择氧化膜9的一端部后退的衬底表层形成低浓度的N型源漏区13A、14A，与此同时，邻接于选择氧化膜9的另一端部在衬底表层形成高浓度的N型源漏区15、16，再使第2杂质扩散，从上述选择氧化膜9的一端部到低浓度的源漏区13A、14A端部，形成用于降低阈值电压的低浓度N型杂质区13C、14C。
图14中，1是导电型例如为P型的半导体衬底(浓度：大约3×1014/cm3)，在该衬底1上形成未图示的元件隔离膜(包含选择氧化膜9)和栅极氧化膜10，11是在该栅极氧化膜10上形成图案的栅电极。13A、14A是低浓度的源漏区(表面浓度：大约1×1017/cm3)，15、16是高浓度的源漏区(表面浓度：大约5×1020/cm3)，构成了LDD(Lightly Doped Drain)构造的半导体装置(MOS晶体管)。
本发明半导体装置的特征是：为了达到高耐压化，在从构成第2栅极氧化膜的选择氧化膜9的端部后退了的位置上配置了低浓度源漏区13A、14A而构成的上述半导体装置中，由于降低了3极管阈值电压(Vt)，故以从上述选择氧化膜9的端部跨越低浓度源漏区13A、14A的方式形成了所谓沟道桥接用低浓度杂质区13C、14C(表面浓度：大约5×1016/cm3)。
若采用本装置构造，在不增加晶体管本体的电场的情况下，可把阈值电压(Vt)减到与通常装置同等的阈值电压(Vt)。例如在大约95V高耐压MOS晶体管中，可将阈值电压(Vt)减到大约1.5V程度(已有构造为大约10V程度)。
由于仅以上述阈值电压(Vt)的降低效果为目标，故不必严密管理上述杂质区13C、14C的扩散深度Xj，制造工序不复杂。
其制造方法与上述第2实施例大致一样。
如以上说明，在本发明中，在使以往(图16)的低浓度源漏区155的端部从第2栅极绝缘膜153端部后退从而可实现高耐压化的半导体装置中，以从选择氧化膜9跨越低浓度的源漏区13A、14A的方式形成了沟道桥接用N型杂质区13C、14C，由此可降低阈值电压。
在本实施例的说明中，介绍了在P型半导体层(衬底或阱区等)上形成N沟道型MOS晶体管的例子，但在N型半导体层(衬底或阱区等)衬底上形成P沟道型MOS晶体管的情况也是一样的。
在本实施例的说明中，在源漏区的两侧使选择氧化膜9介于中间形成栅电极11，但仅在一侧(例如，漏区侧)使选择氧化膜9介于中间形成栅电极11也是可以的。
若采用本发明，以从第2栅极氧化膜跨越低浓度源漏区的方式形成了阈值电压降低(沟道桥接)用的低浓度杂质区，故不增大晶体管本体的电场即可降低阈值电压。

Claims (5)

1.一种半导体装置，具有：栅极绝缘膜，由第1栅极绝缘膜和比上述第1栅极绝缘膜厚的选择氧化膜构成的第2栅极绝缘膜组成；使置于从上述第1栅极绝缘膜到上述第2栅极绝缘膜上在半导体衬底上面形成的栅电极；通过上述第1及第2栅极绝缘膜使与上述栅电极相邻并在该半导体衬底上形成的第1导电型体区；在该第1导电型体区内形成的沟道区及第2导电型源区；在离开上述第1导电型体区的位置上形成的第2导电型漏区；以及包围该漏区而形成的第2导电型漂移区，其特征是，上述第1导电型体区从上述栅电极下的有源区延伸形成到上述漏区侧，而且在从该漏区至到达上述有源区的位置形成第2导电型的杂质层。
2.权利要求1记载的半导体装置，其特征是，上述第2导电型杂质层浓度，比上述第2导电型漂移区浓度高，但比上述第2导电型漏区浓度低。
3.权利要求2记载的半导体装置，其特征是，上述第2导电型杂质层被设置成复盖上述第2绝缘膜的全部底面。
4.权利要求3记载的半导体装置，其特征是，上述第2导电型杂质层被形成为从上述第1导电型体区开始中止于上述栅极绝缘膜边缘的漏侧。
5.一种半导体装置的制造方法，其特征是，具有：
在第1导电型半导体衬底内注入第2导电型杂质离子形成第2导电型阱区的工序；
在上述第2导电型阱区内分别注入并扩散第1导电型杂质和第2导电型杂质离子，通过使其扩散形成有一定间隔的低浓度第1导电型杂质层和低浓度第2导电型杂质层的工序；
从上述低浓度第2导电型杂质层到上述低浓度第1导电型杂质层的一部分，形成注入了第2导电型杂质的离子的离子注入层的工序；
在对上述衬底上的元件分离区及LOCOS氧化膜形成区进行选择氧化形成LOCOS氧化膜的同时，形成上述离子注入层被扩散而形成的中等浓度的第2导电型杂质层的工序；
在上述LOCOS氧化膜以外的区上形成栅极绝缘膜，以从该栅极绝缘膜跨越上述LOCOS氧化膜上的方式形成栅电极的工序；以及以在上述低浓度第1导电型杂质层内形成的源形成区上和上述低浓度第2导电型杂质层内形成的漏形成区上具有开口的抗蚀剂膜为掩模注入第2导电型杂质，形成高浓度源漏区的工序。
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