CN1589493A - 用于形成具有低寄生电阻的沟槽mosfet器件的方法 - Google Patents
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Abstract
提供一种用于在沟槽MOSFET器件中形成邻近外延层的上部内的第一导电类型源区的浅和深掺杂剂注入区的方法。该方法包括：(a)在外延层上形成构图的注入掩模，其中构图的注入掩模包括构图的绝缘区且至少覆盖部分源区，其中构图的注入掩模具有在邻近源区的至少部分外延层上的孔；(b)通过以下工序形成浅掺杂剂区，该工序包括：(1)通过孔在外延层的上部内以第一能级注入第二导电类型的第一掺杂剂以及(2)在高温下将第一掺杂剂从外延层的上表面扩散到第一深度；(c)通过以下工序形成深掺杂剂区，该工艺包括：(1)通过孔在外延层的上部内以第二能级注入第二导电类型的第二掺杂剂以及(2)在高温下将第二掺杂剂从外延层的上表面扩散到第二深度；(d)放大构图的绝缘区中的孔。在该方法中，第二能级大于第一能级，第二深度大于第一深度，以及第一和第二掺杂剂可以相同或不同。例如，可以使用本发明的方法形成包括多个沟槽MOSFET单元的器件。
Description
技术领域
本发明涉及沟槽MOSFET器件，更具体涉及具有低寄生电阻的沟槽MOSFET器件。
背景技术
沟槽MOSFET(金属-氧化物-半导体场-效应晶体管)是一种晶体管，其中垂直地形成沟道以及在源区和漏区之间延伸的沟槽中形成栅极。内衬薄绝缘层(如氧化层)以及填充导体(如多晶硅(即，多晶的硅))的沟槽允许更小地压缩电流，且由此提供更低的具体导通电阻值。例如，美国专利5,072,266、5,541,425、5,866,931以及6,031,931中公开了沟槽MOSFET晶体管的实例，在此通过引用将其结合进来。
作为具体例子，图1图示了美国专利5,072,266中公开的半个六角形沟槽MOSFET结构21。该结构包括n+衬底23，其上生长预定深度depi的轻掺杂n外延层25。在外延层25中设置p体区27(p，p+)。在所示的设计图中，p体区27基本上是平坦的(除中心区外)，且一般位于外延层的顶面下面，与外延层的顶面相距dmin。覆盖大部分p体区27的另一层28(n+)用作器件的源极。在外延层中设置了一系列六角形沟槽29，朝顶部开口且具有预定深度dtr。沟槽29一般内衬氧化物并填充导电的多晶硅，形成MOSFET器件的栅极。限定单元区31的沟槽29在水平剖面也是六角形。在单元区31内，p体区27向上延伸到外延层的顶面且在单元区31的顶面的水平截面中形成露出的图形33。在图示的具体设计图中，p体区27的p+中心部在外延层的表面下延伸至深度dmax，该深度dmax大于晶体管单元的沟槽深度dtr，以致击穿电压远离沟槽表面进入半导体材料的主体中。
一般的MOSFET器件包括在单个芯片(即，半导体晶片的一部分)内平行制造的许多单个MOSFET单元。因此，图1中示出的芯片包含许多六角形单元31(图示这些单元的五个部分)。通常使用除六角形结构以外的单元结构，包括正方形结构。在图1示出的设计图中，衬底区23担当所有单个MOSFET单元31的公共漏极接触。尽管未图示，MOSFET单元31的所有源极一般通过金属源极接触短接在一起，金属源极接触布置在n+源区28的顶上。绝缘区，如硼磷硅玻璃(未示出)，一般被放置在沟槽29中的多晶硅和金属源极接触之间，以防止栅极区与源区短路。因此，为了制造栅极接触，沟槽29内的多晶硅一般延伸到MOSFET单元31外的终止区，在终止区在多晶硅上设置金属栅极接触。由于多晶硅栅极区通过沟槽彼此互连，因此该布置为器件的所有栅极区设置单个栅极接触。由于该设计，尽管芯片包含单个晶体管单元31的矩阵，但是这些单元31相当于单个大的晶体管。
已经发现，随着p-体区上的薄层电阻增加，穿过p-体区的电压降也增加，使通过源区、体区以及漏区形成的寄生NPN-型晶体管更易于被偶然地导通。例如，在雪崩击穿过程中，寄生晶体管可能被偶然地激活，这可能严重地降低器件的整体性能，以及甚至可以引起器件永久性损坏。
美国专利6,031,265中描述了可以减小沟槽MOSFET器件中的体区的阻抗(由此减小穿过体区的电压降)的一种方法。图2来自该专利且说明沟槽MOSFET的一部分，其中N+衬底105支撑N外延层110。该器件的每个晶体管单元包括沟槽栅极125、N+源区140以及P-体区130。一般也设置绝缘层145。每个晶体管单元还包括形成在P-体区中的深P+区。深P+区138具有比周围的p-体区更高的P-掺杂剂浓度，降低P-体区130的寄生电阻并提高晶体管单元的鲁棒性(robustness)。实现这些是因为穿过器件的体区的电压降被减小，同样减小寄生电阻由此减小偶然地导通寄生NPN-型晶体管的可能性。在体区130中还设置浅P+区139，以减小金属接触170的接触电阻。
在美国专利6,031,265描述的工艺中，通过在绝缘层145中形成的最终接触孔注入用来形成深P+区138和浅P+区139的P-型掺杂剂。因为在后续扩散过程中掺杂剂可能移动到体区130的沟道中(沿沟槽栅极125发现)且不利地影响器件性能，应该关注以确保足够地远离沟道注入P-掺杂剂。但是，该作用可能限制更宽的绝缘层145孔的使用，因为这种使用将使P-掺杂剂放置邻近沟道。例如，更宽的绝缘层145孔可能是希望的，因为它们为器件的源区140提供更大的接触面积。
发明内容
本发明提供一种用于形成具有低寄生电阻的沟槽MOSFET器件的改进方法。
根据本发明的实施例，提供一种用于形成包括多个沟槽MOSFET单元的器件的方法。该方法包括：(a)提供第一导电类型的衬底；(b)在衬底上淀积第一导电类型的硅外延层，该外延层具有比衬底更低的多数载流子浓度；(c)刻蚀从外延区的上表面到外延区中的沟槽；(d)形成内衬至少部分沟槽的第一绝缘区；(e)在沟槽内且邻近第一绝缘区形成导电区；(f)在外延层的上部内形成第二导电类型的体区；(g)在邻近沟槽的体区的上部内形成第一导电类型的源区；(h)在外延层上形成构图的注入掩模，构图的注入掩模包括构图的第二绝缘区，其中构图的注入掩模具有在邻近源区的至少部分体区上的孔，其中构图的注入掩模至少覆盖部分导电区，以及其中构图的注入掩模至少覆盖部分源区；(i)通过以下工序形成浅掺杂剂区，该工序包括：(1)通过孔在体区的上部内以第一能级注入第二导电类型的第一掺杂剂，以及(2)在高温下将第一掺杂剂从外延层的上表面扩散到第一深度；(j)通过以下工序形成深掺杂剂区，该工艺包括：(1)通过孔在体区的上部内以第二能级注入第二导电类型的第二掺杂剂，以及(2)在高温下将第二掺杂剂从外延层的上表面扩散到第二深度；(k)放大构图的第二绝缘区中的孔；以及(1)形成邻近源区的上表面和浅掺杂区的上表面的导电源极接触。在该方法中，深和浅掺杂剂区每个具有比体区更高的多数载流子浓度，第二能级大于第一能级，第二深度大于第一深度，第一和第二掺杂剂可以相同或不同。
除导电源极接触之外，邻近半导体衬底也有利地形成导电漏极接触，邻近远离源区的导电区的上表面有利地形成导电栅极接触。
在许多优选实施例中，构图的注入掩模包括布置在构图的第二绝缘区(例如可能是构图的BPSG区)上的构图的掩模层。可以通过一种方法形成这种构图的注入掩模，该办法包括：(a)淀积第二绝缘材料层，(b)在第二绝缘材料层上形成构图的掩模层，以及(c)刻蚀未被构图的掩模层覆盖的区域中的第二绝缘材料层，以形成构图的第二绝缘区。在这些实施例中，在第一和第二掺杂剂的注入之后和扩散之前有利地除去构图的掩模层。
优选，第一导电类型是N-型导电，第二导电类型是P-型导电。在此情况下，第一和第二掺杂剂优选是硼掺杂剂。
在某些优选实施例中，源区从外延层表面延伸的深度是第一和第二深度的中间。
根据本发明的一个优选实施例：(a)构图的注入掩模包括布置在构图的BPSG层上的构图掩模层；(b)该构图掩模层在第一和第二掺杂剂注入之后和扩散之前被除去；(c)通过空白(blank)湿刻蚀步骤放大构图的BPSG层中的孔；以及(d)该器件被加热，以增加温度，该温度足以(1)使BPSG层回流和(2)扩散第一和第二掺杂剂至第一和第二深度。
根据另一个优选实施例，提供一种用于形成包括多个沟槽MOSFET单元的器件的方法。该方法包括：(a)提供N-型硅衬底；(b)在衬底上淀积N-型硅外延层，外延层具有比衬底更低的多数载流子浓度；(c)刻蚀从外延区的上表面到外延区中的沟槽；(d)形成内衬至少部分沟槽的氧化硅区；(e)在邻近氧化硅区的沟槽内形成掺杂的多晶硅区；(f)在外延层的上部内形成P-型体区；(g)在邻近沟槽的体区上部内形成N-型源区；(h)在外延层上形成构图的注入掩模，其中构图的注入掩模具有在邻近源区的至少部分体区上的孔，其中构图的注入掩模至少覆盖部分掺杂的多晶硅区，其中构图的注入掩模至少覆盖部分源区，以及其中构图的注入掩模包括布置在构图的BPSG区上的构图掩模区；(i)通过以下工序形成浅掺杂剂区，该工序包括：(1)通过孔在体区的上部内以第一能级注入第一P-型掺杂剂，以及(2)在高温下将第一掺杂剂从外延层的上表面扩散到第一深度；(j)通过以下工序形成深掺杂剂区，该工序包括：(1)通过孔在体区的上部内以第二能级注入第二P-型掺杂剂，和(2)在高温下将第二掺杂剂从外延层的上表面扩散到第二深度；以及(k)通过空白湿刻蚀步骤放大构图的PBSG区中的孔。在该方法中，深和浅掺杂剂区每个具有比体区更高的多数载流子浓度，第二能级大于第一能级，第二深度大于第一深度，第一和第二P-型掺杂剂可以相同或不同。
根据本发明的另一个实施例，提供一种用于在沟槽MOSFET器件中的外延层的上部内形成邻近第一导电类型的源区的浅和深掺杂剂注入区的方法。该方法包括：(a)在外延层上形成构图的注入掩模，其中构图的注入掩模包括构图的绝缘区且至少覆盖部分源区，其中构图的注入掩模具有在邻近源区的至少部分外延层上的孔；(b)通过以下工序形成浅掺杂剂区，该工序包括：(1)通过孔在外延层的上部内以第一能级注入第二导电类型的第一掺杂剂以及(2)在高温下将第一掺杂剂从外延层的上表面扩散到第一深度；(c)通过以下工序形成深掺杂剂区，该工艺包括：(1)通过孔在外延层的上部内以第二能级注入第二导电类型的第二掺杂剂和(2)在高温下将第二掺杂剂从外延层的上表面扩散到第二深度；以及(d)放大构图的绝缘区中的孔。在该方法中，第二能级大于第一能级，第二深度大于第一深度，第一和第二掺杂剂可以相同或不同。
本发明的一个优点是提供一种具有提高的寄生电阻的沟槽MOSFET器件，由此具有雪崩-处理能力。
本发明的另一个优点是提供一种能可靠地形成沟槽MOSFET器件的方法，该沟槽MOSFET器件具有改进的雪崩-处理能力。
本发明的另一个优点是提供形成沟槽MOSFET器件的方法，其中沟槽MOSFET器件的绝缘层内的最终孔可以被控制，与器件的深和浅P+区的注入位置无关。
本发明的另一个优点是描述了形成具有深和浅P+区的沟槽MOSFET器件的方法，其中可以产生相对大的源区接触面积而不危及体区的沟道部分的掺杂完整性。
所属领域的普通技术人员在阅读下面的详细描述和权利要求书后，将立即明白本发明的这些及其他实施方案和优点。
附图说明
图1是现有技术中的沟槽MOSFET器件的示意性部分剖面图。
图2是现有技术中的沟槽MOSFET器件的示意性部分剖面图。
图3是根据本发明制造的沟槽MOSFET器件的示意性部分剖面图。
图4A至4D图示了根据本发明的实施例制造图3的沟槽MOSFET器件的方法的示意性部分剖面图。
具体实施方式
现在参考附图更完全地描述本发明，其中示出本发明的优选实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。
图3A图示了根据本发明的实施例的沟槽MOSFET。在所示的沟槽MOSFET中，在N+衬底200上设置外延层201。
在该具体实例中的N+衬底200是具有例如从10至25的密耳厚度范围，以及具有例如从1019至1020cm-3的净掺杂浓度范围的硅衬底。
在外延层201的下部中发现N区202。在该实例中，该区具有例如1至5微米的厚度范围，以及具有例如从1015至1016cm-3的净掺杂浓度范围。
在外延层201的中部发现P体区204b。在所示的实例中，这些P-体区204b从外延层201的上表面延伸例如1至2微米的深度，以及具有例如1016至1017cm-3的净掺杂浓度范围。
在外延层201的上部发现深P+区204d。在所示的实例中，这些深P+区204d距外延层201的上表面例如0.3至0.7微米的深度范围，以及具有例如1018至1019cm-3的净掺杂浓度范围。
在深P+区204d上发现浅P+区204s。在所示的实例中，这些浅P+区204s距外延层的上表面例如0.2至0.5微米的深度范围，以及具有例如1019至1020cm-3的净掺杂浓度范围。
外延层内形成的沟槽内衬有绝缘体210并填充导体211，绝缘体210如氧化硅，导体211如掺杂的多晶硅填充，提供器件的栅电极功能。沟槽从外延层201的上表面延伸例如1.5至3微米的深度和例如0.4至0.8微米的宽度。氧化硅(一般是二氧化硅)用作绝缘体210，它可以是例如500至700埃的厚度。多晶硅用作导体211，它可以具有例如1至15Ω/sq的电阻率。沟槽之间的区域基于它们的形状常常称为“台面”或“沟槽台面”。这些区域有例如1.5至4微米的宽度范围。
图3的沟槽MOSFET器件也包含N+源区212，N+源区212从外延层201延伸例如0.3至0.5微米的深度，以及具有例如1020至1021cm-3的净掺杂浓度范围。
金属源极接触218与N+源区212和浅P+区204s电接触。绝缘区，如BPSG(硼磷硅玻璃)区216，阻止与栅电极有关的掺杂多晶硅区211通过源极接触218短路到N+源区212。分开的金属栅接触(未示出)一般连接到位于沟槽MOSFET单元的区域外面的多晶硅211的栅极延伸(runner)部分。金属漏接触(未示出)一般也邻近N+衬底200设置。
尽管不希望被理论约束，但是与美国专利6,031,265中的先前论述一样，认为深P+区204d减小了单元的寄生电阻，而浅P+区204s减小了源极接触218的接触电阻。
现在根据本发明的实施例，描述用于制造如图3示出的沟槽MOSFET的方法。如上所述，本发明的方法允许控制深和浅P+区的注入位置，与图3中的BPSG区216内的最终孔无关。结果，可以提供具有相对大的源区接触面积的沟槽MOSFET，而不危机体区的沟道部分的掺杂完整性。
现在转向图4A，在N+掺杂的衬底200上最初生长N掺杂的外延层201。N+掺杂衬底200例如可以是10至25密耳的厚度，以及具有1019至1020cm-3的净N-型掺杂浓度范围。外延层201可以具有例如1015至1016cm-3的净N-型掺杂浓度，以及可以具有2至7微米的厚度范围。
然后通过注入和扩散在外延层201中形成P体区204b。例如，可以在20至50keV下用5×1013至6×1013剂量的硼注入外延层201，接着在1100至1200℃下扩散60至150分钟。这制造出1至2微米的厚度以及具有1016至1017cm-3的净P-型掺杂浓度的P体区204b。在该步骤之后，部分外延层201剩下(即，N区202)，例如1至5微米的厚度。在外延层201上注意N区202具有n-型掺杂浓度。然后形成构图的沟槽掩模层203。图4A中示出了所得的结构。
然后通过构图沟槽掩模203中的孔例如通过干各向异性刻蚀步骤刻蚀沟槽。在该实例中的沟槽深度约为1.5至3微米。由于该沟槽-形成步骤而产生不连续的P体区204b。通常在沟槽内生长牺牲氧化层，然后去除，如本领域所知。然后在沟槽底部上生长氧化层210，例如通过900至1100℃时50至90分钟的湿或干氧化，氧化层210优选是500至700埃的厚度。这些氧化层210的部分最终形成用于完成器件的栅氧化区。
然后用多晶硅层覆盖结构的表面并填充沟槽，优选使用CVD。多晶硅一般掺杂N-型，以减小它的电阻率。例如可以在用氯化磷的CVD过程中或通过注入砷或磷进行N-型掺杂。然后例如通过反应离子刻蚀法刻蚀多晶硅层。由于考虑刻蚀均匀性，因此沟槽部分内的多晶硅层通常被略微过刻蚀，这样形成的多晶硅栅极区211一般具有在外延层204b的相邻表面下0.1至0.2微米的顶面。图4B中示出了所得的结构。
在该结构上设置构图的源区掩模(未示出)。然后通过源区掩模中的孔注入N-掺杂剂，如砷或磷，在外延层的上部中形成N+源区212，接着进行高温扩散工艺。优选通过注入氧化物进行注入，以避免在源区的形成过程中注入-沟道效应、注入损坏以及重金属污染。例如，结构可以在80至100keV下用1016至1017剂量的磷注入，接着剥离源区掩模和在900至1000℃下进行30至60分钟扩散。这制造出N+源区212，N+源区212从外延层表面延伸0.3至0.5微米的深度，以及具有例如1020至1021cm-3的净掺杂浓度范围。图4C中示出了所得的结构。
然后例如通过PECVD在整个结构上淀积绝缘层，优选0.8至1.2微米厚的BPSG(硼磷硅玻璃)层。设置具有构图的掩模层205的结构之后，刻蚀该结构，一般通过反应离子刻蚀，除去未被掩模层205保护的结构的BPSG和氧化物部分。该步骤形成独特(distinct)的BPSG区216，建立用于器件的注入孔。示出的截面BPSG区216之间的距离一般在1和2微米之间的范围。
然后在两个步骤中通过注入孔注入硼：低能量注入步骤和高能量注入步骤。例如，该结构可以经历在80至120keV时用1013至1014剂量的硼的高能量注入，接着在30至50keV时用1014至1015剂量的硼的低能量注入。另外，低能量注入可以在高能量注入之前。这些步骤制造图4D中所示的结构。图4D的上虚线表示在结构内存在低-能量注入的硼，而下虚线表示在结构内存在高能量注入的硼。
然后除去抗蚀剂层205，使用湿刻蚀工艺如缓冲HF来空白(blank)刻蚀BPSG区216，以提供目标尺寸的接触窗口。在该阶段BPSG区216之间的距离一般介于1.5和2.5微米之间。然后BPSG在900至1000℃下进行回流步骤20至50分钟，以制造具有图3所示的最终形状的BPSG区。该回流步骤也扩散高和低能量注入的硼到它的最终分布，分别形成深P+区204d和浅P+区204s。如上所述，深P+区204d一般从外延层的上表面延伸例如0.3至0.7微米的深度，以及具有例如1018至1019cm-3的净掺杂浓度范围。同时，浅P+区204s一般从外延层的上表面延伸例如0.2至0.5微米的深度，以及具有例如1019至1020cm-3的净掺杂浓度范围。
然后淀积金属接触层，形成源极接触218。一般也设置栅极和漏极接触(未示出)。所得的结构如图3所示。
因此，通过使用用于高-和低-能量硼注入步骤的相对小的BPSG注入孔，在距沟槽足够大的距离处注入硼，以防止在后续扩散步骤过程中硼横向进入沟道区。而且，由于上述沟道扩散的威胁，通过随后增加BPSG层中的孔尺寸(例如，通过空白(blank)刻蚀)，提供具有大于其它方式的孔的最终接触窗口。结果，提供具有可接受的寄生电阻的器件，而同时具有大的接触面积且因此具有低的导通电阻。
尽管在此具体地图示和描述了各种实施例，应当理解，在不脱离本发明的精神和想要的范围条件下对本发明的改进和改变都被上述教导所覆盖，且落在所附权利要求的范围内。作为一个具体例子，本发明的方法可以用来形成各个半导体区的导电性与在此描述的那些相反的结构。
Claims (20)
1、一种形成包括多个沟槽MOSFET单元的器件的方法，所述方法包括：
提供第一导电类型的衬底；
在所述衬底上淀积所述第一导电类型的外延层，所述外延层具有比所述衬底更低的多数载流子浓度；
刻蚀从所述外延区的上表面到所述外延区中的沟槽；
形成内衬至少部分所述沟槽的第一绝缘区；
在所述沟槽内且邻近所述第一绝缘区形成导电区；
在所述外延层的上部内形成第二导电类型的体区；
在邻近所述沟槽的所述体区的上部内形成所述第一导电类型的源区；
在所述外延层上形成构图的注入掩模，所述构图的注入掩模区包括构图的第二绝缘区，其中所述构图的注入掩模具有在邻近所述源区的至少部分所述体区上的孔，其中所述构图的注入掩模覆盖至少部分所述导电区，以及其中所述的构图注入掩模覆盖至少部分所述的源区；
通过以下工序形成浅掺杂剂区，该工序包括：(a)通过所述孔在所述体区的上部内以第一能级注入所述第二导电类型的第一掺杂剂，以及(b)在高温下将所述第一掺杂剂从所述外延层的所述上表面扩散到第一深度；
通过以下工序形成深掺杂剂区，该工艺包括：(a)通过所述孔在所述体区的上部内以第二能级注入所述第二导电类型的第二掺杂剂，以及(b)在高温下将所述第二掺杂剂从所述外延层的所述上表面扩散到第二深度，其中所述第一和第二掺杂剂可以相同或不同，其中所述深和浅掺杂剂区每个具有比所述体区更高的多数载流子浓度，其中所述第二能级大于所述第一能级，以及其中所述第二深度大于所述第一深度；
放大所述构图的第二绝缘区中的孔；和
形成邻近所述源区的上表面和所述浅掺杂区的上表面的导电源极接触。
2、如权利要求1所述的方法，其中，所述构图的注入掩模包括布置在所述构图的第二绝缘区上的构图掩模层。
3、如权利要求2所述的方法，其中，通过一种方法形成所述构图的注入掩模，该方法包括：(a)淀积第二绝缘材料层，(b)在所述第二绝缘材料层上形成所述构图的掩模层，以及(c)刻蚀未被所述构图的掩模层覆盖的区域中的所述第二绝缘材料层，以形成构图的第二绝缘区。
4、如权利要求1所述的方法，其中，所述第一导电类型是N-型导电，所述第二导电类型是P-型导电。
5、如权利要求1所述的方法，其中，所述源区从所述外延层表面延伸至第三深度，其中所述第一深度比所述第三深度浅，以及其中所述第二深度比所述第三深度更深。
6、如权利要求1所述的方法，其中，所述构图的第二绝缘区是构图的BPSG区。
7、如权利要求6所述的方法，其中，通过空白湿刻蚀步骤放大所述孔。
8、如权利要求1所述的方法，
其中，所述构图的注入掩模包括布置在构图的BPSG层上的构图掩模层；
其中，在所述第一和第二掺杂剂注入之后和扩散之前除去所述的构图掩模层；
其中，通过空白湿刻蚀步骤放大所述构图的BPSG层中的所述孔；和
其中，所述器件被加热，以增加温度，该温度(a)足以使所述的BPSG层回流和(b)足以扩散所述的第一和第二掺杂剂至所述的第一和第二深度。
9、如权利要求4所述的方法，其中，所述的第一和第二掺杂剂是硼掺杂剂。
10、如权利要求1所述的方法，其中，在所述的第一掺杂剂之前注入所述的第二掺杂剂。
11、如权利要求1所述的方法，其中，通过在所述外延层的区域中形成所述沟槽来形成所述体区，在所述外延层内所述第二导电类型的掺杂剂已经注入并扩散。
12、如权利要求1所述的方法，还包括：形成邻近所述半导体衬底的导电漏极接触，以及形成邻近远离所述源区的所述导电区的上表面的导电栅极接触。
13、一种用于在沟槽MOSFET器件中形成邻近外延层上部内的第一导电类型源区的浅和深掺杂剂注入区的方法，所述方法包括：
在所述外延层上形成构图的注入掩模，所述的构图注入掩模包括构图的绝缘区，所述的构图注入掩模覆盖至少部分所述源区，以及所述的构图注入掩模具有在邻近所述源区的至少部分所述外延层上的孔；
通过以下工序形成浅掺杂剂区，该工序包括：(a)通过所述孔在所述外延层的上部内以第一能级注入第二导电类型的第一掺杂剂，以及(b)在高温下将所述第一掺杂剂从所述外延层的上表面扩散到第一深度；
通过以下工序形成深掺杂剂区，该工艺包括：(a)通过所述孔在所述外延层的上部内以第二能级注入所述第二导电类型的第二掺杂剂，以及(b)在高温下将所述第二掺杂剂从所述外延层的所述上表面扩散到第二深度，其中所述第一和第二掺杂剂可以相同或不同，其中所述第二能级大于所述第一能级，以及其中所述第二深度大于所述第一深度；和
放大所述构图的绝缘区中的孔。
14、如权利要求13所述的方法，其中，所述构图的注入掩模包括布置在所述构图的绝缘区上的构图掩模层；
15、如权利要求13所述的方法，其中，所述构图的绝缘区是构图的BPSG区。
16、如权利要求15所述的方法，其中，通过空白湿刻蚀步骤放大所述孔。
17、如权利要求13所述的方法，
其中，所述构图的注入掩模包括布置在构图的BPSG层上的构图掩模层；
其中，在所述第一和第二掺杂剂注入之后和扩散之前除去所述的构图掩模层；
其中，通过空白湿刻蚀步骤放大所述构图的BPSG层中的所述孔；和
其中，所述器件被加热，以增加温度，该温度足以(a)使所述的BPSG层回流和(b)扩散所述的第一和第二掺杂剂至所述的第一和第二深度。
18、一种形成包括多个沟槽MOSFET单元的器件的方法，所述方法包括：
提供N-型硅衬底；
在所述衬底上淀积N-型硅外延层，所述外延层具有比所述衬底更低的多数载流子浓度；
刻蚀从所述外延区的上表面到所述外延区中的沟槽；
形成内衬至少部分所述沟槽的氧化硅区；
在邻近所述氧化硅区的所述沟槽内形成掺杂的多晶硅区；
在所述外延层的上部内形成P-型体区；
在邻近所述沟槽的所述体区上部内形成N-型源区；
在所述外延层上形成构图的注入掩模，其中所述构图的注入掩模具有在邻近所述源区的至少部分所述体区上的孔，其中所述构图的注入掩模覆盖至少部分所述掺杂多晶硅区，以及其中所述的构图注入掩模覆盖至少部分所述的源区，以及其中所述构图的注入掩模包括布置在构图的BPSG区上的构图掩模区；
通过以下工序形成浅掺杂剂区，该工序包括：(a)通过所述孔在所述体区的上部内以第一能级注入第一P-型掺杂剂，以及(b)在高温下将所述第一掺杂剂从所述外延层的所述上表面扩散到第一深度；
通过以下工序形成深掺杂剂区，该工艺包括：(a)通过所述孔在所述体区的上部内以第二能级注入第二P-型掺杂剂，以及(b)在高温下将所述第二掺杂剂从所述外延层的所述上表面扩散到第二深度，其中所述第一P-型掺杂剂和所述第二P-型掺杂剂可以相同或不同，其中所述深和浅掺杂剂区每个具有比所述体区更高的多数载流子浓度，其中所述第二能级大于所述第一能级，以及其中所述第二深度大于所述第一深度；和
通过空白湿刻蚀步骤放大所述构图的PBSG区中的孔。
19、如权利要求18所述的方法，
其中，在所述第一和第二掺杂剂注入之后和扩散之前除去所述的构图掩模层；和
其中，所述器件被加热，以增加温度，该温度(a)足以使所述的BPSG层回流和(b)足以扩散所述的第一和第二掺杂剂至所述的第一和第二深度。
20、如权利要求19所述的方法，其中，所述的第一和第二P-型掺杂剂是硼掺杂剂。
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