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CN1320968A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的是确保高耐压MOS晶体管的耐压不变且能有低导通电阻,在本发明中,具有从在P型半导体衬底1内形成的N型阱区2上形成的第1栅氧化膜横跨到由选择性氧化膜构成的第2栅氧化膜8A上而形成的栅电极10;与该栅电极10邻接地形成的P型源区11;在与上述栅电极10隔开的位置上形成的P型漏区12;以及包围该漏区12而形成的P型漂移区(LP层4),其特征是还形成了P型杂质层(FP层7A)使其与上述漏区12邻接。

Description

半导体装置及其制造方法
本发明有关一种半导体装置及其制造方法，进一步来说，是有关一种不损害高耐压MOS晶体管的耐压，而能达到低导通电阻的技术。
以下，边参照附图边说明现有的半导体装置，特别是P沟型MOS晶体管。
图15中，51是例如P型的半导体衬底(Psub)，52是N型阱区(NW)，该N型阱区52内形成有LP层53A(构成漂移区)。54A、54B分别是用LOCOS法形成的选择性氧化膜。它们是分别构成栅氧化膜和元件隔离膜的选择性氧化膜。
55是栅氧化膜，56是从上述栅氧化膜55横跨到由选择性氧化膜构成的膜厚厚的第2氧化膜54A上而形成的栅电极，57A、58A是与上述栅电极56邻接而形成的P+型的源区和在与栅电极56隔开的位置形成的P+型的漏区。
上述现有的半导体装置，如图15所示，为达到高耐压，采用了具有深扩散的漂移区(LP(低浓度P型)层53A)，使之包围上述漏区58A的LDD结构。
但是，就上述漂移区(LP层53A)的浓度与源-漏区间耐压(BVDS)来说，存在图16所示的相关关系，因此，该漂移区(LP层53A)的浓度上存在上限值，如果提高到其以上浓度，源-漏间耐压降低，就不可能减少漂移区(LP层53A)的电阻值。
以下，边参照附图边说明现有的半导体装置，特别是N沟型MOS晶体管。另外，对与上述P沟型MOS晶体管同等的结构，将给予相同标号并简略说明。
图17中，51是例如P型半导体衬底，在该衬底51内形成有LN(低浓度N型)层53B(构成漂移区)。54A、54B是用LOCOS法形成的选择性氧化膜，分别构成第2栅氧化膜和元件隔离膜。
55是栅氧化膜，56是从上述栅氧化膜55横跨到上述第2栅氧化膜54A上而形成的栅电极，57B、58B是与上述栅电极56邻接而形成的N+型的高浓度源区和在与栅电极56隔开的位置形成的N+型高浓度漏区。
为了获得高耐压，上述现有的半导体装置，如图17所示，是具有深扩散的漂移区(LN层53B)使之包围上述漏区58B的单侧LDD结构的半导体装置。
在上述那样的单侧LDD结构的半导体装置中，该漂移区53B的部分因变成高电阻，而成了驱动能力下降的主要原因。
并且，在只有对该漂移区一侧加高电压的单侧LDD结构的半导体装置中，为了缓和电场集中，如上述那样漏区一侧以低浓度的漂移区(LN层53B)包围高浓度的漏区58B，然而源区一侧只是高浓度源区57B而已。
即使是这种结构的半导体装置也与静态的耐压有关，特别不成问题。然而，工作时，却发生了以下说明的问题。
即，在由源区(发射区)、衬底(基区)、而且漏区(集电区)构成的双极结构中，由于高浓度源区57露出来，故发射极区的载流子的注入效率高，衬底电流Isub大，因而双极晶体管就很容易导通了。
也就是说，由于双极晶体管的电流增益β高，与两侧LDD结构的半导体装置相比较，工作时的漏区耐压下降了。
在这里，为了提高工作时的漏区耐压，需要降低衬底电流Isub。即，需要进一步减弱漏区电场。
可是，如果为了减少衬底电流Isub，将整个低浓度的漏区(LN层53B)杂质浓度降低，则如图18实线所示，随着电压Vgs增大而使衬底电流Isub变成具有2个峰((1)(2))的双峰结构。
而且，在该低浓度的漂移区(LN层53B)为更低浓度的情况下，衬底电流Isub的第1峰(1)是低的，虽然低Vgs时的漏区耐压提高，但由于衬底电流Isub的第2峰(2)变得比较高，所以高Vgs时的漏区耐压下降了。
相反，若提高整个低浓度的漂移区(LN层53B)的杂质浓度，则如图18点划线所示，衬底电流Isub形成以某一电压Vgs为峰点的一个峰，对高Vgs时的漏区耐压有效，但是存在着低Vgs时的漏区耐压不佳的问题。
这样一来，如使整个低浓度的漂移区(LN层53B)杂质浓度一样改变，就不可能从低Vgs时的漏区耐压与高Vgs时的漏区耐压中选出折中关系。
并且，若采用一般使用的两侧LDD结构，则电流增益β下降而确实能保持耐压，但本来，尽管源区一侧不需要耐压，但通过在源区一侧也采用通常的LDD结构，而具有与漏区一侧同样的漂移区距离(L)，导通电阻上升，驱动能力下降。
本发明是鉴于上述实情而进行的，其目的是谋求降低导通电阻。
并且，其目的是通过获得降低导通电阻，而达到缩小该晶体管的专用面积。
因而，鉴于上述问题，本发明的半导体装置(高耐压MOS晶体管)，其特征在于具有：从在第1导电型的半导体层上形成的第1栅氧化膜横跨到比上述第1栅氧化膜的膜厚大的第2栅氧化膜上而形成的栅电极；与该栅电极邻接而形成的第2导电型的源区；在与上述栅电极隔开的位置形成的第2导电型的漏区；以及包围该漏区而形成的第2导电型的漂移区，通过该漂移区内形成更高浓度的第2导电型杂质层，使得漂移区的电阻值降低。
并且，其特征是上述第2导电型杂质层是从至少上述漏区的一个端部到与上述栅电极的一个端部邻接而形成的。
进而，上述半导体装置的制造方法中，通过对第1导电型的半导体层内进行第2导电型杂质的离子注入并进行扩散而形成第2导电型层。而且，在上述半导体层上的规定区域形成耐氧化性膜，进而，在包括上述耐氧化性膜的上述半导体层的规定区域形成抗蚀剂膜。接着，以上述耐氧化性膜和上述抗蚀剂膜为掩模，进行第2导电型杂质的离子注入并在上述半导体层上的规定区域形成离子注入层，除去上述抗蚀剂膜后，以上述耐氧化性膜为掩模对半导体层进行LOCOS氧化而形成选择性氧化膜，同时使上述离子注入层扩散而形成第2导电型杂质层。其次，以上述选择性氧化膜为掩模对上述半导体层上进行热氧化并形成第1栅氧化膜，从上述第1栅氧化膜横跨到选择性氧化膜(第2栅氧化膜)上形成栅电极。而且，其特征是具有以上述栅电极和上述选择性氧化膜为掩模，进行第2导电型杂质的离子注入，与上述栅电极邻接形成第2导电型的源区，同时在与上述栅电极隔开的位置形成第2导电型的漏区的工序。
并且，其特征是上述第2导电型杂质层是通过转用在通常耐压的MOS晶体管的元件隔离膜下形成的沟道截断层形成工序，在同一工序形成的。
进而，在本发明的第2方面，在具有从形成于第1导电型的半导体层上的第1栅氧化膜横跨到膜厚比上述第1栅氧化膜大的第2栅氧化膜上而形成的栅电极；与该栅电极邻接而形成的第2导电型的源区；在与上述栅电极隔开的位置形成的第2导电型的漏区；以及包围该漏区而形成的第2导电型的漂移区的半导体装置中，其特征是包围上述高浓度漏区的附近来形成具有浓度比该漏区浓度低且比上述漂移区的浓度高的第2导电型杂质层。
并且，本发明的第2半导体装置的制造方法中，对上述第1导电型的半导体层内进行第2导电型杂质的离子注入而形成第1离子注入层；通过使其扩散形成第2导电型的低浓度漂移区后，对该漂移区内进行第2导电型杂质的离子注入而形成第2离子注入层。接着，在上述半导体层上的规定区域形成耐氧化性膜，并在包括该耐氧化性膜的上述半导体层上的规定区域形成抗蚀剂膜后，以上述耐氧化性膜和上述抗蚀剂膜为掩模进行第1导电型杂质的离子注入而在上述半导体层上的规定区域形成第3离子注入层。其次，除去上述抗蚀剂膜后，以上述耐氧化性膜为掩模对半导体层进行LOCOS氧化，形成选择性氧化膜和元件隔离膜，同时使上述第2、第3离子注入层内的杂质进行扩散并形成第2导电型杂质层进而在上述元件隔离膜下形成第1导电型的沟道截断层。并且，以上述选择性氧化膜和元件隔离膜为掩模，在上述半导体层上进行热氧化而形成栅氧化膜，再从该栅氧化膜横跨到选择性氧化膜上而形成栅电极。而且，其特征是具有以上述栅电极和上述选择性氧化膜为掩模，进行第2导电型杂质的离子注入，与上述栅电极邻接而形成第2导电型的高浓度源区，同时在与上述栅电极隔开的位置形成第2导电型的高浓度漏区的工序。
因此，通过形成具有浓度比该漏区的浓度低而比上述漂移区的浓度高的第2导电型的杂质层，使之包围上述低浓度漂移区内的高浓度漏区的附近，不是使低浓度漂移区内的杂质分布同样变化，而是可以在该低浓度漂移区保持低Vgs耐压，并在杂质浓度比该低浓度漂移区高的第2导电型杂质层中保持高Vgs耐压。
并且，其特征是上述第2导电型杂质层是用与在混装的第1导电型MOS晶体管之间形成的元件隔离膜下形成第2导电型的沟道截断层的工序同一工序来形成。
图1表示本发明第1实施例的半导体装置制造方法的剖面图。
图2表示本发明第1实施例的半导体装置制造方法的剖面图。
图3表示本发明第1实施例的半导体装置制造方法的剖面图。
图4表示本发明第1实施例的半导体装置制造方法的剖面图。
图5表示本发明第1实施例的半导体装置制造方法的剖面图。
图6表示本发明第1实施例的半导体装置制造方法的剖面图。
图7表示本发明第1实施例的半导体装置制造方法的剖面图。
图8表示本发明第2实施例的半导体装置制造方法的剖面图。
图9表示本发明第2实施例的半导体装置制造方法的剖面图。
图10表示本发明第2实施例的半导体装置制造方法的剖面图。
图11表示本发明第2实施例的半导体装置制造方法的剖面图。
图12表示本发明第2实施例的半导体装置制造方法的剖面图。
图13表示本发明第2实施例的半导体装置制造方法的剖面图。
图14表示本发明第2实施例的半导体装置制造方法的剖面图。
图15表示现有的半导体装置的剖面图。
图16是用于说明现有技术问题的图。
图17表示现有的半导体装置的剖面图。
图18是用于说明现有技术问题的图。
以下，边参照附图边说明与本发明的半导体装置及其制造方法有关的第1实施例。
第1实施例
图1到图7是按各工序顺序表示应用本发明的P沟型高耐压MOS晶体管的制造方法剖面图。
首先，图1中，例如对P型半导体衬底1(Psub)的所希望的区域进行N型杂质的离子注入，通过使之扩散而形成N型阱区2(NW)。还有，在本工序中，作为N型杂质，例如在大约160KeV的加速电压，5×10E12/cm2的注入条件下，进行磷的离子注入，并在大约1200℃下，经16小时使该磷离子热扩散。
接着，以上述衬底1上形成的抗蚀剂膜3为掩模，对上述衬底1的所希望的区域进行P型杂质的离子注入而形成离子注入层4A。而且，如图2所示，通过扩散上述离子注入的杂质，形成低浓度的P型层4(以下，称为LP层4)。在这里，上述LP层4就构成漂移区。还有，在本工序中，作为P型杂质，例如在大约80KeV的加速电压，1.2×10E13/cm2的注入条件下，进行硼的离子注入，并在大约1100℃下，经4小时使该硼离子热扩散。
其次，图3中，分别在上述衬底1的规定区域上将氮化硅膜5和抗蚀剂膜6形成图形。
进而，以上述氮化硅膜5和抗蚀剂膜6为掩模，进行P型杂质的离子注入，形成离子注入层7。而且，如图5所示，除去上述抗蚀剂膜6之后，以上述氮化硅膜5为掩模对衬底表面进行LOCOS氧化，形成大约800nm膜厚的选择性氧化膜(第2栅氧化膜8A和元件隔离膜8B)在该LOCOS氧化处理时，上述离子注入层7内的硼离子进行扩散，在漂移区(LP层4)内形成中浓度层(FP层7A)，并在元件隔离膜8B下形成沟道截断层(图示省略)。即，由于该FP层7A转用了通常耐压(例如5V)的N沟型MOS晶体管(图示省略)的元件隔离膜下形成的沟道截断层的形成工序，所以并不增加所说的FP层7A形成所用的新的制造工序数。另外，在本工序中，作为P型杂质，例如在大约80KeV的加速电压，1.2×10E13/cm2的注入条件下，进行硼的离子注入，并在LOCOS氧化时的热处理(大约1000℃)中，使该硼离子进行热扩散。
接着，在图6中，对上述衬底1上进行热氧化，在上述选择性氧化膜8A和上述LOCOS氧化膜8B以外的区域形成大约45nm膜厚的第1栅氧化膜9，从该第1栅氧化膜9横跨到由选择性氧化膜构成的第2栅氧化膜膜8A上，以大约400nm的膜厚形成栅电极10。另外，本实施例的栅电极10，由以POC13为热扩散源进行掺磷获得导电化的多晶硅膜构成。进一步来说，也可以作为在该多晶硅膜上叠层硅化钨(WSix)膜等而成的多晶硅化物电极。
接着，在图7中，以上述栅电极10、上述第2栅氧化膜8A和上述元件隔离绝缘膜8B为掩模注入P型杂质，形成P+型扩散区11(以下，称为源区11)和P+型扩散区12(以下，称为漏区12)。另外，在本工序中，通过例如在大约35KeV的加速电压，1×10E15/cm2的注入剂量注入硼离子，进而，例如在大约80KeV的加速电压，2×10E15/cm2的注入剂量注入二氟化硼离子，形成所谓DDD结构的源-漏区。进一步来说，上述源-漏区11、12不限于上述DDD结构，就是所谓LDD结构也无妨。
以下，虽然省去了图示的说明，但是在整个衬底上形成层间绝缘膜，经该层间绝缘膜形成源电极和漏电极后，形成附图未示出的钝化膜而完成半导体装置。
如以上说明过的那样，本发明中由于在栅电极10下的沟道区13附近包围上述漏区12而形成漂移区(LP层4)的某区域内形成更高浓度的杂质层(FP层7A)，所以不会发生耐压恶化和降低该漂移区的电阻值。因此，能够减小高耐压MOS晶体管的导通电阻。
进一步说，如上所述，由于可能成为低导通电阻，并可能减小该高耐压MOS晶体管的栅极宽度(GW)尺寸，所以可使晶体管的占有面积缩小。
并且，在本发明中，由于上述FP层7A的形成工序转用了通常耐压的MOS晶体管(例如，5V的N沟型MOS晶体管)的元件隔离膜下形成的沟道截断层形成工序，用同一工序来形成，所以并不增加制造工序数。
倘采用本发明，则通过在包围漏区而形成的漂移区内的某个区域形成更高浓度的杂质层，不会发生耐压恶化，而且可以降低该漂移区的电阻值，并可成为低导通电阻。
并且，如上所述的那样，由于有可能成为低导通电阻，故可减小晶体管栅极宽度(GW)尺寸，并达到缩小该晶体管的占有面积。
进而，在本发明中，由于把通常耐压的晶体管元件隔离膜下形成的沟道截断层形成工序转用到漂移区内形成高浓度杂质层的形成工序，因此不会发生制造工序数增加这样的问题。
接着，边参照附图边说明本发明的半导体装置及其制造方法的第2实施例
第2实施例
图8到图14是按各工序顺序表示应用本发明的P沟型高耐压MOS晶体管制造方法的剖面图。
首先，在图8中，例如将在P型半导体衬底21上形成的抗蚀剂膜22作为掩模，对上述衬底21的所希望的区域进行N型杂质的离子注入，形成第1离子注入层23A。
接着，如图9所示，在除去上述抗蚀剂膜22后，通过使上述第1离子注入层23A内的杂质扩散，形成低浓度的N层23(以下，称为LN层23)。在这里，上述LN层23就构成低浓度的漂移区。另外，在本工序，作为N型杂质，例如在大约100KeV的加速电压，大约6.5×10E12/cm2的注入条件下，进行磷的离子注入，并在大约1100℃，经4小时使该磷离子热扩散。
其次，图10中，把在上述衬底21上形成的缓冲氧化膜24和在上述LN层23上具有开口的抗蚀剂膜25作为掩模，对上述LN层23的所希望的区域进行N型杂质的离子注入，形成第2离子注入层26A。另外，在本工序中，作为N型杂质，例如在大约160KeV的加速电压，大约5.0×10E13/cm2的注入条件下，进行磷的离子注入。并且，上述焊区氧化膜24就是为了抑制离子注入时在衬底表层形成损伤。并且，上述LN层23的规定区域上形成的第2离子注入层26A内的杂质，如后所述，借助于选择性氧化膜30A和元件隔离膜30B的形成工序时的热处理，向衬底内扩散来构成N型层26。进一步来说，该N型层26利用下述工序来进行，为了对N沟型MOS晶体管(本实施例的高耐压MOS晶体管)与混装的P沟型MOS晶体管(图示省略)进行元件隔离，而形成由在该P沟型MOS晶体管侧面形成的N型杂质所构成的沟道截断层(图示省略)的工序。
进而，图11中，除去上述抗蚀剂膜22后，在上述衬底1的规定区域上分别把氮化硅膜27和抗蚀剂膜28形成图形。
并且，把上述氮化硅膜27和抗蚀剂膜28作为掩模，进行P型杂质的离子注入，在上述衬底21的规定区域上形成第3离子注入层29A。另外，在本工序中，作为P型杂质，例如在大约100KeV的加速电压，大约5.0×10E13/cm2的注入条件下，进行硼的离子注入。形成于上述衬底21的规定区域上的第3离子注入层29A内的杂质，如后所述，借助于选择性氧化膜30A和元件隔离膜30B的形成工序时的热处理向衬底内扩散，是为了对N沟型MOS晶体管与P沟型MOS晶体管进行元件隔离，而在N沟型MOS晶体管侧面形成的沟道截断层(P型层29)的材料。
而且，如图12所示，在除去上述抗蚀剂膜28后，以上述氮化硅膜27为掩模，对衬底表面进行LOCOS氧化，形成大约800nm膜厚的选择性氧化膜30A(构成第2栅氧化膜)和元件隔离膜30B。随着该LOCOS氧化处理时的热处理，使上述第2离子注入层26A内的磷离子进行扩散，在漂移区(LN层23)内形成N型层26，并且，上述第3离子注入层29A内的硼离子扩散，在元件隔离膜30B下形成作为沟道截断层的P型层29。即，该N型层26由于了用到本实施例的N沟型高耐压MOS晶体管和混装的P沟型MOS晶体管(例如，5V左右通常耐压的P沟型MOS晶体管)的元件隔离膜下形成的沟道截断层的形成工序，所以并不增加N型层26形成用新的制造工序数。
接着，在图13中，在上述衬底21上进行热氧化，在上述选择性氧化膜30A和上述元件隔离膜30B以外的区域形成膜厚大约45nm的第1栅氧化膜31，在从该第1栅氧化膜31横跨到选择性氧化膜30A(第2栅氧化膜)上以大约400nm的膜厚形成栅电极32。另外，本实施例的栅电极32由以POC13作为热扩散源进行磷掺杂并获得导电化的多晶硅膜构成。进一步地说，也可以在该多晶硅膜上层叠硅化钨(WSix)膜等而构成多晶硅硅化物电极。
接着，在图14中，以上述栅电极32、上述选择性氧化膜30A和上述元件隔离膜30B为掩模，注入N型杂质形成高浓度的N型扩散区33(以下，称为源区33)和高浓度的N型扩散区34(以下，称为漏区34)。还有，本工序中，通过例如在大约70KeV的加速电压，1.0×10E14/cm2的注入剂量，进行磷的离子注入，进而，例如通过在大约80KeV的加速电压，6.0×10E15/cm2的注入剂量，进行硼的离子注入，形成了所谓的DDD结构的源-漏区。进一步来说，上述源-漏区33、34并不限定于上述DDD结构，是所谓LDD结构也无妨。
以下，虽然已省略了图示的说明，但是在整个衬底上形成层间绝缘膜，经该绝缘膜形成了源电极、漏电极以后，形成未图示的钝化膜完成半导体装置。
如以上说明的那样，在本发明中，由于在以包围上述漏区34的方式形成的漂移区(LN层23)内，形成比包围上述漏区34附近而形成该漏区34的浓度低，且比漂移区(LN层23)的浓度高的N型层26，所以不发生耐压恶化，并降低了该漂移区的电阻值。因此，可以减少高耐压MOS晶体管的导通电阻。
进一步来说，如上所述，可以具有低导通电阻，因此可减小该高耐压MOS晶体管的栅极宽度(GW)尺寸，也能使晶体管的占用面积缩小。
并且，在本发明中，上述N型层26的形成工序由于转用了混装的P沟型MOS晶体管的元件隔离膜下形成由N型杂质构成的沟道截断层的工序，在同一工序中形成，故不会增大制造工序数，操作性良好。
进而，如图14所示，大致一样包围上述漏区34的附近，经第2栅氧化膜30A与上述栅电极32的一端部邻接而且一直到与上述元件隔离膜30B的一端部邻接的位置来形成上述N型层26，所以该漏区34附近成为具有均匀的浓度分布，可以避免因局部的浓度分布异常而引起个别地方的电场集中。
倘采用本发明，通过以包围在漂移区内形成的高浓度漏区的附近方式形成浓度比该漏区的浓度低而比漂移区的浓度高的杂质层，就不会发生耐压恶化，并且能够降低该漂移区的电阻值，可能变成低导通电阻化。
并且，如上所述，可能变成低导通电阻化，因而能够减小晶体管的栅极宽度(GW)，使该晶体管的占用面积缩小。
进而，在本发明中，将以包围漂移区内形成的高浓度漏区的附近而形成杂质层的形成工序，转用于混装有另一导电型MOS晶体管侧的元件隔离膜下形成的沟道截断层形成工序，因而不发生增大上述杂质工序数的这种问题。
另外，上述实施例中，在形成杂质区之际，使用离子注入法，但也可以使用来自固相或气相的扩散。

Claims (13)

1、一种半导体装置，具有：从在第1导电型的半导体层上形成的第1栅氧化膜横跨到比上述第1栅氧化膜膜厚厚的第2栅氧化膜上而形成的栅电极；与该栅电极邻接而形成的第2导电型的源区；在与上述栅电极隔开的位置形成的第2导电型的漏区；以及包围该漏区而形成的第2导电型的漂移区，其特征是：
与上述漏区邻接地形成了第2导电型杂质层。
2、根据权利要求1所述的半导体装置，其特征是，上述第2导电型杂质层形成为至少从上述漏区的一个端部与上述栅电极的一个端部邻接。
3、根据权利要求2所述的半导体装置，其特征是，上述第2导电型杂质层形成在上述漂移区表面的上述漏区端与栅电极端之间。
4、一种半导体装置的制造方法，其特征是，具有：
向第1导电型的半导体层内注入第2导电型杂质离子，形成第2导电型层的工序；
在上述半导体层上的规定区域上形成耐氧化性膜的工序；
在包括上述耐氧化性膜的上述半导体层上的规定区域上形成抗蚀剂膜的工序；
以上述耐氧化性膜和上述抗蚀剂膜为掩模，进行第2导电型杂质的离子注入，在上述半导体层上的规定区域中形成离子注入层的工序；
除去上述抗蚀剂膜后，以上述耐氧化性膜为掩模对半导体层进行LOCOS氧化，形成作为第2栅氧化膜和元件隔离膜的选择性氧化膜，同时使上述离子注入层扩散以形成第2导电型杂质层的工序；
以上述选择性氧化膜为掩模，在上述半导体层上进行热氧化，形成第1栅氧化膜的工序；
以从上述第1栅氧化膜横跨到第2栅氧化膜上的方式形成栅电极的工序；以及
以上述栅电极和上述选择性氧化膜为掩模注入第2导电型杂质的离子，与上述栅电极邻接地形成第2导电型的源区，同时在与上述栅电极隔开的位置上形成第2导电型的漏区的工序。
5、根据权利要求4所述的半导体装置的制造方法，其特征是，上述第2导电型杂质层的形成工序是与元件隔离膜下形成的沟道截断层形成工序为同一的工序。
6、根据权利要求5所述的半导体装置的制造方法，其特征是，上述第2导电型杂质的形成工序包括离子注入工序和扩散工序。
7、一种半导体装置，具有：在第1导电型的半导体层上经栅氧化膜形成的栅电极；与该栅电极邻接地形成的第2导电型的高浓度源区；在与上述栅电极隔开的位置上形成的第2导电型的高浓度漏区；以及包围该漏区而形成的第2导电型的漂移区，其特征是，
以包围上述高浓度漏区的附近的方式形成了具有浓度比该漏区的浓度低且比上述漂移区的浓度高的第2导电型杂质层。
8、根据权利要求1所述的半导体装置，具有：从在第1导电型的半导体层上形成的第1栅氧化膜横跨到膜厚比上述第1栅绝缘膜的膜厚大的第2栅氧化膜上而形成的栅电极；与该栅电极邻接而形成的第2导电型的源区；在与上述栅电极隔开的位置形成的第2导电型漏区；以包围该漏区而形成的第2导电型的漂移区，其特征是，
以包围上述高浓度漏区的附近的方式形成具有浓度比该漏区的浓度低且比上述漂移区的浓度高的第2导电型杂质层。
9、根据权利要求8所述的半导体装置，其特征是，将上述第2导电型杂质层形成为从至少上述漏区的一端部与上述栅电极的一端部邻接。
10、根据权利要求8所述的半导体装置，其特征是，将上述第2导电型杂质层形成为大致一样的深度，使其经上述第1栅氧化膜与上述栅电极的一端邻接并包围上述漏区的附近。
11、一种半导体装置的制造方法，具有在第1导电型的半导体层上经栅氧化膜形成栅电极的工序；与该栅电极邻接地形成第2导电型的高浓度源区，同时在与上述栅电极隔开的位置形成第2导电型的高浓度漏区的工序；以及包围该漏区而形成第2导电型的漂移区的工序，其特征是，具备：
以包围上述高浓度漏区的附近的方式，形成具有浓度比该漏区的浓度低且比上述漂移区的浓度高的第2导电型杂质层的工序。
12、根据权利要求4所述的半导体装置的制造方法，其特征是，具有：
对第1导电型的半导体层内进行第2导电型杂质的离子注入，形成第1离子注入层，通过使其扩散形成第1的第2导电型层的工序；
对上述第2导电型层内进行第2导电型杂质的离子注入，形成第2离子注入层的工序；
在上述半导体层上的规定区域形成耐氧化性膜的工序；
在包括上述耐氧化性膜的上述半导体层上的规定区域形成抗蚀剂膜后，以上述耐氧化性膜和上述抗蚀剂膜为掩模，进行第1导电型杂质的离子注入而在上述半导体层上的规定区域中形成第3离子注入层的工序；
除去了上述抗蚀剂膜后，以上述耐氧化性膜为掩模，对半导体层进行LOCOS氧化而形成选择性氧化膜和元件隔离膜，同时使上述第2、第3的离子注入层内的杂质进行扩散并形成第2的第2导电型层和第1导电型层的工序；
以上述选择性氧化膜和元件隔离膜为掩模，在上述半导体上进行热氧化，形成栅氧化膜的工序；
从上述栅氧化膜横跨到选择性氧化膜上而形成栅电极的工序；以及
以上述栅电极和上述选择性氧化膜为掩模，进行第2导电型杂质的离子注入形成与上述栅电极邻接的第2导电型的源区，同时在与上述栅电极隔开的位置上形成第2导电型的漏区的工序。
13、根据权利要求12所述的半导体装置的制造方法，其特征是，上述第2导电型杂质层的形成工序是与在混合装载的第1导电型MOS晶体管之间形成的元件隔离膜下形成第2导电型的沟道截断层的工序为同一的工序。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100359694C (zh) * 2003-04-10 2008-01-02 恩益禧电子股份有限公司 半导体集成电路器件
CN100429787C (zh) * 2002-06-27 2008-10-29 三洋电机株式会社 半导体装置及其制造方法
CN101651152A (zh) * 2008-08-13 2010-02-17 精工电子有限公司 半导体器件
CN102468179A (zh) * 2010-11-12 2012-05-23 台湾积体电路制造股份有限公司 半导体组件及其制作方法
CN102064193B (zh) * 2009-11-18 2012-06-20 上海华虹Nec电子有限公司 Dddmos及其制造方法
CN109216462A (zh) * 2018-09-04 2019-01-15 深圳市福来过科技有限公司 半导体器件及其制备方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
US6960807B2 (en) * 2003-11-25 2005-11-01 Texas Instruments Incorporated Drain extend MOS transistor with improved breakdown robustness
US7476947B2 (en) * 2005-03-02 2009-01-13 Ricoh Company, Ltd Semiconductor device and method of manufacturing the same
US20060220170A1 (en) * 2005-03-31 2006-10-05 Chih-Feng Huang High-voltage field effect transistor having isolation structure
JP4874736B2 (ja) * 2005-08-11 2012-02-15 株式会社東芝 半導体装置
JP2008004649A (ja) * 2006-06-21 2008-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100840787B1 (ko) * 2007-02-23 2008-06-23 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR100899764B1 (ko) * 2007-06-26 2009-05-27 주식회사 동부하이텍 반도체 소자 및 그 제조방법
CN103311303B (zh) * 2013-05-27 2015-10-07 东南大学 一种n型横向碳化硅金属氧化物半导体管

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4290077A (en) * 1979-05-30 1981-09-15 Xerox Corporation High voltage MOSFET with inter-device isolation structure
JPS60198780A (ja) 1984-03-21 1985-10-08 Seiko Instr & Electronics Ltd Ｍｏｓトランジスタ装置
US4918026A (en) * 1989-03-17 1990-04-17 Delco Electronics Corporation Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip
US5229308A (en) * 1990-04-30 1993-07-20 Xerox Corporation Bipolar transistors with high voltage MOS transistors in a single substrate
US5374843A (en) * 1991-05-06 1994-12-20 Silinconix, Inc. Lightly-doped drain MOSFET with improved breakdown characteristics
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
JPH06120497A (ja) 1992-10-06 1994-04-28 Sony Corp Ｍｏｓトランジスタおよびその製造方法
US5328859A (en) * 1993-01-04 1994-07-12 Xerox Corporation Method of making high voltage PNP bipolar transistor in CMOS
US5517046A (en) 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
JP3218267B2 (ja) 1994-04-11 2001-10-15 新電元工業株式会社 半導体装置
JPH07335882A (ja) * 1994-06-13 1995-12-22 Sony Corp 半導体装置の製造方法
US5482888A (en) * 1994-08-12 1996-01-09 United Microelectronics Corporation Method of manufacturing a low resistance, high breakdown voltage, power MOSFET
KR100192976B1 (ko) * 1996-11-01 1999-06-15 윤종용 전력용 반도체소자 제조방법
US6025231A (en) * 1997-02-18 2000-02-15 Texas Instruments Incorporated Self aligned DMOS transistor and method of fabrication
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
KR19990069530A (ko) * 1998-02-10 1999-09-06 김덕중 향상된 애벌런치 특성을 갖는 전력 반도체장치 및 그 제조방법
US6306711B1 (en) * 1998-11-03 2001-10-23 United Microelectronics Corp. Method of fabricating a high-voltage lateral double diffused metal oxide semiconductor
US6198131B1 (en) * 1998-12-07 2001-03-06 United Microelectronics Corp. High-voltage metal-oxide semiconductor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100429787C (zh) * 2002-06-27 2008-10-29 三洋电机株式会社 半导体装置及其制造方法
CN100359694C (zh) * 2003-04-10 2008-01-02 恩益禧电子股份有限公司 半导体集成电路器件
CN101651152A (zh) * 2008-08-13 2010-02-17 精工电子有限公司 半导体器件
CN101651152B (zh) * 2008-08-13 2013-12-25 精工电子有限公司 半导体器件
CN102064193B (zh) * 2009-11-18 2012-06-20 上海华虹Nec电子有限公司 Dddmos及其制造方法
CN102468179A (zh) * 2010-11-12 2012-05-23 台湾积体电路制造股份有限公司 半导体组件及其制作方法
CN102468179B (zh) * 2010-11-12 2014-05-21 台湾积体电路制造股份有限公司 半导体组件及其制作方法
CN109216462A (zh) * 2018-09-04 2019-01-15 深圳市福来过科技有限公司 半导体器件及其制备方法

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US20010036694A1 (en) 2001-11-01
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