CN1244052C - 非易失性存储器微机芯片及其测试方法 - Google Patents

Abstract

为了提供一种非易失性存储器微机，其中可以省略掉使用逻辑测试器对微机单元进行测试的步骤，因此降低了测试成本。存储器测试器向非易失性存储器微机提供测试数据和期望数据，并且非易失性存储器微机将它们存储到非易失性存储器中。接着，在收到地址信号时，非易失性存储器根据对应于地址信号的测试数据和期望数据输出测试信号和期望信号。测试信号被提供给微机单元中的电路块，用于驱动该电路块。电路块返回测试结果信号，该信号同期望信号一块被输出该存储器测试器。存储器测试器对测试结果信号和期望信号进行比较，以判断微机单元运行是否正常。

Description

非易失性存储器微机芯片及其测试方法

本申请基于在日本提交的申请：No.2002-316747，其内容在这里用作参考。

技术领域

本发明涉及非易失性存储器微机、即具有内置非易失性存储器的微机的测试。

背景技术

通常，按照下面的方式对含有微机单元和存储器单元的非易失性存储器微机进行测试。首先，使用存储器测试器对存储器单元进行测试。之后，使用逻辑测试器对微机单元进行测试。经判断，其测试结果为无缺陷的非易失性存储器微机就被装运用于各种产品(作为一个例子，参见Takayanagi，Tajima，&Matsui(ed.)Semiconductor InstrumentationEvaluation Dictionary，First Edition，Science Forum，1994年2月10日，625-651页)。

图72示出了一种常用非易失性存储器微机，存储器测试器3400，以及逻辑测试器3410的大致结构。

首先对常用的非易失性存储器微机进行说明。

在附图中，常用的非易失性存储器微机一般由微机单元3430和存储器单元3440构成。该微机单元3430中包括有电路块，例如CPU 3431，RAM 3432，计时器3433，串行I/F(接口)3434，端口3435，A/D转换器3436，以及D/A转换器3437。这些电路块彼此之间通过总线等相连。通过端口3435将来自微机单元3430外部的信号提供给电路块。例如，在测试微机单元3430时通过端口3435将从逻辑测试器3410输出至微机单元3430的信号S3410提供给某个电路块，用来驱动该电路块。同样也是通过端口3435将从微机单元3430中的电路块输出的信号输出至微机单元3430的外部。

存储器单元3440包括非易失性存储器3441和存储器I/F 3443。虽然为简单起见，只在图72中示出了该存储器I/F3443直接向/从外部发送/接收信号，但是该存储器I/F 3443实际上是通过端口3435向/从存储器单元3440的外部发送/接收信号。

在执行测试以外的正常操作时，微机单元3430中的CPU 3431通过存储器I/F 3443从/向该非易失性存储器3441读出/写入数据。

接下来，对存储器测试器3400进行说明。

存储器测试器3400包括地址生成电路3402，逻辑比较电路3404，通过/失败判断电路3405，以及测试信号生成电路3406。

测试信号生成电路3406输出控制信号S3406a和数据S3406b，该信号和数据通过存储器I/F 3443被提供给非易失性存储器3441。地址生成电路3402输出地址信号S3402，该信号通过存储器I/F 3443被提供给非易失性存储器3441。

逻辑比较电路3404通过存储器I/F 3443接收从非易失性存储器3441中读出的数据。逻辑比较电路3404将该数据同预定的期望数据进行比较，并将比较结果输出给通过/失败判断电路3405。如果比较结果表示不匹配，则通过/失败判断电路3405判断存储器单元3440是有缺陷的。否则，通过/失败判断电路3405判断存储器单元3440是无缺陷的。通过/失败判断电路3405通过显示器等将判断结果通知给存储器测试器3400的用户。

在将微机单元3430置于复位状态并将微机单元3430中的端口3435置于存储器测试状态时对存储器单元3440进行测试。存储器测试状态在这里是指存储器测试器3400和存储器单元3440实际上直接相连的状态。因此，测试信号生成电路3406提供读出控制信号，或者写入控制信号并且写入数据至存储器I/F 3443。其间，由地址生成电路3402向存储器I/F 3443提供地址信号。这就能够使得非易失性存储器3441进行操作。逻辑比较电路3404检查非易失性存储器3441的操作结果。在图72中，框起来的数字1-7表示测试存储器单元3440时的信号流。

接下来对逻辑测试器3410进行说明。

逻辑测试器3410包括图形发生器3411，波形整形电路3412，定时发生器3413，输入信号参考电压生成器3414，I/O信号控制电路3415，比较参考电压生成器3416，逻辑比较电路3417，通过/失败判断电路3418，以及缺陷分析存储器3419。

图形发生器3411生成一个表示将被给予微机单元3430的指令的测试图形，并将其作为测试图形S3411a发送至波形整形电路3412。图形发生器3411还生成一个表示微机单元3430正常运行时希望得到的测试结果的期望图形，并将其作为期望图形3411b发送至逻辑比较电路3417。

波形整形电路3412从图形发生器3411接收测试图形S3411a，并将该测试图形S3411a整形为最适于测试的信号波形，这是在定时发生器3413的控制下进行的。波形整形电路3412将信号波形发送至I/O信号控制电路3415。

I/O信号控制电路3415从波形整形电路3412接收信号波形，并将其转换为由输入信号参考电压生成器3414生成的输入信号参考电压确定的高电平或低电平。I/O信号控制电路3415将结果信号S3410输出给非易失性存储器微机，用以驱动微机单元3430中的电路块。微机单元3430中的电路块根据信号S3410进行操作，并返回表示操作结果的信号S3430给I/O信号控制电路3415。

I/O信号控制电路3415接收信号S3430，并将其转换为由比较参考电压生成器3416生成的比较参考电压确定的高电平或低电平。I/O信号控制电路3415将结果数据S3415a和S3415b输出给逻辑比较电路3417。

逻辑比较电路3417将数据S3415a和S3415b同期望图形S3411b进行比较。如果它们匹配，则逻辑比较电路3417将表示该非易失性存储器微机没有缺陷的通过信号发送给通过/失败判断电路3418和缺陷分析存储器3419。如果它们不匹配，则逻辑比较电路3417将表示该非易失性存储器微机有缺陷的失败信号发送给通过/失败判断电路3418和缺陷分析存储器3419。

缺陷分析存储器3419在从逻辑比较电路3417接收到失败信号时，存储与测试图形S3411a同时由图形发生器3411输出的测试图形标识数据S3411c。结果，通过参照缺陷分析存储器3419就能够识别出缺陷。

通过将非易失性存储器微机的信号I/O终端连接到逻辑测试器3410的连接器终端对微机单元3430进行测试。因此，由逻辑测试器3410向端口3435输出用于驱动微机单元3430的信号S3410。逻辑测试器3410接着从端口3435接收表示驱动结果的信号S3430，并判断信号S3430是否与期望的结果匹配。通常的，使用很多种测试图形进行测试。在图72中，圈起来的数字1和2表示测试微机单元3430时的信号流。

这样，通常的情况下分两步对非易失性存储器微机进行测试，也就是，使用存储器测试器对存储器单元进行测试的步骤，以及使用逻辑测试器对微机单元进行测试的步骤。

为了缩短测试时间，一般都采用下面的方法。一个起到多个存储器测试器功能的测试装置同多个非易失性存储器微机芯片相连，用来并行地对各个非易失性存储器微机芯片的存储器单元进行测试。还有，一个起到多个逻辑测试器功能的测试装置同多个非易失性存储器微机芯片相连，用来并行地对各个非易失性存储器微机芯片的微机单元进行测试。

可是，由于一个测试装置中装配的终端数量是有限的，因此只能对有限数量的非易失性存储器微机芯片进行并行测试。一般的，需要比测试存储器单元更多的连接器终端来测试微机单元。因此，尤其是在测试微机单元时，只能对很少量的非易失性存储器微机芯片进行并行测试。

此外，在一个步骤中使用存储器测试器单元对存储器进行测试以及在另一个步骤中使用逻辑测试器对微机单元进行测试的操作需要在两个步骤之间改变连接等。这就降低了测试效率。

发明内容

考虑到上述问题，本发明的目的就是省略掉使用逻辑测试器测试微机单元的步骤。也就是说，本发明的目的就是不需要将非易失性存储器微机同用于使用逻辑测试器测试微机单元的测试装置连接在一起，这样就能缩短总体测试时间。为了该目的，本发明旨在提供一种能够有效地对其进行测试的新的非易失性存储器微机，以及测试该非易失性存储器微机的方法。

所述的目的可以通过一种包括微机单元和存储器单元的非易失性存储器微机芯片来实现，该微机单元包括：多个电路块，其中包括一个CPU，并且该存储器单元包括：非易失性存储器；存储器控制单元，用于(a)从非易失性存储器微机芯片的外部获得多个测试数据段，并将所述多个测试数据段存储在非易失性存储器中，并接着(b)控制非易失性存储器顺序地输出多个测试信号，其中各个测试信号都显示多个测试数据段中的一段测试数据；驱动单元，用于将从非易失性存储器中顺序输出的多个测试信号中的每一个提供给将要使用由测试信号表示的一段测试数据进行测试的多个电路块中的任何一个，以驱动所述电路块；以及输出单元，用于从被驱动的电路块中接收测试结果信号并将该测试结果信号输出到该非易失性存储器微机芯片的外部。

通常的，通过从逻辑测试器向各个电路块例如CPU提供测试数据来对微机单元进行测试。可是根据上述结构，可以通过将测试数据存储到非易失性存储器中，并从非易失性存储器中输出测试数据至各个电路块来对微机单元进行测试。这就使得存储器测试器能够对非易失性存储器微机进行测试。由于省略掉了用逻辑测试器测试微机单元的步骤，因此可以降低测试成本。还有，可以通过一个具有很多终端的测试装置并行地对更多的非易失性存储器微机进行测试。这就缩短了总体测试时间。

这里，微机单元可以进一步包括：端口，用于向/从微机单元的外部发送/接收信号，其中驱动单元通过该端口将测试信号提供给电路块，并且输出单元通过该端口从电路块接收测试结果信号。

根据上述结构，该微机单元通过端口向/从外部发送/接收数据。因此，代替通过端口从逻辑测试器向微机单元提供测试数据以及通过端口从微机单元向逻辑测试器输出测试结果数据的是，通过端口从非易失性存储器向微机单元提供测试数据并通过端口从微机单元向外部输出测试结果数据。由于该逻辑测试器不是必需的，因此很多用于连接逻辑测试器和端口的连接线也不是必需的。因此，可以通过一个具有很多终端的测试装置并行地对更多的非易失性存储器微机进行测试。这就缩短了总体测试时间。

这里，存储器控制单元可以(a3)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个期望数据段，并将各个测试数据段以及相应的期望数据段存储在具有唯一地址的非易失性存储器的存储区中，各个期望数据段表示如果一个电路块被正确驱动所希望得到的测试结果信号，其中表示相应的测试数据段的测试信号被输出给该电路块，并且接着(b3)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和期望数据段的测试信号和期望信号，其中该驱动单元为响应该地址信号将从非易失性存储器中输出的测试信号提供给将要用由测试信号表示的测试数据段进行测试的电路块，用以驱动该电路块，并且该输出单元从被驱动电路块中接收测试结果信号，并将该测试结果信号和期望信号一块输出到非易失性存储器微机芯片外部。

根据上述结构，测试数据是一个用来驱动微机单元中的电路块的指令，它和期望数据一块从非易失性存储器中输出，该期望数据表示在电路块正确操作时希望得到的测试结果数据。接着从电路块返回的测试结果数据和期望数据一块被输出到非易失性存储器微机外部。这就允许外部装置例如存储器测试器通过对测试结果数据和期望数据进行比较，能够很容易地判断该电路块是否正常操作。

这里，该非易失性存储器微机芯片可以进一步包括：地址生成单元，用来顺序输出多个地址信号，其中该存储器控制单元(a4)将各个测试数据段存储在具有唯一地址的非易失性存储器的存储区中，并接着(b4)每次该地址生成单元输出一个地址信号时，控制该非易失性存储器输出一个表示测试数据段的测试信号，其中该测试数据段被存储在具有用地址信号表示的地址的存储区中，并且该驱动单元为响应该地址信号将从非易失性存储器中输出的测试信号提供给将要用由测试信号表示的测试数据段进行测试的电路块，用以驱动该电路块。

根据上述结构，一旦将测试数据存储在非易失性存储器中之后，则由非易失性存储器微机中的地址生成单元生成的地址信号被顺序地提供给非易失性存储器，用以测试微机单元。这就不需要从非易失性存储器微机的外部提供地址信号。结果，很多用于在测试微机单元时从非易失性存储器微机的外部提供地址信号的连接线也不是必需的。因此，可以通过一个具有很多终端的测试装置并行地对更多的非易失性存储器微机进行测试。这就缩短了总体测试时间。

这里，存储器控制单元可以(a5)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个控制数据段，并将各个控制数据段存储在其中还存有相应的测试数据段的非易失性存储器的存储区中，该多个控制数据段指定了多个测试数据段的使用顺序，并且接着(b5)每次地址生成单元输出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示地址的存储区中的测试数据段和控制数据段的测试信号和控制信号，其中该地址生成单元包括：保持计数值的计数器单元，用来周期性地输出表示计数值的地址信号并使得计数值加1；以及计数器控制单元，用来(i)在非易失性存储器输出一个表示具有第一值的控制数据段的控制信号时，存储由该计数器单元保持的计数值，并接着(ii)在非易失性存储器输出一个表示具有第二值的控制数据段的控制信号时，用存储的计数值替换由计数器单元保持的计数值。

根据上述结构，可以根据与测试数据一块存储在非易失性存储器中的控制数据对提供给非易失性存储器的地址信号进行控制，从而改变从非易失性存储器中输出多个测试数据段的顺序。例如，可以根据控制数据重复地从非易失性存储器中输出特殊的测试数据段。通过这种方式，可以用较少数量的测试数据进行更多的测试。该非易失性存储器仅具有有限的容量。还有，将测试数据存储到非易失性存储器中也需要时间。因此，通过减少存储在非易失性存储器中的测试数据段的数量并用较少量的测试数据进行更多的测试，就可以实现极好的效果，例如降低测试时间。

这里，多个测试数据段可以被分成测试数据组，在各个测试数据组末端的测试数据段为能够与其它的测试数据段相区分的末端数据，其中地址生成单元包括：地址存储单元，用来存储非易失性存储器的存储区的地址，该非易失性存储器中存有各个测试数据组起始处的测试数据段；保持计数值的计数器单元，用来周期性地输出表示计数值的地址信号并使得计数值加1；以及计数器控制单元，用来在非易失性存储器输出一个表示末端数据的测试信号时，用存储在地址存储单元中的一个地址替换由计数器单元保持的计数值。

根据上述结构，相应于不同电路块的测试数据组被存储在非易失性存储器中。因此，只需要从非易失性存储器微机的外部提供一个测试数据组的起始地址，就可以使用测试数据组对相应的电路块进行测试。

这里，多个测试数据段可以被分成测试数据组，在各个测试数据组末端的测试数据段为能够与其它的测试数据段相区分的末端数据，其中地址生成单元包括：地址存储单元，用来从非易失性存储器微机芯片的外部获得彼此之间一一对应的多个地址以及多个控制标记值，并事先存储多个地址以及多个控制标记值；以及复原信号获得单元，用来从非易失性存储器微机芯片的外部获得复原信号，并且该地址生成单元，对于各个存储在地址存储单元中的地址，(1)输出一个表示地址的地址信号，(2)如果相应的控制标记值为第一值，则接着输出表示顺次跟在该地址之后的连续地址的地址信号，直到该非易失性存储器输出一个表示末端数据的测试信号，以及(3)如果相应的控制标记值为第二值，则接着输出均匀地表示顺次地址的地址信号，直到复原信号获得单元获得复原信号为止。

根据上述结构，提供给非易失性存储器以输出测试数据的地址信号的生成从非易失性存储器微机的外部进行控制。例如，为了将一个电路块保持在某一状态可以重复地生成特定地址信号。

这里，该存储器控制单元可以包括：地址调整单元，用来(1)保持一个重复起始地址，一个重复结束地址，以及一个重复数目；(2)顺序地接收多个地址信号；以及(3)每次接收一个地址信号时，(i)如果用地址信号表示的地址不同于重复起始地址，则输出该地址信号，并且(ii)如果用地址信号表示的地址与重复起始地址相同，则以与重复数目相同的次数反复顺序的输出表示从重复起始地址到重复结束地址的连续地址的地址信号，其中该存储器控制单元(a8)将各个测试数据段存储在具有唯一地址的非易失性存储器的存储区中，并接着(b8)每次该地址调整单元输出一个地址信号时，控制该非易失性存储器输出一个表示测试数据段的测试信号，其中该测试数据段被存储在具有用地址信号表示的地址的存储区中，并且该驱动单元为响应该地址信号将从非易失性存储器中输出的测试信号提供给将要用由测试信号表示的测试数据段进行测试的电路块，用以驱动该电路块。

根据上述结构，控制该非易失性存储器重复地输出特定测试数据段。这就不需要将同样的测试数据段存储到非易失性存储器中。

这里，根据至少两个测试数据段的不同内容，多个测试数据段中的所述至少两个测试数据段可以具有不同的位长。其中该驱动单元向端口提供复合信号，所述复合信号由表示测试数据段的测试信号以及一部分期望信号构成，其中测试数据段的位长并不是多个测试数据段中最长的，并且期望信号与测试信号一块从非易失性存储器输出，并且端口根据复合信号的内容从复合信号中提取出测试信号，并将该提取出来的测试信号提供给将要使用由测试信号表示的测试数据段进行测试的电路块。

根据上述结构，即使测试数据长度对于各个电路块都不相同，也可以对微机单元进行测试。

这里，该驱动单元可以根据从非易失性存储器微机芯片外部施加的输入信号参考电压变换测试信号的电平，并将变换后的测试信号提供给电路块，用以驱动该电路块，其中该输出单元根据从非易失性存储器微机芯片外部施加的比较参考电压变换测试结果信号的电平，并将变换后的测试结果信号输出到非易失性存储器微机芯片的外部。

根据上述结构，表示测试数据的测试信号在发送给电路块之前，被调整为驱动电路块所需的电压。还有，可以正确地判断从电路块返回的表示测试结果数据的测试结果信号，每一位为1还是0。

这里，该非易失性存储器微机芯片还可包括：与多个电路块一一对应提供的多对连接线，每个都用来在相应的电路块与驱动单元之间以及相应的电路块与输出单元之间传送信号，其中该驱动单元通过对应于该电路块的一对连接线中的一个连接线向电路块提供测试信号，并且该输出单元通过对应于该电路块的一对连接线中的另一连接线从电路块接收测试结果信号。

根据上述结构，可以直接将测试信号提供给微机单元中的电路块。这就可能进行与通过端口向电路块提供测试信号时相比更多样的测试。

这里，该存储器控制单元可以(a12)将各个测试数据段存储在具有唯一地址的非易失性存储器的存储区中，并接着(b12)每次从非易失性存储器微机芯片外部给出一个地址信号时，控制该非易失性存储器输出一个表示测试数据段的测试信号，其中该测试数据段被存储在具有用地址信号表示的地址的存储区中，其中该存储器单元还包括：电路块指定单元，用于根据地址信号指定为响应该地址信号将使用由非易失性存储器输出的测试信号所表示的测试数据段进行测试的电路块，并且该驱动单元将测试信号提供给通过电路块指定单元所指定的电路块，用以驱动该电路块。

根据上述结构，选择一个将使用测试数据进行测试的电路块，并将表示测试数据的测试信号直接提供给该电路块。

这里，存储器控制单元可以(a13)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的非易失性存储器的存储区中，使用各个选择数据段来指定将要使用相应的测试数据段进行测试的电路块，并且接着(b13)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，其中该驱动单元为响应该地址信号将从非易失性存储器中输出的测试信号提供给根据选择信号指定的电路块，用以驱动该电路块。

根据上述结构，将测试数据和电路选择信息(选择数据)相应的存储在非易失性存储器中。这样就可以不需要端口而直接对各个电路块进行测试。

这里，存储器单元可以包括多个非易失性存储器，其中存储器控制单元(a14)在多个非易失性存储器中存储多个测试数据段，并且接着(b14)并行地控制各个非易失性存储器顺序地输出多个测试信号，各个信号都表示存储在非易失性存储器中的多个测试数据段中的一个测试数据段，其中如果多个非易失性存储器中的两个非易失性存储器将要输出表示用于测试同一个电路块的测试数据段的测试信号时，则该存储器控制单元允许两个非易失性存储器中的一个输出测试信号并禁止另一个非易失性存储器输出测试信号，并且该驱动单元将从各个非易失性存储器输出的测试信号提供给将要使用由测试信号表示的测试数据段进行测试的电路块，用以驱动该电路块。

根据上述结构，可以使用分别存储在多个非易失性存储器中的各个不同的非易失性存储器中的两个或更多的测试数据段并行地对微机单元中的两个或更多的电路块进行测试。这就缩短了测试时间。

这里，非易失性存储器包括：振荡电路，用于生成第一时钟信号，其中该非易失性存储器微机芯片还包括：选择电路，用来有选择地将所述第一时钟信号和从非易失性存储器微机芯片外部供给的第二时钟信号中的一个提供给微机单元中的各个电路块。

根据上述结构，有选择的将由非易失性存储器中的振荡电路生成的时钟信号和由外部晶体振荡电路生成的时钟信号中的一个提供给CPU。通过这种方式，可以使用特殊时钟周期对电路块进行测试。在这里该振荡电路可以用一个典型用来向非易失性存储器供电的振荡电路来实现。

这里，存储器控制单元可以(a16)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的非易失性存储器的存储区中，各个选择数据段被用于选择第一时钟信号和第二时钟信号中的一个，并且接着(b16)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，其中该选择电路将根据选择信号所选择的第一时钟信号和第二时钟信号中的一个提供给微机单元中的各个电路块。

根据上述结构，根据存储在非易失性存储器中的选择数据选择时钟信号。例如，根据选择数据，可以使用从非易失性存储器的振荡电路中生成的低速时钟信号对某个电路块进行测试。

这里，存储器控制单元可以(a17)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的非易失性存储器的存储区中，各个选择数据段被用于选择第一时钟信号的频率，并且接着(b17)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，其中该振荡电路生成具有一个根据选择信号从多个预定频率中选择出来的频率的第一时钟信号。

根据上述结构，可以用从多个时钟频率中选择出来的一个时钟频率对电路块进行测试。这就可能，例如以不同的执行速度测试各个电路块的操作质量。

这里，存储器控制单元可以(a18)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的非易失性存储器的存储区中，各个选择数据段被用于选择延迟时间，并且接着(b18)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，其中该输出单元包括：延迟单元，用于使从一电路块接收的测试结果信号延迟某一延迟时间，该电路块由响应地址信号而从非易失性存储器输出的测试信号驱动，所述延迟时间是根据选择信号从多个预定的延迟时间中选择出来的，并且该输出单元将该延迟后的测试结果信号输出至非易失性存储器微机芯片的外部。

根据上述结构，可以根据延迟后的测试结果信号对电路块进行测试，其中该延迟后的测试结果信号是通过将测试结果信号延迟相应于选择信号的延迟时间而获得的。例如，如果在正确的时间从电路块返回测试结果信号，通过对测试结果信号进行延迟使得延迟后的测试结果信号恰好与期望信号同步，则即使是与正确时间有微小的偏移也可以被检测到。

由于对非易失性存储器微机中的测试结果信号进行了延迟，则就不需要测试装置例如存储器测试器对测试结果信号进行延迟。这就可以通过省略掉测试装置例如延迟线来更加简化测试环境。

这里，该存储器控制单元可以(a19)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的非易失性存储器的存储区中，各个选择数据段被用于选择延迟时间，并且接着(b19)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，其中该驱动单元包括：延迟单元，用于对响应地址信号而从非易失性存储器中输出的测试信号延迟某一延迟时间，该延迟时间是根据选择信号从多个预定的延迟时间中选择出来的，并且该驱动单元将该延迟后的测试信号提供给将使用由延迟测试信号表示的测试数据段进行测试的电路块，用以驱动该电路块。

根据上述结构，可以根据延迟后的测试信号对电路块进行测试，其中该延迟后的测试信号是通过将测试信号延迟相应于选择信号的延迟时间而获得的。这就更容易估计出电路块所能容忍的输入信号的最大延迟时间。

这里，该存储器控制单元可以(a20)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个指定数据段，并将各个测试数据段以及相应的指定数据段存储在具有唯一地址的非易失性存储器的存储区中，各个指定数据段被用于指定一个电压，并且接着(b20)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和指定数据段的测试信号和指定信号，其中该非易失性存储器微机芯片还包括：电源单元，用于将从非易失性存储器微机芯片外部施加的外部电源电压调整为根据指定信号指定的电压，用以生成内部电源，并且将该内部电源提供给将使用由测试信号表示的测试数据段进行测试的电路块，作为工作电源。

根据上述结构，可以使用各种电源电压对各个电路块进行测试。这尤其适于为检查各个电路块的电源电压相关性而进行的SHMOO测量。

这里，微机单元中的多个电路块可以包括：用作电源单元的D/A转换电路，其中该D/A转换电路通过对由指定信号表示的指定数据段进行数字-模拟转换来生成内部电源，并将该内部电源提供给电路块作为工作电源。

根据上述结构，该D/A转换电路被用作电源单元。这就可能用各种电源电压来测试各个电路块，而不需要使用专用电路。

这里，该非易失性存储器可以包括用作电源单元的电源电路，其中该电源电路包括：升压电路，用于升高外部电源的电压，以及电压调整电路，用于通过将外部电源的升高电压降低至根据指定信号指定的电压来生成内部电源，并将该内部电源提供给电路块，用作工作电源。

根据上述结构，非易失性存储器中的电源电路被用作电源单元。这就可能用各种电源电压来测试各个电路块，而不需要使用专用电路。还有，由于非易失性存储器中的电源电路包括升压电路，因此可以使用比外部电源电压高的电源电压来测试电路块。

这里，该存储器控制单元可以(a23)从非易失性存储器微机芯片外部获得与多个测试数据段一一对应的多个指定数据段，并将各个测试数据段以及相应的指定数据段存储在具有唯一地址的非易失性存储器的存储区中，各个指定数据段被用于指定一个电流，并且接着(b23)每次从非易失性存储器微机芯片的外部给出一个地址信号时，控制该非易失性存储器输出分别表示存储在具有用地址信号表示的地址的存储区中的测试数据段和指定数据段的测试信号和指定信号，其中该非易失性存储器微机芯片还包括：电流判断单元，用于判断应用于微机单元的电源电流是否超过根据指定信号指定的电流，并输出表示判断结果的电流判断信号，并且该输出单元从电流判断单元接收电流判断信号，并将该电流判断信号和从由测试信号驱动的电路块中接收的测试结果信号一块输出至非易失性存储器微机芯片外部。

根据上述结构，可以根据各种电流标准来检查微机单元的电流消耗。

这里，该非易失性存储器可以包括：电源电流从中通过并用作电流判断单元的读出放大器，其中该读出放大器根据指定信号生成参考电流，并根据参考电流和电源电流之间的比较输出电流判断信号。

根据上述结构，该非易失性存储器中的读出放大器被用作电流比较单元。这就可能根据各种电流标准来检查微机单元的电流消耗，而不需要使用专用电路。

这里，当为响应测试结果信号和期望信号而从非易失性存储器微机芯片外部给出缺陷信号时，该存储器控制单元可以将用地址信号表示的地址存储到非易失性存储器的预定存储区中，该缺陷信号表示作为测试结果该电路块被判断为有缺陷。

根据上述结构，该有缺陷的地址被写入到非易失性存储器中。因此，即使出现电源故障，也可以在恢复供电时读出有缺陷的地址。这就加强了测试灵活性以及缺陷分析效率。

这里，该存储器控制单元可以(a26)从非易失性存储器微机芯片外部获得多个构成可由CPU执行的程序的指令，并将各个指令存储在具有唯一地址的非易失性存储器的存储区中，并且接着(b26)当从非易失性存储器微机芯片的外部给出一个缺陷信号时，将用地址信号表示的地址存储到非易失性存储器的预定存储区中，并接着向CPU提供一个控制信号，该控制信号指示从存储有开始指令的存储区的地址执行程序。

根据上述结构，该有缺陷的地址被写入到非易失性存储器中。因此，即使出现电源故障，也可以在恢复供电时读出有缺陷的地址。这就加强了测试灵活性以及缺陷分析效率。此外，可以通过执行分析程序来仔细地分析该缺陷。

这里，该存储器控制单元向CPU提供一个表示非操作指令的数据信号，其中该CPU多次执行由数据信号表示的非操作指令，用以顺序的输出表示连续地址的地址信号，因而被用作地址生成单元。

根据上述结构，不需要从非易失性存储器微机外部提供地址信号。结果，就可以减少非易失性存储器微机和外部测试装置之间的连线数量。由于可以并行地对更多的非易失性存储器微机进行测试，因此就降低了总体测试时间。

所述的目的还可以通过一种测试包括微机单元和存储器单元的非易失性存储器微机芯片的方法来实现，该方法包括：第一测试步骤，用于将第一测试数据存储在非易失性存储器单元中，并接着使用非易失性存储器单元中的第一测试数据来测试微机单元，用以判断是否该微机单元有缺陷；以及第二测试步骤，用于在第一判断步骤中判断该微机单元有缺陷的情况下，用第二测试数据代替第一测试数据存储在非易失性存储器单元中，并接着使用非易失性存储器单元中的第二测试数据来测试微机单元。

根据上述方法，从非易失性存储器中将测试数据提供给微机单元。这就使得存储器测试器能够测试非易失性存储器微机，以此可能降低测试成本。即使非易失性存储器具有只能存储一种测试标准的测试数据的容量，各种测试标准的测试数据也可以依次被载入到非易失性存储器中，用以测试微机单元。在这种情况下，就可以根据各种测试标准对该非易失性存储器进行分类。

所述的目的还可以通过一种测试每一个都包括微机单元和非易失性存储器单元的多个非易失性存储器微机芯片的方法来实现，该方法包括：第一测试步骤，用于选择多个非易失性存储器微机芯片中的一部分作为试样，将用于执行有关至少一个测试项的测试的第一测试数据存储到各个试样的非易失性存储器单元中，并接着使用存储在非易失性存储器单元中的第一测试数据测试各个试样的微机单元的各个测试项；确定步骤，用来根据第一测试步骤中的测试结果为各个测试项确定是否所有的多个非易失性存储器微机芯片都需要进行测试；以及第二测试步骤，用来在所有的多个非易失性存储器微机芯片都被确定为需要进行测试时，将用于对各个测试项进行测试的第二测试数据存储到多个非易失性存储器微机芯片中的每一个的非易失性存储器单元中，并接着使用存储在非易失性存储器单元中的第二测试数据对多个非易失性存储器微机芯片中的每一个的微机单元进行测试。

根据上述方法，如果在第一测试步骤的有选择的测试中，某个测试项的缺陷率为低，则就在第二测试步骤的整体测试中省略掉那个测试项。这就缩短了测试时间。例如，通过在将芯片从晶片上取下之前进行这种测试，并接着在封装之后再一次进行整体测试，则就能够缩短晶片阶段的测试时间，而不会损失产品质量。

所述的目的还可以通过一种用以测试每一个都包括微机单元和非易失性存储器单元的第一非易失性存储器微机芯片以及第二非易失性存储器微机芯片的方法来实现，其中第一和第二非易失性存储器微机芯片相互连接，使得存储在第二非易失性存储器微机芯片的非易失性存储器单元中的数据可以被提供给第一非易失性存储器微机芯片的微机单元，所述方法包括：存储步骤，用来将用于对第一测试项进行测试的第一测试数据存储在第一非易失性存储器微机芯片的非易失性存储器单元中，并且将用于对第二测试项进行测试的第二测试数据存储在第二非易失性存储器微机芯片的非易失性存储器单元中；第一测试步骤，用于使用存储在第一非易失性存储器微机芯片的非易失性存储器单元中的第一测试数据测试第一非易失性存储器微机芯片的微机单元；提供步骤，用来将存储在第二非易失性存储器微机芯片的非易失性存储器单元中的第二测试数据提供给第一非易失性存储器微机芯片的微机单元；以及第二测试步骤，用来使用从第二非易失性存储器微机芯片的非易失性存储器单元中提供的第二测试数据对第一非易失性存储器微机芯片的微机单元进行测试。

根据上述方法，如果测试数据的大小大于一个非易失性存储器的容量，则该测试数据被分成第一和第二测试数据，并分别存储在第一和第二非易失性存储器微机的非易失性存储器中。因此，就可以使用第一和第二测试数据对第一非易失性存储器微机进行测试。这就能够进行广泛的测试，而不需要将测试数据重写入到非易失性存储器中去，也就缩短了总体测试时间。

附图说明

本发明的这些及其它目的、优点和特征从以下结合附图的本发明的说明中将变得更加清晰，在附图中说明了本发明的具体实施例。

在附图中：

图1示出了本发明的第一实施例涉及的非易失性存储器微机的结构；

图2示出了图1中所示的非易失性存储器的结构；

图3示出了在测试如图1中所示的微机单元之前，存储在非易失性存储器中的测试数据的一个例子；

图4示出了在测试微机单元时生成的主要信号之间的关系；

图5为测试微机单元时的时间图；

图6示出了本发明的第二实施例涉及的非易失性存储器微机的结构；

图7示出了可以由存储器测试器并行测试的非易失性存储器微机的数量的比较；

图8示出了本发明的第三实施例涉及的非易失性存储器微机的结构；

图9示出了图8中所示的地址生成电路的结构；

图10示出了在测试如图8中所示的微机单元之前，存储在如图8所示的非易失性存储器中的测试数据以及控制信号串的一个例子；

图11为显示地址生成电路中主要信号的变化的时间图；

图12示出了本发明的第四实施例涉及的非易失性存储器微机的结构；

图13示出了如图12所示的地址生成电路的结构；

图14示出了在测试如图12中所示的微机单元之前，存储在如图12所示的非易失性存储器中的测试数据的一个例子；

图15示出了本发明的第五实施例涉及的地址生成电路的结构；

图16示出了本发明的第六实施例涉及的非易失性存储器微机的结构；

图17示出了如图16所示的地址调整电路的结构；

图18示出了本发明的第七实施例涉及的非易失性存储器微机的结构；

图19示出了在测试如图18中所示的微机单元之前，存储在如图18所示的非易失性存储器中的测试数据的一个例子；

图20示出了本发明的第八实施例涉及的非易失性存储器微机的结构；

图21示出了如图20所示的A/D转换器以及D/A转换器的结构；

图22示出了本发明的第九实施例涉及的非易失性存储器微机的结构；

图23示出了如图22中所示的选择电路与A/D转换器、D/A转换器以及计时器中每一个之间的连接关系；

图24示出了本发明的第十实施例涉及的非易失性存储器微机的结构；

图25示出了本发明的第十一实施例涉及的非易失性存储器微机的结构；

图26为显示图25中测试对象根据存储在各个非易失性存储器中的测试数据的变化与地址控制电路停止/恢复地址增加的时间之间的关系的时间图；

图27示出了本发明的第十二实施例涉及的非易失性存储器微机的结构；

图28示出了如图27所示的非易失性存储器的结构；

图29示出了如图28所示的振荡电路的结构；

图30示出了在测试如图27中所示的微机单元之前，存储在非易失性存储器中的测试数据的一个例子；

图31示出了从晶体振荡器输出的时钟信号以及从非易失性存储器中输出的时钟信号；

图32示出了本发明的第十三实施例涉及的非易失性存储器微机的结构；

图33示出了在测试如图32中所示的微机单元之前，存储在如图32所示的非易失性存储器中的测试数据的一个例子；

图34示出了本发明的第十四实施例涉及的非易失性存储器微机的结构；

图35示出了如图34所示的非易失性存储器的结构；

图36示出了如图35所示的振荡电路的结构；

图37示出了TR信号与从非易失性存储器输出的时钟信号之间的对应关系；

图38示出了在测试如图34中所示的微机单元之前，存储在非易失性存储器中的数据的一个例子；

图39示出了本发明的第十五实施例涉及的非易失性存储器微机的结构；

图40示出了如图39所示的可编程延迟电路的结构；

图41示出了在测试如图39中所示的微机单元之前，存储在如图39中所示的非易失性存储器中的数据的一个例子；

图42为显示在测试微机单元时主要信号的发生关系的时间图；

图43示出了本发明的第十六实施例涉及的非易失性存储器微机的结构；

图44示出了如图43所示的可编程延迟电路的结构；

图45示出了在测试如图43中所示的微机单元之前，存储在如图43中所示的非易失性存储器中的数据的一个例子；

图46为显示在测试微机单元时主要信号的发生关系的时间图；

图47示出了本发明的第十七实施例涉及的非易失性存储器微机的结构；

图48示出了在测试如图47中所示的微机单元之前，存储在如图47中所示的非易失性存储器中的数据的一个例子；

图49示出了本发明的第十八实施例涉及的非易失性存储器微机的结构；

图50示出了如图49所示的非易失性存储器的结构；

图51示出了本发明的第十九实施例涉及的非易失性存储器微机的结构；

图52示出了如图51所示的读出放大器的结构；

图53示出了在测试如图51中所示的微机单元之前，存储在如图51中所示的非易失性存储器中的数据的一个例子；

图54示出了本发明的第二十实施例涉及的非易失性存储器微机的结构；

图55A示出了在测试如图54中所示的微机单元之前，存储在如图54中所示的非易失性存储器中的测试数据的一个例子；

图55B示出了在测试微机单元之后，存储在非易失性存储器中的数据的一个例子；

图56为显示第二十实施例中测试过程的流程图；

图57示出了本发明的第二十一实施例涉及的非易失性存储器微机的结构；

图58A示出了在测试如图57中所示的微机单元之前，存储在如图57中所示的非易失性存储器中的测试数据的一个例子；

图58B示出了在测试微机单元之后，存储在非易失性存储器中的数据的一个例子；

图59为显示第二十一实施例中测试过程的流程图；

图60示出了用于实现本发明的第二十二实施例涉及的测试方法的环境结构；

图61示出了存储在如图60所示的外部存储器中的数据的一个例子；

图62为显示第二十二实施例中测试过程的流程图；

图63示出了用于实现本发明的第二十三实施例涉及的测试方法的环境结构；

图64示出了存储在如图63所示的外部存储器中的数据的一个例子；

图65为显示第二十三实施例中前半个测试过程的流程图；

图66为显示第二十三实施例中后半个测试过程的流程图；

图67示出了用于实现本发明的第二十四实施例涉及的测试方法的环境结构；

图68A示出了存储在如图67所示的一个非易失性存储器微机的非易失性存储器中的数据的一个例子；

图68B示出了存储在如图67所示的另一个非易失性存储器微机的非易失性存储器中的数据的一个例子；

图69为显示第二十四实施例中测试过程的流程图；

图70示出了本发明第二十五实施例涉及的非易失性存储器微机的结构；

图71示出了如图70所示的存储器I/F的部分结构；以及

图72示出了常用的非易失性存储器微机、存储器测试器以及逻辑测试器的大致结构。

具体实施方式

第一实施例

下面参照图1-5对本发明的第一实施例涉及的非易失性存储器微机进行描述。

(结构)

图1示出了第一实施例中非易失性存储器微机110的结构。

图1还示出了存储器测试器100，它是一个用来测试非易失性存储器微机110的外部装置。在附图中，部件之间的实线箭头表示在进行测试时的信号流，而部件之间的虚线箭头表示在进行测试以外的正常操作时的信号流。用各个实线箭头和虚线箭头所示的信号通过一条信号线或多条信号线进行传送。

非易失性存储器微机110概括地说由微机单元130以及存储器单元140构成，并且形成为一个半导体芯片。也就是说，非易失性存储器微机110中的功能块例如I/O信号控制电路142以及存储器I/F 143是通过组合包括半导体的材料形成的，从而实现它们的功能。

非易失性存储器微机110具有以下的结构。在进行测试以外的正常操作时，非易失性存储器微机110的结构使得微机单元130中的CPU 131能够存取存储在存储器单元140的非易失性存储器141中的数据，并使用该数据进行操作。通过这种方式，非易失性存储器微机110实现了与常用的非易失性存储器微机相同的功能。在进行测试时，非易失性存储器微机110的结构使得可以由存储器测试器100通过使用存储器单元140的功能对微机单元130进行测试，这就不需要连接并使用逻辑测试器。

微机单元130包括电路块，例如CPU 131，RAM 132，计时器133，用于输入/输出串行信号的串行I/F 134，作为用于输入/输出多个信号的I/F的端口135，A/D转换器136，以及D/A转换器137。

在进行测试以外的正常操作时，CPU 131发送/接收信号S131b，S131c，以及S131d，用来存取存储器单元140中的非易失性存储器141。还有，CPU 131向存储器单元140提供系统时钟S131e。

微机单元130中的电路块彼此之间通过总线等相连。因此，端口135就根据信号内容，将从非易失性存储器微机110外部接收的信号输出给微机单元130或存储器单元140中的部件。非易失性存储器微机110与存储器测试器100之间的信号传送实际上是通过端口135进行的。可是，在图1中，为了简便起见通过端口135的信号路径被省略掉，因此看上去是直接传送信号的。

通过端口135将用于驱动微机单元130中的电路块的测试信号S142a从存储器单元140提供给电路块。表示驱动结果的测试结果信号S135a从端口135输出给存储器单元140。

存储器单元140包括非易失性存储器141、I/O信号控制电路142以及存储器I/F 143。

图2示出了非易失性存储器141的结构。在图中，虚线箭头表示在进行测试以外的正常操作时的信号流，而实线箭头表示在进行测试时的信号流。

非易失性存储器141包括用于存储数据的非易失性存储单元块141a，用于输出存储在非易失性存储单元块141a中的数据的读出放大器电路141b，以及用于控制读出放大器电路141b的控制电路141c。非易失性存储器141还包括用来根据由控制信号S143c表示的测试模式，在用于输入地址的信号路径以及用于输出数据的信号路径之间进行切换的多路复用器(MPX)141d、141e以及141f。这里所指的测试模式表示是对存储器单元140还是对微机单元130进行测试，这是由存储器测试器100设置的。

非易失性存储器141与系统时钟S131e同步地接收地址信号。

更详细的，在测试存储器单元140时，将地址信号S143b、数据信号S143a以及控制信号S143c提供给控制电路141c。如果控制信号S143c指定了写入，则将用数据信号S143a表示的数据写入到非易失性存储单元块141a中用地址信号S143b表示的地址的单元中去。如果控制信号S143c指定了读出，则通过读出放大器电路141b从非易失性存储单元块141a的用地址信号S143b表示的地址的单元中读出数据，并作为数据信号S143a输出。另一方面，在测试微机单元130时，将地址信号S102a提供给控制电路141c。通过读出放大器电路141b从非易失性存储单元块141a中用地址信号S102a表示的地址的单元中读出数据，并作为测试信号S141a或期望信号S141b输出。

这里，在测试微机单元130之前，存储器测试器100将用于驱动微机单元130的电路块的测试信号串以及将与电路块的驱动结果相比较的期望信号串写入到非易失性存储单元块141a中。

通过这样做，在测试微机单元130时，非易失性存储器141就可以从存储器测试器100接收地址信号S102a，并响应地分别将测试信号S141a和期望信号S141b输出给I/O信号控制电路142以及存储器I/F143。

I/O信号控制电路142从非易失性存储器141接收用于驱动微机单元130中的电路块的测试信号S141a。I/O信号控制电路142将测试信号S141a转换为由存储器测试器100提供的输入信号参考电压确定的高电压或低电压。I/O信号控制电路142将所得到的信号作为测试信号S142a输出给微机单元130中的端口135。还有，I/O信号控制电路142也从微机单元130中的端口135接收表示驱动结果的测试结果信号S135a。I/O信号控制电路142将测试结果信号S135a转换为由存储器测试器100提供的比较参考电压确定的高电压或低电压。I/O信号控制电路142将所得到的信号作为测试结果信号S142b输出给存储器I/F 143。

在进行测试以外的正常操作时，存储器I/F 143起到接口的作用，用来使得CPU 131能够存取非易失性存储器141。在对存储器单元140进行测试时，存储器I/F 143从存储器测试器100接收用于测试存储器单元140的数据S106a以及控制信号S106b，并将它们发送给非易失性存储器141，并且将表示驱动结果的结果发送给存储器测试器100。在对微机单元130进行测试时，存储器I/F 143分别从非易失性存储器141和I/O信号控制电路142接收期望信号S141b以及测试结果信号S142b，并将它们输出给存储器测试器100。

存储器测试器100是用于测试非易失性存储器微机110的装置。存储器测试器100包括晶体振荡器120，输入信号参考电压生成器101，地址生成电路102，比较参考电压生成器103，逻辑比较电路104，通过/失败判断电路105，以及测试信号生成电路106。换句话说，存储器测试器100将用于测试微机单元130的晶体振荡器120，输入信号参考电压生成器101，以及比较参考电压生成器103并入一个仅用来测试存储器单元140的常用存储器测试器中。

输入信号参考电压生成器101是一个能够生成低电压VIL以及高电压VIH的电路。

比较参考电压生成器103是一个能够生成低电压VOL以及高电压VOH的电路。

地址生成电路102在存储器测试器100中执行的测试控制程序等的控制下，生成一个用于存取非易失性存储器141的非易失性存储单元块141a中的一个单元的地址信号。

测试信号生成电路106在测试控制程序等的控制下生成诸如用于指定测试模式等的控制信号以及用于测试非易失性存储器141的写数据信号之类的信号。

在测试存储器单元140时，逻辑比较电路104在测试控制程序等的控制下，将从非易失性存储器141中读出的数据同预定的期望数据进行比较，并将比较结果输出给通过/失败判断电路105。

通过/失败判断电路105根据比较结果判断非易失性存储器微机110是否有缺陷。通过/失败判断电路105将判断结果通知给存储器测试器100的用户。

还有，存储器测试器100向非易失性存储器微机110发送一个复位信号，用来对微机单元130进行复位。

(测试过程)

下面对通过存储器测试器100测试非易失性存储器微机110的过程进行说明。该测试过程例如可以通过由装配在存储器测试器100中、执行一个特定测试控制程序以控制例如地址生成电路102的部件的控制CPU来实现。

首先，对存储器单元140进行测试。为了测试存储器单元140，存储器测试器100复位微机单元130。结果，端口135进入到能够使信号直接在存储器测试器100与存储器单元140之间进行传送的测试状态。

测试信号生成电路106生成表示存储器单元测试模式的控制信号S106b。还有，和常用的存储器单元测试方法一样，地址生成电路102生成地址信号S102b并将其提供给存储器I/F 143。同时，测试信号生成电路106将数据S106a以及控制信号S106b提供给存储器I/F 143。存储器I/F 143接收地址信号S102b、数据S106a以及控制信号S106b，并将它们分别作为地址信号S143b、数据信号S143a以及控制信号S143c传送至非易失性存储器141。结果，数据就被写入至/读出自非易失性存储器141。

通过存储器I/F 143将从非易失性存储器141中输出的数据信号S143a象数据信号S143d一样传送至逻辑比较电路104。

逻辑比较电路104对从存储器单元140中接收的数据信号和根据存储器测试器100中的测试控制程序等指定的期望值进行比较。逻辑比较电路104将比较结果输出给通过/失败判断电路105。由通过/失败判断电路105根据比较结果判断非易失性存储器微机110是否存在缺陷。

在图1中，框起来的数字1-7表示测试存储器单元140时的信号流。

采用与常用的技术相同的方式对存储器单元140以及微机单元130之间的连接进行测试。

如果按照上述方式作为测试存储器单元140的结果判断存储器单元140是没有缺陷的，则存储器测试器100将用于微机单元130的测试数据写入到存储器单元140的非易失性存储器141中。

图3示出了在测试微机单元130之前，存储在非易失性存储器141中的测试数据的一个例子。

通过用于测试微机单元130的存储器测试器100将该测试数据写入到非易失性存储单元块141a中。如图所示，该测试数据是由测试信号和期望信号组合构成的。在测试微机单元130时，这些组合中的各个组合从非易失性存储器141中输出作为测试信号141a以及期望信号S141b。

测试数据中的各个测试信号都是用于驱动微机单元130中的电路块的控制数据。作为一个例子，各个测试信号是一个将要由CPU 131进行解码并执行的指令。测试数据中的各个期望信号是一个表示电路块正确运行时的期望值，并与一个表示从由该测试信号驱动的电路块中输出的运行结果的信号进行比较的信号。

测试信号生成电路106将这种测试数据输出给存储器I/F 143，并且存储器I/F 143按照如图3中所示的顺序D0，D1，D2，...，将该测试数据写入到非易失性存储器141的非易失性存储单元块141a中。

在将该测试数据写入到非易失性存储器141中之后，该存储器测试器100就使用存储在非易失性存储器141中的测试数据对微机单元130进行测试。

首先，测试信号生成电路106生成表示微机单元测试模式的控制信号S106b。还有，晶体振荡器120向CPU 131提供时钟信号S120a。在接收到时钟信号S120a时，CPU 131将系统时钟S131e输出给存储器单元140中的各个部件例如非易失性存储器141。存储器单元140中的各个部件与系统时钟S131e同步运行。

接下来，地址生成电路102将表示16位地址的地址信号S102a输出至非易失性存储器141。作为响应，非易失性存储器141输出存储在非易失性存储单元块141a中位于由地址信号S102a所示地址的数据。该数据的高阶m位(例如m＝46)被作为测试信号S141a输出至I/O信号控制电路142，并且该数据的低阶n位(例如n＝18)被作为期望信号S141b输出至存储器I/F 143。为了便于说明，在这里假设非易失性存储单元块141a的各个地址是由16位表示。

I/O信号控制电路142接收测试信号S141a，并根据输入信号参考电压生成器101提供的电压S101a以及S101b改变测试信号S141a的电压电平。I/O信号控制电路142向端口135输出所得到的信号，作为用于驱动微机单元130的测试信号S142a。

微机单元130根据测试信号S142a运行，并通过端口135将表示运行结果的测试结果信号S135a返回至I/O信号控制电路142。在这里微机单元130的运行与常用技术一样，其中将测试信号输入至一个端口并使用逻辑测试器进行测试。

I/O信号控制电路142根据比较参考电压生成器103提供的电压S103a以及S103b改变测试结果信号S135a的电压电平。I/O信号控制电路142将所得到的信号作为测试结果信号S142b输出给存储器I/F143。

存储器I/F 143将从非易失性存储器141接收到的期望信号S141b以及从I/O信号控制电路142接收到的测试结果信号S142b分别作为期望信号S143d以及测试结果信号S143e输出给逻辑比较电路104。

逻辑比较电路104对期望信号S143d和测试结果信号S143e进行比较，并将比较结果输出给通过/失败判断电路105。通过/失败判断电路105根据比较结果判断非易失性存储器微机110是否有缺陷。如果期望信号S143d和测试结果信号S143e在相应于系统时钟S131e的时间周期内的某个比较点处不匹配，则通过/失败判断电路105就判断非易失性存储器微机110是有缺陷的。

在图1中，圈起来的数字1-6表示在按照上述方式测试微机单元130时的信号流。

参照图4和5，可以使用特殊的信号例子对上述的微机单元130测试进行说明。

图4示出了在测试微机单元130时生成的主要信号之间的关系。

在接收到地址信号S102a时，非易失性存储器141就会输出存储在非易失性存储单元块141a中位于由地址信号S102a所示地址的测试信号S141a以及期望信号S141b。I/O信号控制电路142将相应于测试信号S141a的测试信号S142a输出至微机单元130。微机单元130将测试结果信号S135a返回给I/O信号控制电路142。I/O信号控制电路142将相应于测试结果信号S135a的测试结果信号S142b输出至存储器I/F143。最后，存储器I/F 143将相应于期望信号S141b以及测试结果信号S142b的期望信号S143d以及测试结果信号S143e输出给用于进行比较的逻辑比较电路104。

图5为测试微机单元130时的时间图；

与从晶体振荡器120提供的时钟信号S120a同步，CPU 131生成系统时钟S131e并将其提供给存储器单元140。因此，存储器单元140的各个部件就能根据系统时钟S131e进行信号输出。

在接收地址信号S102a之后不久，非易失性存储器141就同时将存储在非易失性存储单元块141a中位于由地址信号S102a所示地址的测试信号S141a以及期望信号S141b分别输出给I/O信号控制电路142以及存储器I/F 143。需要注意的是，图5中的测试信号S141a以及期望信号S141b都被假设为16位。

例如，在接收到显示值“0F13h”(十六进制)的测试信号S141a之后不久，I/O信号控制电路142就将显示“0F13h”的测试信号S142a，也就是一个指令输出给微机单元130。传输延迟导致了测试信号S141a与测试信号S142a之间的时间延迟。微机单元130根据所述指令运行，并将显示“4000h”的测试结果信号S135a输出给I/O信号控制电路142。在接收到测试结果信号S135a之后不久，I/O信号控制电路142就将表示相同值“4000h”的测试结果信号S 142b输出给存储器I/F 143。存储器I/F 143将显示“4000h”的期望信号S141b以及显示“4000h”的测试结果信号分别作为期望信号S143d以及测试结果信号S143e输出给逻辑比较电路104。通过逻辑比较电路104的比较结果，通过/失败判断电路105判断非易失性存储器微机110是没有缺陷的。

如果测试结果信号S143e以及期望信号S143d在逻辑比较电路104中进行的多次这样的比较中的任一次中不匹配，则通过/失败判断电路105判断非易失性存储器微机110是有缺陷的。

该实施例说明了一个将期望信号同测试结果信号进行比较的例子，其中该测试结果信号是响应与非易失性存储器141中期望信号成对的测试信号而获得的。这可以进行如下修改。假设传输延迟为高，而微机单元130的性能为低。在这种情况下，可以对存储在非易失性存储器141中的测试数据中的测试信号以及期望信号进行设置，使得将期望信号P同测试结果信号Q进行比较，其中该测试结果信号Q是响应在期望信号P之前与从非易失性存储器141中输出的期望信号成对的测试信号而获得的，用来根据测试信号判断微机单元130中的电路块是否运行正常。

第二实施例

下面参照图6和7对本发明的第二实施例所涉及的非易失性存储器微机进行描述。

图6示出了第二实施例中的非易失性存储器微机610的结构。

图6还示出了存储器测试器600，这是一个用于测试非易失性存储器微机610的外部装置。在图中，部件之间的实线箭头表示进行测试时的信号流，而部件之间的虚线箭头表示进行测试以外的正常操作时的信号流。通过一条信号线或多条信号线对由这些实线箭头以及虚线箭头中各箭头表示的信号进行传送。

存储器测试器600与图1所示第一实施例中的存储器测试器100的区别仅在于省略掉了地址生成单元102。

非易失性存储器微机610与图1所示第一实施例中的非易失性存储器微机110的区别仅在于用含有地址生成电路641的存储器单元640代替了存储器单元140。

更具体的，非易失性存储器微机610概括地说由微机单元130以及存储器单元640构成。存储器单元640包括非易失性存储器141，I/O信号控制电路142，存储器I/F 143，以及地址生成电路641。非易失性存储器微机610中与图1所示的相同的部件使用相同的参考标记并且省略掉其详细说明。

地址生成电路641具有一个计数器，该计数器在进行测试时与系统时钟S131e同步加1。地址生成电路641将计数器的值作为地址信号S102a输出给非易失性存储器141。当在微机单元测试模式以及存储器测试模式之间进行切换时，地址生成电路641将计数器复位为0。计数器的位数等于由非易失性存储器141所需的地址信号S102a的信号线数目。

该非易失性存储器141输出存储在非易失性存储单元块141a中位于由地址信号S102a所示地址的数据，作为测试信号S141a以及期望信号S141b，其中该地址信号S102a是与系统时钟S131e同步从地址生成电路641中提供的。根据这些信号，通过与第一实施例中的非易失性存储器微机110相同的方式对非易失性存储器微机610进行测试。

根据该结构，可以对非易失性存储器微机610进行测试，而不需要从非易失性存储器微机610外部提供地址信号。由于不需要将来自存储器测试器600的地址信号发送给非易失性存储器微机610，与第一实施例中的存储器测试器100以及非易失性存储器微机110相比，可以使用更少的信号线也就是通道来连接存储器测试器600以及非易失性存储器微机610。

图7示出了第一和第二实施例之间可以由存储器测试器并行测试的非易失性存储器微机的数量的比较。

假设存储器测试器具有(x+α)×Q个信号终端，也就是通道。当第一实施例中的存储器测试器100以及非易失性存储器微机110用α条信号线相连，用来发传送地址信号，并用x条信号线相连，用来传送其它信号，则存储器测试器100就能够并行地测试Q个非易失性存储器微机110。另一方面，第二实施例中的存储器测试器600以及非易失性存储器微机610只需要用x条信号线相连。因此存储器测试器600可以并行地测试Q+Q×(α/x)个非易失性存储器微机610。

根据该实施例，可以通过一个具有很多通道终端的存储器测试器并行地对更多的非易失性存储器微机进行测试。这样的效果就是缩短了用于测试很多非易失性存储器微机所花费的总体时间。

第三实施例

下面参照图8-11对本发明的第三实施例涉及的非易失性存储器微机进行说明。

图8示出了第三实施例中的非易失性存储器微机410的结构。

图8还示出了前述的存储器测试器600，这是一个用于测试非易失性存储器微机410的外部装置。在图中，部件之间的实线箭头表示进行测试时的信号流，而部件之间的虚线箭头表示进行测试以外的正常操作时的信号流。通过一条信号线或多条信号线对由这些用实线箭头以及虚线箭头中各箭头表示的信号进行传送。

非易失性存储器微机410基本上同第一实施例中的非易失性存储器微机110相同，不同之处就在于用包括地址生成电路441的存储器单元440代替了存储器单元140。

更具体的，非易失性存储器微机410概括地说由微机单元130以及存储器单元440构成。存储器单元440包括非易失性存储器141，I/O信号控制电路142，存储器I/F 143，以及地址生成电路441。与图1所示的第一实施例中的相同的部件使用相同的参考标记并且省略掉其详细说明。

图9示出了地址生成电路441的结构。

在进行测试时，地址生成电路441从非易失性存储器141接收控制信号S441，根据控制信号S441生成地址信号S102a，并将其输出给非易失性存储器141。下面的就是地址生成电路441的主要特性。地址生成电路441不仅能够生成一个简单的递增地址，还能生成曾经生成过的地址，从而执行循环。

如图9所示，地址生成电路441包括地址控制电路501、地址递增电路502、起始地址设置电路503以及地址堆栈电路504。

地址控制电路501从非易失性存储器141接收2位控制信号S441。地址控制电路501将控制信号S441的高阶1位作为控制信号S501b输出至地址堆栈电路504，并将控制信号S441的低阶1位作为控制信号S501a输出至起始地址设置电路503。如果控制信号S441为“10”，则控制信号S501b就是有效，同时控制信号S501a就是无效。如果控制信号S441为“01”，则控制信号S501b就是无效，同时控制信号S501a就是有效。如果控制信号S441为“00”，则控制信号S501b以及S501a都是无效。

可是，当接收到与前面接收的地址相同的地址作为地址信号S500时，为了避免无限循环，地址控制电路501就将控制信号S501a和S501b都设置为无效，而不考虑控制信号S441的值。这里，通过下面的方式，地址控制电路501能够判断由地址信号S500表示的地址是否与前面接收到的地址相同。地址控制电路501保持最大地址。通过这样做，如果接收到的地址大于保持的地址，则地址控制电路501用接收到的地址替换保持的地址。另一方面，如果接收到的地址不大于保持的地址，则地址控制电路501判断接收到的地址与前面接收的地址相同。

地址递增电路502具有同非易失性存储器141要求的地址信号的信号线相同位数(例如16位)的计数器。在接收到来自起始地址设置电路503的起始地址信号S503时，地址递增电路502将由起始地址信号S503表示的地址设置到计数器中。接着，地址递增电路502与系统时钟S131e同步的重复进行将计数值输出至地址控制电路501以及地址堆栈电路504作为地址信号S500，并将计数值加1的操作。

还有，地址递增电路502接收表示测试模式的测试模式信号S143f，该信号是从存储器I/F 143中输出的控制信号S143c的一部分。当测试模式信号S143f表示将要进行测试时，地址递增电路502就将计数器复位为0。如果测试模式信号S143f表明是微机单元测试模式，则地址递增电路502除了输出地址信号S500以外，还输出计数值作为地址信号S102a。如果测试模式信号S143f表明是存储器单元测试模式，则地址递增电路502除了输出地址信号S500以外，还输出计数值作为地址信号S102b。

当控制信号S501a有效时，起始地址设置电路503从地址堆栈电路504中接收地址信号S504，并将其作为起始地址信号S503输出给地址递增电路502。

地址堆栈电路504具有用于存储地址的存储区域。当控制信号S501b有效时，地址堆栈电路504将由地址递增电路504中输出的地址信号S500表示的地址存储到存储区域中，并将存储在存储区域中的地址作为地址信号S504输出。

图10示出了存储在如图8所示的非易失性存储器141中的测试数据以及控制信号串的一个例子。

如图所示，通过存储器测试器600将控制信号串和测试数据写入到非易失性存储器141的非易失性存储单元块141a中。在进行测试时，将这些数据作为控制信号S441、测试信号S141a以及期望信号S141b从非易失性存储器141中输出。该测试数据的含义与第一实施例中的相同。

控制信号S441具有下面的含义。当2位控制信号S441的高阶1位为“1”时，这就表示非易失性存储单元块141a中控制信号S441的地址应该被设置为循环开始。另一方面，当高阶1位为“0”时，这就表示地址不应该被设置为循环开始。当2位控制信号S441的低阶1位为“1”时，这就表示控制应该被转移至已经被设置为循环开始的地址。另一方面，当低阶1位为“0”时，这就表示控制不应该转移至该地址。

测试信号生成电路106将该控制串以及测试数据输出至存储器I/F143，由存储器I/F 143按照如图10所示的顺序A0D0，A1D1，A2D2，...，将它们写入到非易失性存储单元块141a中去。

当将如图10所示的数据存储到非易失性存储器141中时，地址生成电路441按照如下方式运行。

在将控制信号串以及测试数据写入到非易失性存储器141中之后，由存储器测试器600输出表示微机单元测试模式的测试模式信号S143f，用以开始对微机单元130进行测试。

地址生成电路441将计数器复位为0，并开始递增计数器。

图11为显示地址生成单元441中主要信号的变化的时间图。

首先，地址递增电路502输出显示“0000h”的地址信号S500以及S102a。

在接收到显示“0000h”的地址信号S102a时，非易失性存储器141输出测试数据D0。测试数据D0被分成测试信号S141a以及期望信号S141b。这样，每次与系统时钟S131e同步输入地址信号S102a时，非易失性存储器141就会输出存储在用地址信号S102a显示的地址上的测试数据，作为测试信号S141a以及期望信号S141b。基于这些信号，根据第一实施例中说明的过程对微机单元130进行测试。

在接收到显示“0000h”的地址信号S102a时，非易失性存储器141还将控制信号A0，也就是显示“00”的2位控制信号S441输出到地址控制电路501中。地址控制电路501响应性地将控制信号S501a以及S501b都设置为无效。

在系统时钟S131e下一个周期内，地址递增电路502使计数器加1，并输出显示“0001h”的地址信号S500以及S102a。

在接收到显示“0001h”的地址信号S102a时，非易失性存储器141还将控制信号A1，也就是显示“00”的2位控制信号S441输出到地址控制电路501。非易失性存储器141还输出作为测试信号S141a以及期望信号S141b的测试数据D1。这样，每次输入地址信号S102a时，非易失性存储器141就会输出用地址信号S102a指定的测试数据。这里省略掉了对该过程的详细说明。

在系统时钟S131e的下一个周期内，地址递增电路502使得计数器加1，并输出显示“0002h”的地址信号S500以及S102a。

在接收显示“0002h”的地址信号S102a时，非易失性存储器141将控制信号A2，也就是显示“10”的2位控制信号S441输出到地址控制电路501。非易失性存储器141还输出作为测试信号S141a以及期望信号S141b的测试数据D2。

在接收显示“10”的控制信号S441时，地址控制电路501将到地址堆栈电路504的控制信号S501b设置为有效。作为响应，地址堆栈电路504将用地址信号S500表示的地址“0002h”存储到内部存储区域中，并输出地址“0002h”作为地址信号S504。

接着，地址递增电路502与系统时钟S131e同步地顺次输出显示“0003h”、“0004h”以及“0005h”的地址信号S500以及S102a。

当接收显示“0005h”的地址信号S102a时，非易失性存储器141将显示“01”的2位信号S441输出至地址控制电路501。在接收到显示“01”的控制信号S441时，地址控制电路501将到起始地址设置电路503的控制信号S501a设置为有效。作为响应，起始地址设置电路503从地址堆栈电路504接收显示“0002h”的地址信号S504，并将其作为起始地址信号S503输出给地址递增电路502。地址递增电路502接收显示“0002h”的起始地址信号S503，并在系统时钟S131e的下一个周期中输出显示“0002h”的地址信号S500以及S102a。

在接收显示“0002h”的地址信号S102a时，非易失性存储器141再次将控制信号A2，也就是显示“10”的2位控制信号S441输出到地址控制电路501。地址控制电路501还从地址递增电路502中接收显示“0002h”的地址信号S500。

由于由地址信号S500所示的地址“0002h”是一个之前接收到的地址，即使控制信号S441显示“10”地址控制电路501并没有将控制信号S501b设置为有效，因此控制信号S501a以及S501b都保持无效。在图11中，虚线表示了由于地址信号S500示出了一个之前接收到的地址，因此地址控制电路501没有将控制信号S501a或S501b设置为有效的情况。

这样，地址生成电路441就根据存储在非易失性存储器141中(参见图11)的控制信号串生成顺序显示“0000h”至“0005h”，“0002h”至“0006h”，以及“0002h”至“0007h”的地址信号S102a，从而对循环进行初始化。

根据该实施例，可以重复地使用测试数据，而不需要在非易失性存储器141中存储多个相同的测试数据段。这就能够使用更少量的数据进行很多的测试。

第四实施例

以下参照附图12-14说明本发明第四实施例所涉及的一种非易失性存储器微机。

图12说明了第四实施例中非易失性存储器微机810的结构。

图12还说明了存储器测试器100，其是用于测试所述非易失性存储器微机810的外部设备。在附图中，部件之间的实线箭头指示执行测试时的信号流，而部件之间的虚线箭头指示执行测试以外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每一个箭头所表示的信号经一条信号线或多条信号线传送。

非易失性存储器微机810基本上与第一实施例中的非易失性存储器微机110相同，区别仅在于存储器单元140被包括地址生成电路841的存储器单元840代替。

更详细地，非易失性存储器微机841具有微机单元130和存储器单元840。存储器单元840包括非易失性存储器141、I/O信号控制电路142、存储器I/143，以及地址生成电路841。与图1所示第一实施例中相同的部件给定相同的参考标记并且省略其详细说明。

地址生成电路841与系统时钟S131e同步产生地址信号S102a并将其输出至非易失性存储器141。在将用于测试微机单元130的测试数据存储在非易失性存储器141之后，地址生成电路841在测试微机单元130时以预定顺序产生地址信号S102a。因此，事先对被分成一些组的测试数据的执行顺序进行设定。

图13说明了地址生成电路841的结构。

地址生成电路841包括初始值表写入电路910、包含可重写非易失性存储器的初始值表存储电路911，以及与由非易失性存储器141所需的地址信号的信号线具有相同位数(如16位)的计数器912。

在存储器测试器100的控制下，初始值表写入电路910从地址生成电路102接收地址信号S102b并从测试信号生成电路106通过存储器I/F143接收数据信号S143a，并将这些信号传送到初始值表存储电路911。

初始值表存储电路911具有以下功能。如果在当测试模式信号S143f没有表明是微机单元测试模式时的一段时间内从初始值表写入电路910输入数据信号S143a，则初始值表存储电路911将由数据信号S143a表示的数据存储在内部存储器由地址信号S102b表示的地址中。这样，诸如A1和A2的地址以及结束标记(FFFFh)都存储在如图13所示的内部存储器中。这里，诸如A1和A2的地址每一个都是用于测试微机单元130中的电路块的测试数据组的起始地址。

当测试模式信号S143f切换到表示微机单元测试模式时，并且接下来每一次测试信号S141a都表示一预定值(结束码)时，初始值表存储电路911将存储在内部存储器顶部的地址输出到计数器912中。

在当测试模式信号S143f表明是微机单元测试模式时的一段时间内，计数器912与系统时钟S131e同步地重复输出计数值作为地址信号S102a并将计数值加1的操作。

图14说明了存储在图12所示非易失性存储器的非易失性存储单元块141a中的测试数据的一个例子。

在测试微机单元130之前，在存储器测试器100的控制下，具有与第一实施例所示相同的基本数据结构的测试数据存储在非易失性存储器141中。然而，在此实施例中，该测试数据被分成用于微机单元130中各个电路块的测试数据组。指示结束的预定值(结束码)设置在每个测试数据组的结尾。

在图14中，CPU测试数据组、A/D测试数据组以及计时器测试数据组存储在非易失性存储单元块141a中，分别从地址0000h、1000h和1800h开始。这些测试数据组通过结束码相互分隔。

下面说明当测试微机单元130时非易失性存储器141和地址生成电路841的操作。

一旦如第一实施例中所述存储器单元840已由存储器测试器100测试并判断为无缺陷的，则诸如图14所示的测试数据就被存储在非易失性存储器141中，并且诸如图13所示的数据被存储在地址生成电路841的初始值表存储电路911中。之后，测试信号生成电路106输出表示微机单元测试模式的测试模式信号S143f。因此，初始值表存储电路911将存储在内部存储器顶部的地址A1(0000h)输出至计数器912。计数器912将计数值输出至非易失性存储器141作为地址信号S102a。之后，计数器912连续输出地址”0001h”，”0002h”，...，其与系统时钟S131e同步加1，至非易失性存储器141作为地址信号S102a。

结果，从非易失性存储器141中相继输出多个构成CPU测试数据组的测试信号S141a和期望信号S141b对。根据这些信号，与第一实施例中一样对微机单元130中的CPU 131进行测试。这里，从非易失性存储器141输出的测试信号S141a不仅输入至I/O信号控制电路142，还输入至地址生成电路841。

当地址生成电路841接收表示结束码的测试信号S141a时，初始值表存储电路911设置地址A2(1800h)到计数器912，计数器912将计数值输出至非易失性存储器141作为地址信号S102a。之后，计数器912连续输出地址“1801”，“1802h”，...，其与系统时钟S131e同步加1，至非易失性存储器141作为地址信号S102a。

结果，非易失性存储器141输出计时器测试数据组，同时跳过A/D测试数据组。根据该计时器测试数据组测试微机单元130中的计时器133。

一旦整个计时器测试数据组已从非易失性存储器141中输出，则从非易失性存储器141中输出计时器测试数据组结尾的结束码至地址生成电路841作为测试信号S141a。初始值表存储电路911响应性地输出存储在内部存储器中的结束标记(FFFFh)至计数器912，以使计数器912停止输出地址信号S102a。这样微机单元130的测试结束，

提供地址生成电路841，就可以在测试微机单元130时提供适当的地址信号S102a给非易失性存储器141，而不必从非易失性存储器微机810外部提供地址信号S102b。同时，有可能省略测试特定的电路块。

设想在相同测试数据都统一存储在每个非易失性存储器微机810的非易失性存储器141中的状态下，测试大量基本上具有相同结构只是某些不包括A/D转换器136的非易失性存储器微机810。在这种情况下，地址生成电路841可以有效地用于省略对那些不包括A/D转换器136的非易失性存储器微机810测试A/D转换器136。

第五实施例

以下参照附图12、14和15说明本发明第五实施例所涉及的一种非易失性存储器微机。

第五实施例中的非易失性存储器微机基本上与图12所示的第四实施例中的非易失性存储器微机810相同，区别仅在于地址生成电路841被图15所示的地址生成电路144所代替。在给定时间由存储器测试器100的用户向地址生成电路144提供复原信号S108。

图15说明了地址生成电路144的结构。

地址生成电路144包括初始值表写入电路210、初始值表存储电路211、计数器212，以及多路复用器(MPX)213。

在存储器测试器100的控制下，初始值表写入电路210从地址生成电路102接收地址信号S102b并从测试信号生成电路106通过存储器I/F143接收数据信号S143a，并将这些信号输出至初始值表存储电路211。

初始值表存储电路211包含可重写非易失性存储器。初始值表存储电路211将存储在非易失性存储器141中的测试数据组的地址211a-211h保存在内部存储器中。详细地说，当在测试模式信号S143f没有表示微机单元测试模式的一段时间内初始值表存储电路211从初始值表写入电路210接收数据信号S143a时，初始值表存储电路211将由数据信号S143a表示的数据存储到内部存储器由地址信号S102b所表示的地址中。这样，地址211a-211h和结束标记211i(0FFFFh)都存储在内部存储器中，如图15所示。这里，地址211a-211h中的每个地址的低阶16位是非易失性存储器141中测试数据组的地址，并且从最低有效位起的第18位是用于控制MPX213的选择值。

同时，初始值表存储电路211在预定输出时间输出存储在内部存储器顶部的地址。这里，输出低阶16位地址作为地址信号S211a，同时输出从最低有效位起的第18位作为选择信号S211b。

这里所指的预定输出时间包括下面的(1)到(3)：

(1)当测试模式信号S143f切换到表示微机单元测试模式时。

(2)在(1)之后，每次测试信号S141a表示一预定值(结束码)时。

(3)当从内部存储器输出其中从最低有效位起第18位为高并且从最低有效位起第17位为低的数据之后接收系统时钟S131e时。

同时，如果初始值表存储电路211在从当内部存储器输出其中从最低有效位起第18位和第17位都为高的数据时到输入复原信号S108时的一段时间内接收到系统时钟S131e，则初始值表存储电路211保持输出相同的数据。在接收到复原信号S108之后，初始值表存储电路211输出下一数据。

计数器212具有与由非易失性存储器141所需的地址信号的信号线相同的位数(如16位)。当在测试模式信号S143f表示微机单元测试模式的一段时间内从初始值表存储电路211接收地址信号S211a时，计数器212设置由地址信号S211a表示的地址为一个计数值。然后计数器212与系统时钟S131e同步重复进行将计数值输出给MPX 213作为地址信号S212a并将计数值加1的操作。

MPX 213根据选择信号S211b选择从初始值表存储电路211输出的地址信号S211a或从计数器212输出的地址信号212a，并将所选择的地址信号输出至非易失性存储器141作为地址信号S102a。这里，如果选择信号S211b为高，则MPX 213选择地址信号S211a，并且如果选择信号S211b为低，则选择地址信号S212a。

下面说明当测试微机单元130时非易失性存储器141和地址生成电路144的操作。

一旦如第一实施例中所述存储器单元840已由存储器测试器100测试并判断为无缺陷的，则诸如图14所示的测试数据存储在非易失性存储器141中，并且诸如图15所示的数据存储在地址生成电路144的初始值表存储电路211中。之后，测试信号生成电路106输出表示微机单元测试模式的测试模式信号S143f。结果，初始值表存储电路211输出存储在内部存储器顶部的地址211a(00000h)的低阶16位的“0000h”作为地址信号S211a。初始值表存储电路211还根据地址211a中从最低有效位起第18位输出一个低电位作为选择信号S211b。

计数器212设置在“0000h”。计数器212与系统时钟S131e同步连续输出”0000h”，”0001h”，“0002h”...作为地址信号S212a。由于选择信号S211b为低，MPX 213选择地址信号S212a并将其输出至非易失性存储器141作为地址信号S102a。

结果，非易失性存储器141连续输出多个构成CPU测试数据组的测试信号S141a和期望信号S141b对。根据这些信号，通过I/O信号控制电路142、存储器I/F 143等测试微机单元130中的CPU 131。这里，从非易失性存储器141输出的测试信号S141a不仅输入至I/O信号控制电路142，还输入至地址生成电路144。

一旦整个CPU测试数据组已从非易失性存储器141中输出，则地址生成电路144接收表示结束码(参见图14)的测试信号S141a。在接收到时，初始值表存储电路211输出地址211b(21800h)的低阶16位“1800h”作为地址信号S2lla，并根据地址211b中从最低有效位起第18位输出一个高电位作为选择信号S211b。因此MPX 213选择地址信号S211a，并将其输出至非易失性存储器141作为地址信号S102a。

结果，非易失性存储器141输出计时器测试数据组，根据该计时器测试数据组测试微机单元130中的计时器133。

因此，初始值表存储电路211输出其中从最低有效位起第18位为高并且从最低有效位起第17位为低的数据。因此，初始值表存储电路211继而输出地址211c(21801h)的低阶16位“1801h”作为地址信号S211a，同时根据地址S211c从最低有效位起的第18位输出一个高电位作为选择信号S211b。因此，MPX 213选择地址信号S211a并将其输出给非易失性存储器141作为地址信号S102a。

接着，初始值表存储电路211输出下一地址的低阶16位作为地址信号S211a，并且MPX 213以与上述相同的方式选择地址信号S211a并将其输出给非易失性存储器141作为地址信号S102a。之后，初始值表存储电路211输出地址211e(3183Bh)的低阶16位“183Bh”作为地址信号S211a。地址211e从最低有效位起第18位和第17位都为高。因此，初始值表存储电路211保持输出表示“183Bh”的地址信号S211a，直到接收到复原信号S108为止。

也就是说，直到存储器测试器100的用户输出复原信号S108到地址生成电路144为止，地址生成电路144连续输出表示相同地址的地址信号S211a。因此非易失性存储器141保持输出计时器测试数据组中相同的测试信号141a和期望信号S141b对。

在接收到复原信号S108时，初始值表存储电路211输出地址211f(21010h)的低阶16位“1010h”作为地址信号S211a，同时根据地址S211f从最低有效位起的第18位输出一个高电位作为选择信号S211b。因此，MPX 213相应地选择地址信号S211a并将其输出给非易失性存储器141作为地址信号S102a。因此，非易失性存储器141输出一部分A/D测试数据组。

接着，当初始值表存储电路211输出结束标记211i(0FFFFh)时，操作结束。

提供地址生成电路144，可以对提供给非易失性存储器141的地址信号S102a进行各种控制。

第六实施例

以下参照附图16和17说明本发明第六实施例所涉及的一种非易失性存储器微机。

图16说明了第六实施例中非易失性存储器微机1410的结构。

非易失性存储器微机1410不同于第二实施例中的非易失性存储器微机610的地方在于增加了地址调整电路1400。地址调整电路1400调整从地址生成电路641输出的地址信号S102b，并输出所得到的信号作为地址信号S102a。

图17说明了地址调整电路1400的结构。

地址调整电路1400包括重复地址存储器单元1402、重复次数存储器单元1403、检查单元1404和地址输出单元1405。

重复地址存储器单元1402事先存储一对重复起始地址和重复结束地址。

重复次数存储器单元1403事先存储重复执行的次数。

检查单元1404从地址生成电路641接收地址信号S102b，并检查由地址信号S102b表示的地址是否与存储在重复地址存储器单元1402中的重复起始地址匹配。如果不匹配，则检查单元1404控制地址输出单元1405输出地址信号S102b作为地址信号S102a。如果匹配，则检查单元1404控制地址输出单元1405执行连续输出从重复起始地址到重复结束地址的地址作为地址信号S102a的操作，在接收地址信号S102b时的一个地址。检查单元1404控制地址输出单元1405执行此操作与存储在重复次数存储器单元1403中的重复次数相同的次数。

地址输出单元1405具有一计数器，并在检查单元1404的控制下输出地址信号S102a。

假设对需要定期测试的电路块例如RAM 132，使用存储在非易失性存储器141从地址0100h到0150h的测试数据测试10次。在这种情况下，重复地址存储器单元1402中的重复起始地址和重复结束地址分别设置为“0100h”和“0150h”，并且重复次数存储器单元1403中的重复次数设置为“10”。因此，当地址生成电路641连续输出以0000h起始并与系统时钟S131e同步地加1的地址作为地址信号S102b时，地址调整电路1400与系统时钟S131e同步地再次连续输出地址0000h-0150h作为地址信号S102a。在输出地址0150h之后，地址调整电路1400与系统时钟S131e同步再次连续输出地址0100h-0150h作为地址信号S102a。地址调整电路1400重复连续输出地址0100h-0150h十次。这里，如果事先在重复次数存储器单元1403中设置指示无限制的值例如FFFFh，则地址调整电路14D0无限地重复输出一组固定的地址。

这使得当相同测试数据重复用于测试微机单元130时，没有必要在非易失性存储器141中存储多个相同的测试数据段。

第七实施例

以下参照附图18和19说明本发明第七实施例所涉及的一种非易失性存储器微机。

图18说明了第七实施例中非易失性存储器微机2210的结构。图19示出了在测试微机单元2230之前存储在非易失性存储器141中的测试数据的一个例子。应当注意在图19中为了简便而以较少位表示测试数据。

非易失性存储器微机2210是对第一实施例中的非易失性存储器微机110的一个改进。那些与图1所示第一实施例中相同的部件给定相同的参考标记并且省略其说明。

非易失性存储器微机2210概括来讲是由微机单元2230和存储器单元2240构成。微机单元2230包括CPU 131、RAM 132、计时器133、串行I/F 134、端口2235、A/D转换器136，以及D/A转换器137。存储器单元2240包括非易失性存储器141、I/O信号控制电路142，以及存储器I/F 143。

非易失性存储器微机2210的一个主要特征在于用于测试微机单元2230的测试数据的位分配并不统一。换句话说，在此实施例中，在作为微机单元2230的电路块的一个指令的测试信号与为响应该测试信号而将与测试结果信号比较的期望信号之间的位分配并不固定。

因此，非易失性存储器141从非易失性存储单元块141a由地址信号S102a表示的地址输出可以用作测试信号的最大位数给I/O信号控制电路142作为测试信号S2241a。非易失性存储器141还从非易失性存储单元块141a由地址信号S102a表示的地址输出可以用作期望信号的最大位数给存储器I/F 143作为期望信号S2241b。假定由测试信号和期望信号对构成的测试数据为64位。在这种情况下，非易失性存储器141通过64位信号线输出64位测试数据至I/O信号控制电路142作为测试信号S2241a，同时通过64位信号线输出相同的64位测试数据至存储器I/F143作为期望信号S2241b。

I/O信号控制电路142改变从非易失性存储器141输出以驱动微机单元2230中的电路块的测试信号S2241a的电压电平到一个根据从存储器测试器100提供的输入信号参考电压确定的高电压或高电压。I/O信号控制电路142输出所得到的信号给端口2235作为测试信号S2242a。I/O信号控制电路142然后从端口2235接收表示操作结果的测试结果信号S2235a，并将其转换为根据从存储器测试器100提供的比较参考电压确定的高电压或低电压。I/O信号控制电路142输出所得到的信号给存储器I/F 143作为测试结果信号S2242b。

如图19所示，测试信号与期望信号之间的位分配对于不同的电路块是不同的。端口2235预存表示每一电路块的位分配的信息。更详细地，端口2235预存表示测试信号的位图与位长度之间对应关系的信息。因此，在接收到测试信号S2242a之后，端口2235对由测试信号S2242a表示的测试数据与每一个存储的位图进行比较，用以识别要使用测试数据进行测试的电路块。端口2235提供包含在测试数据中相应位长度的测试信号给该电路块。端口2235然后从该电路块接收操作结果，并相对于期望信号将该操作结果写入测试数据，将64位结果输出至I/O信号控制电路142作为测试结果信号S2235a。

存储器I/F 143从非易失性存储器141接收64位期望信号S2241b，并从I/O信号控制电路142接收64位测试结果信号S2242b。存储器I/F 143将这些信号输出给存储器测试器100中的逻辑比较电路104作为期望信号S2243d和测试结果信号S2243e。逻辑比较电路104对期望信号S2243d和测试结果信号S2243e进行比较。

在第一实施例中，测试信号与期望信号之间的位分配是固定的，并且测试信号与期望信号都在硬件控制下通过独立的信号线发送。另一方面，在第七实施例中，测试信号与期望信号之间的位分配是软件控制的。这允许测试信号与期望信号之间的位分配对于微机单元2230中的每个电路块来说是可以改变的。

第八实施例

以下参照附图20和21说明本发明第八实施例所涉及的一种非易失性存储器微机。

图20说明了第八实施例中非易失性存储器微机3510的结构。

非易失性存储器微机3510是对第一实施例中的非易失性存储器微机110的一个改进。更详细地，非易失性存储器微机3510概括来讲是由微机单元3530和存储器单元3540构成。微机单元3530包括CPU 131、RAM132、计时器133、串行I/F 134、端口3535、A/D转换器3536，以及D/A转换器3537。存储器单元3540包括非易失性存储器141、I/O信号控制电路3542，以及存储器I/F 143。非易失性存储器微机3510的一个主要特征在于I/O信号控制电路3542直接向/从微机单元3530中的电路块例如A/D转换器3536或D/A转换器3537发送/接收数据，而不涉及端口3535。那些与图1所示第一实施例中相同的部件给定相同的参考标记并且省略其说明。

应当注意在此图20仅仅是说明了一个结构示例，其它直接将I/O信号控制电路3542与除了A/D转换器3536或D/A转换器3537之外的电路块连接的结构同样可以使用。

图21说明了A/D转换器3536和D/A转换器3537的结构。

A/D转换器3536包括A/D电路3536a和I/F电路3536b，D/A转换器3537包括D/A电路3537a和I/F电路3537b。I/F电路3536b和3537b接收一测试模式信号。如果该测试模式信号表示微机单元测试模式，则I/F电路3536b和3537b从连接到CPU 131的总线断开。I/F电路3536b和3537b分别从I/O信号控制电路3542接收测试信号S3542a和S3542b，并将这些信号传送到A/D电路3536a和D/A电路3537a。I/F电路3536b和3537b然后分别从A/D电路3536a和D/A电路3537接收操作结果，并将其输出至I/O信号控制电路3542作为测试结果信号S3536和S3537。这样，可以直接对A/D转换器3536和D/A转换器3537进行测试。

在此实施例中，在测试微机单元3530以前存储在非易失性存储器141中的测试数据中的测试信号(参见图3)由用于A/D转换器3536的m1位测试信号和用于D/A转换器3537的m2位测试信号构成。同样，测试数据中的期望信号由用于A/D转换器3536的n1位期望信号和用于D/A转换器3537的n2位期望信号构成。

I/O信号控制电路3542改变从非易失性存储器141输出的测试信号S141a的电压电平到一个根据从存储器测试器100提供的输入信号参考电压确定的低电压或高电压。I/O信号控制电路3542发送所得到的信号中的m1位测试信号S3542a到A/D转换器3536并且发送所得到的信号中的m2位测试信号S3542b到D/A转换器3537。I/O信号控制电路3542然后从A/D转换器3536接收表示操作结果的n1位测试结果信号S3536，并从D/A转换器3537接收表示操作结果的n2位测试结果信号S3537。I/O信号控制电路3542将其合并，并改变合并结果的电压电平到根据存储器测试器100提供的比较参考电压确定的低电压或高电压。I/O信号控制电路3542输出所得到的信号给存储器I/F 143作为测试结果信号S142b。

根据此实施例，诸如控制指令的测试信号可以直接发送到微机单元3530的每个电路块，以测试该电路块。这就可能进行通过端口3535无法完成的精密测试。因此，可以改进缺陷检测率。

该实施例描述了测试信号S3542a和测试结果信号S3536分别为m1位和n1位，以及测试信号S3542b和测试结果信号S3537分别为m2位和n2位的情况。这里，测试信号S3542a和测试结果信号S3536可以通过相同的信号线传送。同样，测试信号S3542b和测试结果信号S3537也可以通过相同的信号线传送。

第九实施例

以下参照附图22和23说明本发明第九实施例所涉及的一种非易失性存储器微机。

图22说明了第九实施例中非易失性存储器微机3610的结构。

非易失性存储器微机3610是对图20所示第八实施例中的非易失性存储微机3510的一个改进。非易失性存储器微机3610概括来讲是由微机单元3630和存储器单元3640构成。微机单元3630包括CPU 131、RAM132、计时器3633、串行I/F 134、端口3535、A/D转换器3636，以及D/A转换器3637。存储器单元3640包括非易失性存储器141、I/O信号控制电路3642，存储器I/F 143、测试对象指定电路3601，以及选择电路3602。非易失性存储器微机3610的一个主要特征在于I/O信号控制电路3642通过使用测试对象指定电路3601和选择电路3602直接发送测试信号到微机单元3630中的电路块，而不涉及端口3535，其中电路3601和3602根据非易失性存储器141中包括测试信号的测试数据地址指定电路块作为测试对象。那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

测试对象指定电路3601保存表示非易失性存储器141中测试数据的地址与将使用该测试数据进行测试的电路块之间的对应关系的信息。测试对象指定电路3601从地址生成电路102接收地址信号S102a，并根据该地址信号S102a指定测试对象。测试对象指定电路3601发送用于识别测试对象的信号给选择电路3602。假定A/D测试数据组存储在非易失性存储单元块141a的地址0000h-17FFh中，并且计时器测试数据组存储在非易失性存储单元块141a的地址1800h-1FFFFh中。在这种情况下，测试对象指定电路3601事先保存将地址0000h-17FFh与A/D转换器3636关联以及将地址1800h-1FFFh与计时器3633关联的信息。如果地址信号S102a表示0000h-17FFh中的任何地址，则测试对象指定电路3601指定A/D转换器3636作为测试对象。

选择电路3602根据从测试对象指定电路3601发送的信号选择微机单元3630中的一个电路块例如计时器3633、A/D转换器3636，或D/A转换器3637。选择电路3602将所选择的电路块与I/O信号控制电路3642相连。同时，选择电路3602发送一低电位给每个未选择的电路块，以防止未选择的电路块错误动作。

图23说明了选择电路3602与A/D转换器3636、D/A转换器3637和计时器3633中的每一个之间的连接关系。

假定非易失性存储器141中的测试数据由46位测试信号和18位期望信号构成。在这种情况下，I/O信号控制电路3642接收46位测试信号S141a。据此，I/O信号控制电路3642输出46位信号给一电路块，例如计时器3633或A/D转换器3636，通过选择电路3602其被指定为测试对象。I/O信号控制电路3642然后通过选择电路3602从所述电路块接收18位信号，并将其输出至存储器I/F 143作为测试结果信号S142b。

根据该实施例，诸如控制指令的测试信号可以选择性地并直接发送至微机单元3630中的一个电路块以测试该电路块。这使得可能进行通过端口3535无法完成的精密测试。因此，可以提高故障检测率。

第十实施例

以下参照附图24说明本发明第十实施例所涉及的一种非易失性存储器微机。

图24说明了第十实施例中非易失性存储器微机3810的结构。

非易失性存储器微机3810是对图22所示第九实施例中的非易失性存储器微机3610的一个改进。在非易失性存储器微机3810中，省略了测试对象指定电路3601以便非易失性存储器141提供用于识别测试对象的选择信号S3800给选择电路3602。非易失性存储器微机3810概括来讲是由微机单元3630和存储器单元3840构成。存储器单元3840包括非易失性存储器141、I/O信号控制电路3642，存储器I/F 143、以及选择电路3602。那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

在此实施例中，在测试微机单元3630之前，识别电路块的选择信号与由测试信号和期望信号构成的测试数据一起存储在非易失性存储器141的每个地址中。

当测试微机单元3630时，非易失性存储器141与系统时钟S131e同步地将存储在由地址信号S102a表示的地址中的测试信号输出到I/O信号控制电路3642作为测试信号S141a，同时输出存储在相同地址的选择信号至选择电路3602作为选择信号S3800。该选择电路3602选择由选择信号S3800识别的一电路块，并将所选择的电路块与I/O信号控制电路3642连接。

I/O信号控制电路3642改变测试信号S141a的电压电平到一个根据从存储器测试器100提供的输入信号参考电压确定的低电压或高电压，并通过选择电路3602发送所得到的信号至电路块。I/O信号控制电路3642然后通过选择电路3602从所述电路块接收表示操作结果的测试结果信号。I/O信号控制电路3642改变测试结果信号的电压电平到一个根据存储器测试器100提供的比较参考电压确定的低电压或高电压。I/O信号控制电路3642输出所得到的信号给存储器I/F 143作为测试结果信号S142b。

根据此实施例，微机单元3630中的每个电路块都可以直接测试。同时，通过重写非易失性存储器可以相对容易地改变用于测试每个电路块的测试数据的数量和内容。

第十一实施例

以下参照附图25和26说明本发明第十一实施例所涉及的一种非易失性存储器微机。

图25说明了第十一实施例中非易失性存储器微机2810的结构。

非易失性存储器微机2810是对图24所示第十实施例中的非易失性存储器微机3810的一个改进，改进之处在于包括两个非易失性存储器、两个I/O信号控制电路和两个存储器I/F。非易失性存储器微机2810概括来讲是由微机单元2830和存储器单元2840构成。微机单元2830包括CPU 131、RAM 132、计时器3633、串行I/F 134、端口135、A/D转换器3636，以及D/A转换器3637。存储器单元2840包括非易失性存储器141和非易失性存储器2841、I/O信号控制电路142和I/O信号控制电路3642、选择电路3602、存储器I/F 143和存储器I/F2843，以及地址控制电路2800。那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

两个非易失性存储器141和2841存储不同的测试数据。例如，非易失性存储器141以这种顺序存储CPU测试数据、RAM测试数据、计时器测试数据、串行测试数据、A/D测试数据和D/A测试数据，以通过端口135对微机单元2830执行基本测试。同时，非易失性存储器2841以这种顺序存储串行测试数据、A/D测试数据、D/A测试数据、RAM测试数据和计时器测试数据，以对每个独立的电路块直接执行更详细地测试。

非易失性存储器141从地址生成电路102接收地址信号S102a，同时非易失性存储器2841从地址控制电路2800接收地址信号S2800。

地址控制电路2800具有一个计数器。地址控制电路2800保存表示存储在每个非易失性存储器中的测试数据的地址和将使用该测试数据进行测试的电路块之间的对应关系的信息。地址控制电路2800接收地址信号S102a，并检查哪个电路块将使用存储在每个非易失性存储器由地址信号S102a表示的地址中的测试数据进行测试。基本上，在从地址生成电路102接收到表示地址0000h的地址信号S102a之后，地址控制电路2800连续输出地址0000h、0001h、0002h...至非易失性存储器2841作为地址信号S2800，其与系统时钟S131e同步加1。在此期间，如果将使用存储在非易失性存储器141由地址信号S102a表示的地址中的测试数据进行测试的电路块与将使用存储在非易失性存储器2841由地址信号S102a表示的地址中的测试数据进行测试的电路块相同，则地址控制电路2800停止计数器加1并输出地址信号S2800。在此之后，当存储在非易失性存储器141由地址信号S102a表示的地址中的测试数据的测试对象改变时，地址控制电路2800恢复计数器加1并输出地址信号S2800。

因此，基本上使用从非易失性存储器141输出的测试数据和从非易失性存储器2841输出的测试数据对两个电路块并行地进行测试。在此需注意从两个非易失性存储器141和2841输出的两个信号由两个独立的处理系统处理。例如，两个信号通过独立的信号线传送。

I/O信号控制电路142通过端口135将非易失性存储器141输出的测试信号输出至一电路块。I/O信号控制电路142然后通过端口135从电路块接收测试结果信号，并将其输出至存储器I/F 143。存储器I/F 143将非易失性存储器141输出的测试结果信号和期望信号输出至逻辑比较电路104。逻辑比较电路104比较测试结果信号和期望信号。同时，I/O信号控制电路3642通过选择电路3602将非易失性存储器2841输出的测试信号输出至一电路块。I/O信号控制电路3642然后从该电路块接收一测试结果信号，并将其输出至存储器I/F2843。存储器I/F2843将从非易失性存储器2841输出的测试结果信号和期望信号输出至逻辑比较电路104。逻辑比较电路104比较测试结果信号和期望信号。这里，逻辑比较电路104具有单独比较两对输入信号的功能。

图26是表示在每个非易失性存储器中测试对象的改变与地址控制电路2800停止/恢复地址加1的时间之间的关系的时间图。

只要非易失性存储器141中测试数据的测试对象不同于非易失性存储器2841中测试数据的测试对象，地址控制电路2800就会与系统时钟S131e同步连续对地址加1。然而，例如当使用非易失性存储器141中的测试数据对RAM 132测试时，地址控制电路2800暂停将地址加1的操作并将其提供给非易失性存储器2841，以根据非易失性存储器2841中的测试数据延迟测试RAM 132的开始。当根据非易失性存储器141中的测试数据对RAM 132的测试结束时，地址控制电路2800恢复对地址加1的操作并将其提供给非易失性存储器2841，以根据非易失性存储器2841中的测试数据开始RAM 132的测试。

第十二实施例

以下参照附图27-31说明本发明第十二实施例所涉及的一种非易失性存储器微机。

图27说明了第十二实施例中非易失性存储器微机1910的结构。

非易失性存储器微机1910概括来讲是由微机单元1930和存储器单元1940构成。微机单元1930包括CPU 131、RAM 132、计时器133、串行I/F 134、端口135、A/D转换器136，以及D/A转换器137。存储器单元1940包括非易失性存储器1941、I/O信号控制电路142、存储器I/F 143和多路复用器(MPX)1945。非易失性存储器微机1910不同于图1所示第一实施例的非易失性存储器110之处在于MPX 1945选择从晶体振荡器120产生的时钟信号S120a或从非易失性存储器1941产生的时钟信号S1941c，并提供所选择的时钟信号至CPU 131。

图27还说明了作为用于测试非易失性存储器微机1910的外部设备的存储器测试器1900。存储器测试器1900不同于第一实施例中的存储器测试器100之处在于增加了用于提供复位信号S1907a给非易失性存储器1941的复位信号发生器1907。

在附图中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图28说明了非易失性存储器1941的结构。图29说明了非易失性存储器1941的振荡电路(OSC)2008的结构。

非易失性存储器1941包括电源电路2001、行译码器2002、非易失性存储单元块2003、列译码器2004，以及读出放大器2005，与一个典型的非易失性存储器一样。电源电路2001包括OSC 2008、升压电路2009，以及电压调整电路2007，与在典型的非易失性存储器中配备的电源电路一样。

OSC 2008的一个主要特征在于图29所示的逻辑电路结构。以此结构，只要复位信号S1907a为高，OSC 2008就通过振荡产生一脉冲，并将其输出作为时钟信号S1941c。时钟信号S1941c具有比从晶体振荡器120产生的时钟信号S120a更长的周期。

尽管图29说明了从延迟电路2013获取时钟信号S1941c的例子，可是时钟信号S1941c也可以从延迟电路2012、2014和2015中的任何一个中获得。

如果SELP信号显示“1”，则MPX 1945选择从非易失性存储器1941输出的时钟信号S1941c，并将其提供给CPU 131。如果SELP信号显示“0”，则MPX 1945选择从晶体振荡器120输出的时钟信号S120a，并通过CPU 131将其提供给微机单元1930中的每个电路块。

图30说明了在测试微机单元1930之前存储在非易失性存储器1941中的数据的一个例子。

如附图中所示，1位SELP值和测试数据都存储在非易失性存储器1941的每个地址中。SELP值定义指示时钟信号S1941c是否应当由MPX1945选择的SELP信号。测试数据的含义已经在第一和第四实施例中说明。

在图30中，对应于CPU测试数据组的SELP值为“0”，以便以正常速度测试CPU 131。对应于D/A测试数据组的SELP值为“1”，以便以低速测试D/A转换器137从而减少测试数据的步骤数。这是因为模拟电压的输出及比较由于诸如寄生电容之类的因素而花费了时间。对应于计时器测试数据组的SELP值为“0”，以便以正常速度测试计时器133。

当从地址生成电路102接收地址信号S102a时，非易失性存储器1941输出存储在由地址信号S102a表示的地址处的SELP值、测试信号，以及期望信号，分别作为SELP信号、测试信号S1941a，以及期望信号S1941b。

图31说明了从晶体振荡器120输出的时钟信号S120a和从非易失性存储器1941输出的时钟信号S1941c。

正如可以从附图中看出的，从非易失性存储器1941输出的时钟信号S1941c比从晶体振荡器120输出的时钟信号S120a慢。

下面将说明当测试微机单元1930时非易失性存储器1941、MPX 1945等的操作。

在测试微机单元1930之前，存储器测试器1900将例如图30所示的数据写入非易失性存储器1941。在开始测试时，复位信号发生器1907输出高电平复位信号S1907a，并且地址生成电路102输出表示“0000h”的地址信号S102a。

非易失性存储器1941输出表示SELP值“0”的SELP值，其存储在非易失性存储单元块2003的地址0000h中。MPX 1945响应而选择从晶体振荡器120输出的时钟信号S120a，并将其输出给微机单元1930作为时钟信号S1945a。

因此，以与第一实施例等相同的方式以正常速度对CPU 131进行测试。

接着，地址生成电路102连续输出加1的地址作为地址信号S102a。当地址生成电路102输出表示“1000h”的地址信号S102a时，非易失性存储器1941输出表示SELP值“1”的SELP信号，其存储在地址1000h中。MPX 1945响应而选择从非易失性存储器1941的OSC 2008产生的时钟信号S1941c，并将其输出至微机单元1930作为时钟信号S1945a。

因此，D/A转换器137以低速进行测试。这里，当以低速执行测试时，地址生成电路102根据基于预定测试进度的速度执行地址加1。

在此之后，当地址生成电路102输出表示“1800h”的地址信号S102a时，非易失性存储器1941输出表示SELP值“0”的SELP信号，其存储在地址1800h中。MPX 1945响应而选择从晶体振荡器120产生的时钟信号S120a，并将其输出至微机单元1930作为时钟信号S1945a。因此，以正常速度对计时器133进行测试。

第十三实施例

以下参照附图32和33说明本发明第十三实施例所涉及的一种非易失性存储器微机。

图32说明了第十三实施例中非易失性存储器微机2910的结构。

非易失性存储器微机2910是对第十二实施例中的非易失性存储器微机1910的一个改进。详细地，非易失性存储器微机2910概括来讲是由微机单元1930和存储器单元2940构成。存储器单元2940包括非易失性存储器2941、I/O信号控制电路142、存储器I/F 143、MPX 1945和触发器2944。那些与图27所示第十二实施例中相同的部件给定相同的参考标记并且省略其说明。

触发器2944具有以下功能。当表示值“1”的1位信号在当从复位信号发生器1907输出的复位信号S1907a为高时从非易失性存储器2941输出时，触发器2944保存值“1”并保持输出值“1”至MPX 1945。

图33说明了在测试微机单元1930之前存储在非易失性存储器2941中的测试数据的一个例子。

在附图中，存储在地址0000h的数据的最低有效位设置为1。在开始测试微机单元1930时，地址生成电路102输出表示“0000h”的地址信号S102a。非易失性存储器2941响应地输出该表示“1”的最低有效位至触发器2944。同时，复位信号发生器1907开始输出高电平复位信号S1907a至触发器2944。因此，触发器2944保持输出表示“1“的信号至MPX 1945，直到复位信号发生器1907在测试微机单元1930结尾时输出低电平的复位信号S1907a。因此，不使用从晶体振荡器120输出的时钟信号S120a而使用从非易失性存储器2941输出的时钟信号S2941c对CPU 131、A/D转换器136，以及计时器133顺次进行测试。

第十四实施例

以下参照附图34-37说明本发明第十四实施例所涉及的一种非易失性存储器微机。

图34说明了第十四实施例中非易失性存储器微机1710的结构。

非易失性存储器微机1710是对第十二实施例中的非易失性存储器微机1910的一个改进。详细地，非易失性存储器微机1710概括来讲是由微机单元1930和存储器单元1740构成。存储器单元1740包括非易失性存储器1741、I/O信号控制电路142、存储器I/F 143，和MPX 1945。非易失性存储器微机1710的一个特征是从非易失性存储器1741输出的时钟信号S1741c的频率可以根据存储在非易失性存储器1741中的数据在四个等级变化。那些与图27所示第十二实施例中相同的部件给定相同的参考标记并且省略其说明。

图35说明了非易失性存储器1741的结构。图36说明了非易失性存储器1741中振荡器电路(OSC)2028的结构。

非易失性存储器1741与一个典型非易失性存储器一样，包括电源电路2010、行译码器2002、非易失性存储单元块2003、列译码器2004，以及读出放大器2005。电源电路2010与在一个典型非易失性存储器中配置的电源电路相同，包括OSC 2028、升压电路2009，以及电压调整电路2007。

OSC 2028的一个特征在于图36所示的逻辑电路结构。以这种结构，在当从复位信号发生器1907输出的复位信号S1907a为高期间，OSC2028产生一个脉冲并将其输出作为时钟信号S1741c，其中该脉冲的周期对应于具有由存储在由地址信号S102a表示的地址上的数据的最高有效位起第二位和第三位表示的TR值的TR信号。

如果TR信号显示“00b”，则门电路2036选择延迟电路2032的输出。因此，输出一具有对应于由延迟电路2032引起的传播延迟时间的周期的脉冲作为时钟信号S1741c。

如果TR信号显示“01b”，则门电路2036选择延迟电路2033的输出。因此，输出一具有对应于由延迟电路2032和2033引起的传播延迟时间的周期的脉冲作为时钟信号S1741c。

如果TR信号显示“10b”，则门电路2036选择延迟电路2034的输出。因此，输出一具有对应于由延迟电路2032-2034引起的传播延迟时间的周期的脉冲作为时钟信号S1741c。

如果TR信号显示“11b”，则门电路2036选择延迟电路2035的输出。因此，输出一具有对应于由延迟电路2032-2035引起的传播延迟时间的周期的脉冲作为时钟信号S1741c。

图37说明了TR信号与从非易失性存储器1741输出的时钟信号S1741c之间的对应关系。

如图所示，根据TR信号，从非易失性存储器1741输出具有最短周期的时钟信号、具有二倍周期的时钟信号、具有四倍周期的时钟信号，以及具有八倍周期的时钟信号中的一个时钟信号作为时钟信号S1741c。

图38说明了在测试微机单元1930之前存储在非易失性存储器1741中的数据的一个例子。

如附图中所示，定义指示时钟信号S1741c是否应当由MPX 1945选择的SELP信号的1位SELP值、定义TR信号的2位TR值，以及测试数据都存储在非易失性存储器1741的每个地址中。测试数据的含义已经在第一和第四实施例说明。

在图38中，对应于CPU测试数据组的TR值为“11b”、对应于另一CPU测试数据组的TR值为“01b”、对应于D/A测试数据组的TR值为“11b”，并且对应于计时器测试数据组的TR值为“01b”。

因此，当开始测试微机单元1930时，复位信号发生器1907输出高电平的复位信号S1907a，并且地址生成电路102连续输出以“0000h”为开始加1的地址作为地址信号S102a。作为响应，非易失性存储器1741根据地址信号S102a输出SELP信号、TR信号、测试信号S1741a，以及期望信号S1741b。这里，测试信号S1741a与期望信号S1741b每一个都反映出存储在由地址信号S102a表示的地址中的测试数据中的预定位数的数据。

详细地，非易失性存储器1741输出表示“1”的SELP信号至MPX1945。MPX 1945响应地选择从非易失性存储器1741产生的时钟信号S1741c，并通过CPU 131将其输出至微机单元1930中的每个电路块。

同时，TR信号被输入到非易失性存储器1741中的OSC 2028。因此，CPU 131最初以低速测试，然后以四倍速度测试。在此之后，D/A转换器137以低速进行测试。最后，计时器133以四倍速度进行测试。

根据该实施例，微机单元1930中的每个电路块都可以方便地以各种时钟速度进行测试。

第十五实施例

以下参照附图39-42说明本发明第十五实施例所涉及的一种非易失性存储器微机。

图39说明了第十五实施例中非易失性存储器微机1110的结构。

非易失性存储器微机1110概括来讲是由微机单元130和存储器单元1140构成。存储器单元1140包括非易失性存储器1141、I/O信号控制电路142、存储器I/F 143，和可编程延迟电路1144。非易失性存储器微机1110在以下方面不同于图1所示第一实施例的非易失性存储器微机110。可编程延迟电路1144延迟从存储器I/F 143输出的测试结果信号S143e，并输出所得到的信号至逻辑比较电路104作为延迟的测试结果信号S1144。

在附图中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图40说明了可编程延迟电路1144的结构。以这种结构，可编程延迟电路1144根据具有DL值的DL信号延迟测试结果信号S143e，DL值由存储在非易失性存储器1141由地址信号S102a表示的地址中的数据的高阶2位表示。可编程延迟电路1144输出所得到的信号作为延迟的测试结果信号S1144。

如果DL信号显示“00b”，门电路1205选择延迟电路1201的输出。因此，由延迟电路1201延迟的测试结果信号143e被输出作为延迟的测试结果信号S1144。

如果DL信号显示“01b”，门电路1205选择延迟电路1202的输出。因此，由延迟电路1201和1202延迟的测试结果信号143e被输出作为延迟的测试结果信号S1144。

如果DL信号显示“10b”，门电路1205选择延迟电路1203的输出。因此，由延迟电路1201-1203延迟的测试结果信号143e被输出作为延迟的测试结果信号S1144。

如果DL信号显示“11b”，门电路1205选择延迟电路1204的输出。因此，由延迟电路1201-1204延迟的测试结果信号143e被输出作为延迟的测试结果信号S1144。

图41说明了在测试微机单元130之前存储在非易失性存储器1141中的数据的一个例子。

如附图中所示，定义DL信号的2位DL值和测试数据都存储在非易失性存储器1141的每个地址中。测试数据的含义已经在第一和第四实施例说明。

在图41中，对应于CPU测试数据组的DL值为“11b”，对应于D/A测试数据组的DL值为“00b”。

因此，当开始测试微机单元130时，地址生成电路102连续输出以“0000h”开始加1的地址作为地址信号S102a。作为响应，非易失性存储器1141输出DL信号、测试信号S141a，以及期望信号S141b。这里，测试信号S141a与期望信号S141b每一个都反映出存储在由地址信号S102a表示的地址中的测试数据中的预定位数的数据。

DL信号被输入至可编程延迟电路1144。因此，根据通过由延迟电路1201-1204对测试结果信号S143e延迟第一时段而获得的延迟的测试结果信号S1144对CPU 131进行测试。之后，根据通过由延迟电路1201对测试结果信号S143e延迟第二时段而获得的延迟测试结果信号S1144测试D/A转换器137。

下面将说明涉及上述CPU 131和D/A转换器137测试的主要信号的时间。

图42是说明这种信号的发生关系的时间图。当与图5所示的第一实施例中的时间图比较时，一个主要区别在于在相应的测试信号S141a之后的一个时钟周期输出期望信号S141b，并且通过/失败判断是根据所延迟的测试结果信号S1144和期望信号S143d进行的。

这种期望信号S141b的延迟可以通过配置测试数据进行，以便期望信号紧跟在相应的测试信号之后与测试信号成对，正如第一实施例中所述的。

同时，对测试结果信号S143e进行延迟以便使延迟的测试结果信号S1144与期望信号S143d完全同步，正如以下所解释的。

在图42的前半段，CPU 131接收测试信号S142a，并在延迟时间ta之后返回测试结果信号S135a。测试结果信号S135a被传送至可编程延迟电路1144作为测试结果信号S143e。可编程延迟电路1144提供反映在此期间使用的DL值“11”的延迟时间t11给测试结果信号S143e。这会产生延迟的测试结果信号S1144。这里，如果延迟时间ta是基于测试标准的正确延迟时间，则设置延迟时间t11以便使延迟的测试结果信号S1144完全与期望信号S143d同步。逻辑比较电路104对延迟的测试结果信号S1144及期望信号S143d同系统时钟S131e的后沿进行比较，并且通过/失败判断电路105判断非易失性存储器微机1110是无缺陷的。

在图42的后半段，D/A转换器137接收测试信号S142a，并在延迟时间tb之后返回测试结果信号S135a。测试结果信号S135a被传送至可编程延迟电路1144作为测试结果信号S143e。可编程延迟电路1144提供反映在此时段使用的DL值“00”的延迟时间t00给测试结果信号S143e。这会产生延迟的测试结果信号S1144。这里，如果延迟时间tb是基于测试标准的正确延迟时间，设置延迟时间t00以便使延迟的测试结果信号S1144完全与期望信号S143d同步。逻辑比较电路104对延迟的测试结果信号S1144及期望信号S143d同系统时钟S131e的后沿进行比较，并且通过/失败判断电路105判断非易失性存储器微机1110是无缺陷的。

上述通过/失败判断可以在除了系统时钟S131e后沿之外的时间进行，例如通过/失败判断可以紧跟在期望信号S143d转换之前或之后进行。

根据该实施例，从微机单元130的电路块返回的测试结果信号被延迟一延迟时间，该延迟时间对应于从如果正确操作电路块则应当返回测试结果信号的时间到下一时钟周期开始的时间这一时段，以便产生延迟的测试结果信号，该信号与被延迟了一个时钟周期输出的期望信号完全同步。该延迟的测试结果信号与期望信号比较。这样做，即使与在如果电路块正确操作而应当返回测试结果信号的时间的微小偏移或小于一个时钟周期的偏移也可以被检测到。

第十六实施例

以下参照附图43-46说明本发明第十六实施例所涉及的一种非易失性存储器微机。

图43说明了第十六实施例中非易失性存储器微机2110的结构。

非易失性存储器微机2110概括来讲是由微机单元130和存储器单元2140构成。存储器单元2140包括非易失性存储器2141、I/O信号控制电路142、存储器I/F 143，和可编程延迟电路2144。非易失性存储器微机2110不同于图1所示第一实施例的非易失性存储器微机110之处在于，测试信号S142a和延迟的测试信号S2144之一被提供给端口135，其中延迟的测试信号通过可编程延迟电路2144延迟测试信号S142a而获得。

在图43中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图44说明了可编程延迟电路2144的结构。以这种结构，可编程延迟电路2144根据具有DL值的DL信号延迟测试信号S142a，以产生延迟的测试信号S2144，DL值由存储在非易失性存储器2141由地址信号S102a表示的地址中的数据的高阶2位表示。

可编程延迟电路2144与第十五实施例中的可编程延迟电路1144的结构大致相同，区别仅在于省略了第一延迟电路。

图45说明了在测试微机单元130之前存储在非易失性存储器2141中的数据的一个例子。

如附图中所示，定义DL信号的2位DL值和测试数据都存储在非易失性存储器2141的每个地址中。测试数据的含义已经在第一和第四实施例说明。

在图45中，对应于串行测试数据组的DL值为“00b”，“01b”，“10b”，和“11b”。

因此，当开始测试微机单元130时，地址生成电路102连续输出以“0000h”开始加1的地址作为地址信号S102a。作为响应，非易失性存储器2141输出DL信号、测试信号S141a，以及期望信号S141b。这里，测试信号S141a与期望信号S141b每一个都反映出存储在由地址信号S102a表示的地址中的测试数据中的预定位数的数据。

DL信号被输入至可编程延迟电路2144。因此，最初使用测试信号S142a对串行I/F 134进行测试，也就是由门电路2305对测试信号S142a延迟第一延迟时间而获得的延迟的测试信号S2144。之后，使用由延迟电路2302对测试信号S142a延迟第二延迟时间而获得的延迟的测试信号S2144测试串行I/F 134。在此之后，使用由延迟电路2302和2303对测试信号S142a延迟第三延迟时间而获得的延迟的测试信号S2144测试串行I/F 134。之后，使用由延迟电路2302-2304对测试信号S142a延迟第四延迟时间而获得的延迟的测试信号S2144测试串行I/F 134。

下面将说明涉及上述串行I/F 134的测试的主要信号的时间。

图46是说明这种信号的发生关系的时间图。当与图5所示的第一实施例中的时间图比较时，一个主要区别在于通过/失败判断是根据响应延迟的测试信号S2144而返回的测试结果信号S135a进行的。

首先，可编程延迟电路2144提供对应于DL值“00”的延迟时间t00给对应于由地址信号S102a表示的地址0000h的测试信号S142a。可编程延迟电路2144输出所得到的信号作为延迟的测试信号S2144。为响应延迟测试信号S2144而返回测试结果信号S135a，并传送至逻辑比较电路104作为测试结果信号S143e。由于测试结果信号143e在系统时钟S131e的后沿之前到达逻辑比较电路104，其中该系统时钟的后沿是通过/失败判断时间，则判断非易失性存储器微机2110是无缺陷的。

之后，通过/失败判断是根据延迟测试信号S2144进行的，所述延迟测试信号S2144是通过延迟测试信号S142a延迟时间t01而获得的。由于测试结果信号S143e在通过/失败判断时间之前到达逻辑比较电路104，非易失性存储器微机2110被判断为无缺陷。

之后，通过/失败判断是根据延迟测试信号S2144进行的，所述延迟测试信号S2144是通过将测试信号S142a延迟延迟时间t10而获得的，然后根据延迟测试信号S2144进行，所述延迟测试信号S2144是通过延迟测试信号S142a延迟时间t11而获得的。在这些情况下，测试结果信号S143e在通过/失败判断时间之前没有到达逻辑比较电路104，从而非易失性存储器微机2110被判断为有缺陷。

根据该实施例，使用通过延迟测试信号各种延迟时间而获得的延迟测试信号对微机单元130中的电路块进行测试。这使得更容易估算测试信号可允许延迟时间的上限，即实际使用中的输入信号。

无延迟的原始测试信号与延迟的测试信号之间的时间差(即由可编程延迟电路2144提供的延迟量)称为时滞(skew)。采用同步通信中评估串行I/F 134的例子。通过使用具有各种时滞的延迟测试信号作为实际使用中的异步输入信号测试串行I/F 134，可以很容易识别串行I/F134的最大可允许时滞。

第十七实施例

以下参照附图47和48说明本发明第十七实施例所涉及的一种非易失性存储器微机。

图47说明了第十七实施例中非易失性存储器微机2610的结构。

非易失性存储器微机2610概括来讲是由微机单元2630和存储器单元140构成。微机单元2630包括CPU 131、RAM 132、计时器133、串行I/F 134、端口135、A/D转换器136、D/A转换器2637和一个开关2638。非易失性存储器微机2610不同于图1所示第一实施例的非易失性存储器110之处主要在于，通过开关2638将D/A转换器2637的输出S2637与从非易失性存储微机2610外部提供的外部电源中的一个提供给微机单元2630中除D/A转换器2637之外的每个电路块，作为工作电源S2638。

D/A转换器2637根据2位TR信号调整外部电源的电压到四个电压中的一个，并输出结果作为输出S2637。开关2638根据1位SELP信号提供D/A转换器2637的输出S2637与外部电源中的一个给除D/A转换器2637之外的每个电路块。在此所指的信号和SELP信号被输入到端口135作为测试信号S142a的一部分，并分别被提供给D/A转换器2637和开关2638。

在图47中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图48说明了在测试微机单元2630之前存储在非易失性存储器141中的数据的一个例子。

如附图中所示，定义SELP信号的1位SELP值、定义TR信号的2位TR值和测试数据都存储在非易失性存储器141的每个地址中。测试数据的含义已经在第一和第四实施例说明。

在图48中，对应于使用外部电源的测试数据组的SELP值为“1b”。对应于使用第一电压电源的测试数据组的SELP值和TR值分别为“0b”和“01b”。对应于使用第二电压电源的测试数据组的SELP值和TR值分别为“0b”和“11b”。对应于使用一可变电压电源的测试数据组的SELP值为“0b”，并且对应于相同测试数据组的TR值为“00b”、“01b”、“10b”、“11b”......。

因此，当开始测试微机单元2630时，地址生成电路102连续输出以“0000h”开始加1的地址作为地址信号S102a。作为响应，非易失性存储器141输出包括SELP信号和TR信号的测试信号S141a以及期望信号S141b。这里，测试信号S141a与期望信号S141b每一个都反映出存储在由地址信号S102a表示的地址中的预定位数的数据。

开关2638接收表示SELP值“1b”的SELP信号，并提供外部电源给微机单元2630中的电路块作为工作电源S2638。因此使用该外部电源测试微机单元2630。

之后，D/A转换器2637接收表示TR值“01b”的TR信号，并产生第一电压作为输出S2637。同时，开关2638接收表示SELP值“0b”的SELP信号。开关2638响应地提供输出S2637给微机单元2630中的电路块作为工作电源S2638。因此使用第一电压电源测试微机单元2630。

之后，根据表示TR值“11b”的TR信号和表示SELP值“0b”的SELP信号使用第二电压电源测试微机单元2630。

之后，D/A转换器2637连续接收表示TR值“00b”到“11b”的TR信号。D/A转换器2637响应地依次产生四个电压作为输出S2637。同时，开关2638接收表示SELP值“0b”的SELP信号。开关2638响应地提供输出S2637给微机单元2630中的电路块作为工作电源S2638。因此使用可变电压电源测试微机单元2630。

例如，此结构允许进行以下测试。

首先，在从晶片上取出芯片之前，使用第一电压电源测试微机单元2630。在这种情况下，地址生成电路102连续产生以0800h开始加1的地址作为地址信号S102a。

接着，在封装之后使用第二电压电源测试微机单元2630。在这种情况下，地址生成电路102连续产生以1000h开始加1的地址作为地址信号S102a。

此外，使用可变电压电源测试微机单元2630，以评估微机单元2630的电源电压相关性(即SHMOO测量)。这是通过改变电源电压例如0.2V实现的。在这种情况下，地址生成电路102连续产生以1800h开始加1的地址作为地址信号S102a。

根据该实施例，微机单元2630中的每个电路块都可以方便地使用各种电源电压进行测试。

第十八实施例

以下参照附图49和50说明本发明第十八实施例所涉及的一种非易失性存储器微机。

图49说明了第十八实施例中非易失性存储器微机2810的结构。

非易失性存储器微机2810概括来讲是由微机单元2830和存储器单元2840构成。微机单元2830包括CPU 131、RAM 132、计时器133、串行I/F 134、端口135、A/D转换器136、D/A转换器137和一个开关2838。存储器单元2840包括非易失性存储器2841、I/O信号控制电路142和存储器I/F 143。非易失性存储器微机2810不同于图1所示第一实施例的非易失性存储器110之处主要在于，从非易失性存储器2841输出的电源S2841和外部电源中的一个通过开关2838被提供给微机单元2830中的电路块，作为工作电源S2838。

开关2838根据从非易失性存储器2841输出的1位SELP信号提供电源S2841和外部电源之一给微机单元2830中的电路块。

在图49中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图50说明了非易失性存储器2841的结构。非易失性存储器2841不同于图28所示第十二实施例的非易失性存储器1941之处在于以电源电路2801代替电源电路2001。主要差别如下：电压调整电路2807中的参考电压生成电路2808根据具有一TR值的TR信号产生四个参考电压中的一个，其中所述TR值由存储在非易失性存储单元块2003由地址信号S102a表示的地址中的数据的最高有效位起的第二和第三位表示。电压调整电路2807根据由参考电压生成电路2808产生的参考电压产生四个调整电压中的一个，并将其输出作为电源S2841。

由于电源电路2801包括升压电路2009，电压调整电路2807可以产生比正常电源电压高的电源S2841。

假定第十七实施例中图48所示的数据存储在非易失性存储器2841中。

因此，当开始测试微机单元2830时，地址生成电路102连续输出以“0000”开始加1的地址作为地址信号S102a。作为响应，非易失性存储器2841输出SELP信号、TR信号、测试信号S141a以及期望信号S141b。这里，测试信号S141a与期望信号S141b每一个都反映出存储在由地址信号S102a表示的地址中的测试数据中预定位数的数据。

结果，开关2838接收表示SELP值“1b”的SELP信号。开关2838响应地提供外部电源给微机单元2830中的电路块作为工作电源S2838。因此使用该外部电源测试微机单元2830。

之后，参考电压生成电路2808接收表示TR值“01b”的TR信号。参考电压生成电路2808响应地产生第一参考电压。电压调整电路2807根据第一参考电压产生第一电压，并将其输出作为电源S2841。同时，开关2838接收表示SELP值“0b”的SELP信号。开关2838响应地提供电源S2841给微机单元2830中的每个电路块作为工作电源S2838。因此使用第一电压电源测试微机单元2830。

之后，根据表示“11b”的TR信号和表示“0b”的SELP信号以如上所述相同方式使用第二电压电源测试微机单元2830。

之后，参考电压生成电路2808连续接收表示TR值“00b”到“11b”的TR信号。参考电压生成电路2808响应地连续产生四个参考电压，电压调整电路2807根据该四个参考电压连续产生四个电压并将其输出作为电源S2841。同时，开关2838接收表示SELP值“0b”的SELP信号。开关2838响应地提供电源S2841给微机单元2830中的电路块作为工作电源S2838。因此使用可变电压电源测试微机单元2830。

根据该实施例，微机单元2830中的每个电路块都可以方便地使用比从非易失性存储器微机2810外部所给的电源电压高的各种电源电压进行测试。

第十九实施例

以下参照附图51-53说明本发明第十九实施例所涉及的一种非易失性存储器微机。

图51说明了第十九实施例中非易失性存储器微机3110的结构。

非易失性存储器微机3110是对图49所示第十八实施例中的非易失性存储器微机2810的一个改进。详细地，非易失性存储器微机3110概括来讲是由微机单元3130和存储器单元3140构成。微机单元3130包括CPU 131、RAM 132、计时器133、串行I/F134、端口135、A/D转换器136、D/A转换器137和一个开关3138。存储器单元3140包括非易失性存储器3141、I/O信号控制电路142和存储器I/F 3143。

非易失性存储器3141包括电源电路3147、寄存器3148、读出放大器3149和非易失性存储单元块(未示出)。

非易失性存储器微机3110主要在以下方面不同于非易失性存储器微机2810。通过读出放大器3149从电源电路3147提供电源S3141给微机单元3130。读出放大器3149判断电源S3141的电流是否超过由TR信号表示的上限，并输出表示判断结果的比较结果信号S3142给存储器I/F3143。存储器I/F 3143输出比较结果信号S3142给逻辑比较电路104作为测试结果信号S143e的一部分。

如果比较结果信号S3142表明电源S3141的电流超过所述上限，则通过/失败判断电路105判断非易失性存储器微机3110有缺陷。否则，通过/失败判断电路105判断非易失性存储器微机3110无缺陷。

寄存器3148存储由TR信号表示的TR值。在该实施例中，TR值被用于指示电源电流的上限，电源电路3147产生单个固定的电压。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图52说明了读出放大器3149的结构。读出放大器3149包括参考电流生成电路3145和电流比较电路3146。参考电流生成电路3145根据例如存储在寄存器3148中的2位TR值产生四个参考电流中的一个。电流比较电路3146输出比较结果信号S3142，该结果信号表示从电源电路3147输出的电源S3141的电流IDD是否超过根据由参考电流生成电路3145产生的参考电流Iref确定的上限。

例如，当寄存器3148存储TR值“01b”时，上限设置为满足微机单元3130的停止电流标准的6μA。当寄存器3148存储TR值“11b”时，上限设置为满足微机单元3130工作电流标准的100mA。

图53说明了在测试微机单元3130之前存储在非易失性存储器3141中的数据的一个例子。

如附图中所示，定义SELP信号的1位SELP值、定义TR信号的2位TR值和测试数据都存储在非易失性存储器3141的每个地址中。测试数据的含义已经在第一和第四实施例说明。

在图53中，不涉及任何电流标准对应于测试数据组的SELP值为“1b”。根据停止电流标准对应于测试数据组的SELP值和TR值分别为“0b”和“01b”。根据工作电流标准对应于测试数据组的SELP值和TR值分别为“0b”和“11b”。

因此，当开始测试微机单元3130时，地址生成电路102连续生成以“0000h”开始加1的地址作为地址信号S102a。作为响应，非易失性存储器3141输出SELP信号、TR信号、测试信号S141a以及期望信号S141b。这里，测试信号S141a与期望信号S141b每一个都反映出存储在由地址信号S102a表示的地址中的测试数据中的预定位数的数据。

结果，开关3138接收表示SELP值“1b”的SELP信号。开关3138响应地提供外部电源给微机单元3130中的电路块作为工作电源S3138。由于外部电源不经过读出放大器3149，因此不执行基于比较结果信号S3142的通过/失败判断。因此不涉及任何电流标准而测试微机单元3130。

之后，寄存器3148接收表示TR值“01b”的TR信号。寄存器3148存储该TR值，同时将其输出给参考电流生成电路3145。参考电流生成电路3145响应产生第一参考电流。同时，开关3138接收表示SELP值“0b”的SELP信号。开关3138响应提供电源S3141给微机单元3130中的每个电路块作为工作电源S3138。同时，电流比较电路3146比较电源S3141的电流与满足停止电流标准并根据第一参考电流设置的上限。因此根据中止电流标准测试微机单元3130。

之后，根据表示“11b”的TR信号和表示“0b”的SELP信号以如上所述相同方式基于工作电流标准测试微机单元3130。

根据该实施例，微机单元3130中的电流消耗可以方便地根据各种电流标准进行测试。

第二十实施例

以下参照附图54-56说明本发明第二十实施例所涉及的一种非易失性存储器微机。

图54说明了第二十实施例中非易失性存储器微机2410的结构。

非易失性存储器微机2410概括来讲是由微机单元130和存储器单元2440构成。存储器单元2440包括非易失性存储器2441、I/O信号控制电路142、存储器I/F 143和缺陷地址写入控制电路2444。

图54还示出了作为用于测试非易失性存储器微机2410的一个外部设备的存储器测试器2400。存储器测试器2400不同于图1所示第一实施例的存储器测试器100之处在于用逻辑比较电路2404代替逻辑比较电路104。

本实施例主要在以下方面不同于图1所示的第一实施例。当检测到测试结果信号S143e与期望信号S143d不匹配时，逻辑比较电路2404输出激活信号S2404给缺陷地址写入控制电路2444。缺陷地址写入控制电路2444将对应于该不匹配的地址写入非易失性存储器2441。

在图54中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图55A说明了在测试微机单元130之前存储在非易失性存储器2441中的数据的一个例子。图55B说明了测试之后存储在非易失性存储器2441中的数据的一个例子。在这些附图中所示的测试数据的含义已经在第一和第四实施例说明。

在图55A中，用于测试微机单元130中四个电路块的测试数据组A到D都存储在非易失性存储器2441中。

在图55B中，如果测试结果信号S143e不与期望信号S143d匹配，则删除存储在非易失性存储器2441的非易失性存储单元块的第一存储区中的测试数据组A，并将缺陷地址写入第一存储区。

图56是说明该实施例中的测试过程的流程图。在图55A所示的数据存储在非易失性存储器2441的状态下，根据在第一实施例中说明的过程(S2401-S2404)逐个使用测试数据组A到D测试微机单元130。在此期间，如果逻辑比较电路2404检测到测试结果信号S143e不与期望信号S143d匹配(S2403：是)，则逻辑比较电路2404输出激活信号S2404以激活缺陷地址写入控制电路2444(S2405)。

缺陷地址写入控制电路2444锁存由地址信号S102a表示的地址(S2406)。然后，缺陷地址写入控制电路2444删除存储在非易失性存储器2441的第一存储区中的数据(S2407)，并将锁存的地址写入第一存储区(S2408)。所得到的非易失性存储器2441的存储内容在图55B中示出。

这里，通过向非易失性存储器2441提供写控制信号S2444，缺陷地址写入控制电路2444从非易失性存储器2441中删除数据并将地址写入到非易失性存储器2441中。

根据该实施例，将缺陷地址写入非易失性存储器2441中。因此，即使当发生电源故障时，一旦电源恢复就可以读取缺陷地址。这提高了测试灵活性和缺陷分析效率。

第二十一实施例

以下参照附图57-59说明本发明第二十一实施例所涉及的一种非易失性存储器微机。

图57说明了第二十一实施例中非易失性存储器微机2610的结构。

非易失性存储器微机2610是对图54所示第二十实施例中的非易失性存储器微机2410的一个改进。非易失性存储器微机2610概括来讲是由微机单元2630和存储器单元2640构成。微机单元2630包括CPU 131、RAM 132、计时器133、串行I/F 134、端口2635、A/D转换器136，以及D/A转换器137。存储器单元2640包括非易失性存储器2641、I/O信号控制电路142、存储器I/F 143和缺陷地址写入控制电路2644。

非易失性存储器微机2610主要在以下方面不同于非易失性存储器微机2410。非易失性存储器2641存储可由CPU 131执行的分析程序，并且缺陷地址写入控制电路2644通过端口2635指示CPU 131执行该分析程序。

在图57中，部件之间的实线箭头表示执行测试时的信号流，同时部件之间的虚线箭头表示执行除测试以外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头所表示的信号通过一条信号线或多条信号线进行传送。

那些与前述实施例中相同的部件已给定相同的参考标记并且省略其说明。

图58A说明了在测试微机单元2630之前存储在非易失性存储器2641的非易失性存储单元块中的数据的一个例子。图58B说明了在测试之后存储非易失性存储单元块中的数据的一个例子。在这些附图中所说明的测试数据的含义在第一和第四实施例中已经说明。分析程序是可由CPU131执行的机器指令串。

在图58A中，用于测试微机单元2630的三个电路块的测试数据组A到C和分析程序都存储在非易失性存储器2641中。

在图58B中，作为测试结果信号S143e与期望信号S143d不匹配的结果，将存储在非易失性存储器2641的第一存储区中的测试数据组A删除，并且将缺陷地址写入第一存储区中。

图59是表示本实施例中测试过程的流程图。假定图58A中所示的数据存储在非易失性存储器2641中。因此，逐个使用测试数据组A到C测试微机单元2630(S2411到S2414)，并将缺陷地址写入非易失性存储器2641(S2415到S2418)中，这与第二十实施例相同。所得到的非易失性存储器2641的存储内容在图58B中示出。之后，缺陷地址写入控制电路2644通过端口2635将表示分析程序起始地址并释放CPU 131停止的控制信号S2644b输出至CPU 131。因此CPU 131开始执行所述分析程序(S2419)。

分析程序例如用于参考在非易失性存储器2641中写入的缺陷地址以识别包含该缺陷的电路块，并通过集中驱动所述电路块来彻底分析该缺陷。

根据本实施例，缺陷地址被写入到非易失性存储器2641中。因此，即使当发生电源故障时，一旦电源恢复就可以读取缺陷地址。这提高了测试灵活性和缺陷分析效率。同时，通过执行一个分析程序，可以彻底地分析缺陷。

第二十二实施例

以下参照附图60-62说明本发明第二十二实施例所涉及的一种非易失性存储器微机。

图60说明了用于实现第二十二实施例的测试方法的环境结构。该环境包括待测试的非易失性存储器微机110、用于测试非易失性存储器微机110的存储器测试器100，以及存储将装载到非易失性存储器141的数据的外部存储器1121。非易失性存储器微机110和存储器测试器100与第一实施例中的相同。

那些与前述实施例中相同的部件已给定相同的参考标记并且省略其说明。

外部存储器1121实际上通过一个硬盘装置、存储器装置或类似装置实现。外部存储器1121存储测试数据并提供一部分测试数据给非易失性存储器141，外部存储器1121的容量比非易失性存储器141的容量大。

图61说明了存储在外部存储器1121中的数据的一个例子。这里，外部存储器1121具有一个相当于两个非易失性存储器141的存储区。外部存储器1121针对严格的测试标准A和不严格的测试标准B中的各个标准存储用于测试微机单元130中的电路块例如CPU 131、A/D转换器136以及计时器133的测试数据组。

非易失性存储器141可以同时存储测试标准A和B之一的测试数据组。

图62是说明在此实施例中测试过程的流程图。

首先，测试标准A的测试数据组以下列方式被从外部存储器1121装载到非易失性存储器141中。地址生成电路102连续输出以00000h开始加1的地址到外部存储器1121作为地址信号S102c。地址生成电路102还输出地址信号S102c的低阶16位给非易失性存储器141作为地址信号S102a。同时，测试信号生成电路106输出读信号S106c给外部存储器1121。外部存储器1121接收地址信号S102c和读信号S106c，并连续输出测试标准A的测试数据组作为数据S1121。测试信号生成电路106还通过存储器I/F 143输出表示写命令的控制信号S106b给非易失性存储器141。因此，测试标准A的测试数据组被装载到非易失性存储器141中(S1121)。

接着，根据第一实施例中说明的过程使用在非易失性存储器141中装载的测试标准A的测试数据组对微机单元130进行测试(S1122)。如果逻辑比较电路104检测到测试结果信号S143e和期望信号S143d之间无任何不匹配(S1123：否)，则通过/失败判断电路105判断非易失性存储器微机110在测试标准A和B下均无缺陷(S1124)。

另一方面，如果逻辑比较电路104检测到不匹配(S1123：是)，则测试标准B的测试数据组被从外部存储器1121装载到非易失性存储器141中(S1125)。这与测试标准A的测试数据组以相同方式进行，除了地址生成电路102连续输出以10000h开始加1的地址作为地址信号S102c。

之后，使用在非易失性存储器141中装载的测试标准B的测试数据组对微机单元130进行测试(S1126)。如果逻辑比较电路104检测到测试结果信号S143e和期望信号S143d之间无任何不匹配(S1127：否)，则通过/失败判断电路105判断非易失性存储器微机110只在测试标准B下无缺陷(S1128)。

另一方面，如果逻辑比较电路104检测到不匹配(S1127：是)，则通过/失败判断电路105判断非易失性存储器微机110有缺陷(S1129)。

根据本实施例，测试数据被从外部存储器1121装载到非易失性存储器141中。这使得存储器测试器100能够测试非易失性存储器微机110。因此可以降低测试成本。同时，即使非易失性存储器141具有仅存储单个测试标准的测试数据的容量，也可以用逐个从外部存储器1121装载各种测试标准的测试数据来通过各种测试标准对非易失性存储器微机110进行测试。这使得可能根据各种测试标准对非易失性存储器微机110分类。

第二十三实施例

以下参照附图63-66说明本发明第二十三实施例所涉及的一种非易失性存储器微机测试方法。

图63说明了用于实现第二十三实施例的测试方法的环境结构。该环境不同于图60所示第二十二实施例的环境之处在于，存储器测试器100被存储器测试器2300代替，外部存储器1121被外部存储器1211代替。存储器测试器2300不同于存储器测试器100之处在于新包括有一用于为每一测试项存储通过/失败结果的寄存器组107。非易失性存储器微机110与第一实施例中的相同。

那些与前述实施例中相同的部件已给定相同的参考标记并且省略其说明。

图64说明了存储在外部存储器1211中的数据的一个例子。在图64中，外部存储器1211有一个相当于三个非易失性存储器141的存储区。存储器单元测试数据组、测试项A和B的微机单元测试数据组，以及测试项C和D的微机单元测试数据组中的每一个都被存储在相当于一个非易失性存储器141的容量的区域中。

图65和66是说明在本实施例中前半个和后半个测试过程的流程图。

在前半个过程中，寄存器组107中的所有寄存器都被复位(S1131)。之后，对于每个预定数目的试样重复以下处理(S1132到S1142)。所述预定数目例如是经历测试的非易失性存储器微机总数的10％。

进行DC测试(S1133)和存储器单元140的测试(S1134)。

之后，测试项A和B的微机单元测试数据组被从外部存储器1211装载到非易失性存储器141(S1135)，并且对测试项A和B测试微机单元130(S1136)。然后，从非易失性存储器141中删除所装载的测试数据组(S1137)。这里，数据的装载和测试可以与前述实施例中相同的方式进行。

之后，测试项C和D的微机单元测试数据组被从外部存储器1211装载到非易失性存储器141(S1138)，并且对测试项C和D测试微机单元130(S1139)。然后，从非易失性存储器141中删除所装载的测试数据组(S1140)。

在寄存器组107中设置对应于微机单元130的每个失败测试项的寄存器(S1141)。

在后半个过程中，选择所有对应于寄存器组的测试项(S1151)。对经历测试的每个非易失性存储器微机110重复以下处理(S1152到S1160)。

进行DC测试(S1153)和存储器单元140的测试(S1154)。

接着，只要存在任何在步骤S1151中被选择并且还未被测试的测试项，就重复下列处理(S1155到S1159)。

未被测试的测试项的测试数据组被装载到非易失性存储器141，直到最大容量(S1156)。使用所装载的测试数据组测试微机单元130(S1157)。然后从非易失性存储器141中删除所装载的测试数据组(S1158)。

根据该实施例，如果在前半部分进行有选择的测试中某个测试项缺陷率较低，则在后半部分进行的整个测试中忽略所述测试项。这缩短了测试时间。例如，通过在从晶片上取出芯片之前执行本实施例的测试过程，接着在封装之后再次执行整体测试，则在晶片阶段用于测试所花的时间就可以减少而不会引起产品质量的损失。

第二十四实施例

以下参照附图67-69说明本发明第二十四实施例所涉及的一种非易失性存储器微机测试方法。

图67说明了用于实现第二十四实施例的测试方法的环境结构。该环境包括经历测试的非易失性存储器微机4610和4710、用于测试两个非易失性存储器微机4610和4710的存储器测试器4600，以及一个I/F电路4650。

非易失性存储器微机4610和4710每一个都是对图1所示第一实施例中的非易失性存储器微机110的一个改进。每个非易失性存储器微机4610和4710不同于非易失性存储器微机110之处主要在于，对应于非易失性存储器微机110中的测试信号S142a的测试信号S4642a或S4742a可以被输出到非易失性存储器微机4610或4710外部并从非易失性存储器微机4610或4710外部提供。

存储器测试器4600是对第一实施例的存储器测试器100的一个改进。存储器测试器4600不同于存储器测试器100之处在于以下方面。存储器测试器4600可以单独地进行从非易失性存储器微机4610输出的测试结果信号S4643e和期望信号S4643d的比较，以及从非易失性存储器微机4710输出的测试结果信号S4743e和期望信号S4743d的比较。同时，存储器测试器4600可以单独地提供数据S106a1和控制信号S106b1给非易失性存储器微机4610，以及提供数据S106a2和控制信号S106b2给非易失性存储器微机4710。此外，存储器测试器4600可以提供控制信号S106c给I/F电路4650。

I/F电路4650根据控制信号S106c电连接或断开测试信号S4642a的传输路径和测试信号S4742a的传输路径。

在图67中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同的参考标记并且省略其说明。

图68A说明了存储在非易失性存储器微机4610的非易失性存储器4641中的数据的一个例子。图68B说明了存储在非易失性存储器微机4710的非易失性存储器4741中的数据的一个例子。

如附图中所示，非易失性存储器4641存储测试数据组A，同时非易失性存储器4741存储测试数据组B。

图69是说明在本实施例中的测试过程的流程图。

存储器测试器4600中的测试信号生成电路4606输出指示电断开测试信号S4642a和S4742a的传输路径的控制信号S106c给I/F电路4650。作为响应，I/F电路4650电断开两条传输路径(S4601)。

在此状态下，存储器测试器4600输出控制信号S106b1以便使用测试数据组A测试非易失性存储器微机4610。这里，存储器测试器4600比较测试结果信号S4643e和期望信号S4643d以对非易失性存储器微机4610进行通过/失败判断，同时忽略来自非易失性存储器微机4710的测试结果信号S4743e和期望信号S4743d(S4602)。

之后，存储器测试器4600输出控制信号S106b2以便使用测试数据组B测试非易失性存储器微机4710。这里，存储器测试器4600比较测试结果信号S4743e和期望信号S4743d以对非易失性存储器微机4710进行通过/失败判断，同时忽略来自非易失性存储器微机4610的测试结果信号S4643e和期望信号S4643d(S4603)。

接着，测试信号生成电路4606输出指示测试信号S4642a和S4742a的传输路径短路的控制信号S106c给I/F电路4650。作为响应，I/F电路4650电连接两条传输路径(S4604)。

在此状态下，存储器测试器4600输出指示输出测试信号S4642a的控制信号S106b1到非易失性存储器微机4610。同时，存储器测试器4600输出控制信号S106b2到非易失性存储器微机4710，以禁止输出测试信号S4742a(即进入高阻抗状态)。

结果，从非易失性存储器微机4610输出测试数据组A作为测试信号S4642a，并通过I/F电路4650提供给非易失性存储器微机4710中的微机单元4730。存储器测试器4600使用测试数据组A，通过比较测试结果信号S4743e和期望信号S4743d来测试非易失性存储器微机4710。在此期间，存储器测试器4600忽略来自非易失性存储器微机4610的测试结果信号S4643e和期望信号S4643d(S4605)。

接着，存储器测试器4800以与上述相同的方式使用测试数据组B测试非易失性存储器微机4610(S4606)。

根据该实施例，如果测试数据的大小大于一个非易失性存储器的容量，则测试数据被分为测试数据组并被存储在多个非易失性存储器微机的非易失性存储器中。因此，使用存储在这些非易失性存储器微机中的测试数据可以测试多个非易失性存储器微机。这使得不必将测试数据组逐个写入每个独立的非易失性存储器中，以此可能缩短测试时间。

第二十五实施例

以下参照附图70和71说明本发明第二十五实施例所涉及的一种非易失性存储器微机。

图70说明了用于实现第二十五实施例的非易失性存储器微机4210的结构。

非易失性存储器微机4210概括来讲包括微机单元130和存储器单元4240。存储器单元4240包括非易失性存储器4241、I/O信号控制电路142以及存储器I/F 4243。

非易失性存储器微机4210不同于图1所示第一实施例的非易失性存储器微机110之处主要在于以下方面。当执行测试时，存储器I/F 4243输出表示非操作指令(NOP)的数据信号S131c给CPU 131。作为响应，CPU 131连续输出加1的程序计数器值作为地址信号S131d。存储器I/F4243将地址信号S131d传送到非易失性存储器4241作为地址信号S143b。非易失性存储器4241输出存储在由地址信号S143b表示的地址中的测试数据。

在图70中，部件之间的实线箭头指示当执行测试时的信号流，同时部件之间的虚线箭头指示当执行测试之外的正常操作时的信号流。由这些实线箭头和虚线箭头中的每个箭头表示的信号通过一条信号线或多条信号线传送。

那些与前述实施例中相同的部件给定相同参考标记并省略其说明。

图71说明了存储器I/F 4243的特征部分的结构。

存储器I/F 4243包括多路复用器(MPX)4244。根据选择信号S4210b，当执行测试之外的正常操作时，存储器I/F 4243输出从非易失性存储器4241给出的数据信号S143a作为数据信号S131c，并且当执行测试时，输出表示NOP(例如，一个所有位都为低的信号)的信号S4210a作为数据信号S131c。根据控制信号S106b从存储器测试器600提供选择信号S4210b。

存储在非易失性存储器4241中的测试数据的含义与前述实施例中解释的相同。

非易失性存储器微机4210以下列方式进行测试。根据从测试信号生成电路106中输出的控制信号S106b，存储器I/F 4243输出表示NOP的数据信号S131c给CPU 131。作为响应，CPU 131通过存储器I/F 4243连续输出加1的地址给非易失性存储器4241作为地址信号S131d。非易失性存储器4241读取存储在由对应于地址信号S131d的地址信号S143b表示的地址中的测试数据，并将其输出作为测试信号S141a和期望信号S141b。根据测试信号S141a和期望信号S141b以与前述实施例相同的方式测试非易失性存储器微机4210。

根据该实施例，可以不必从存储器测试器600提供地址信号。因此，存储器测试器600与非易失性存储器微机4210之间的连接线的数目可以减少。这使得存储器测试器600可以并行测试更多的非易失性存储器微机4210，这样可能缩短总体测试时间。

虽然通过多个例子参照附图对本发明进行了充分说明，但是应当注意对于本领域技术人员来说很明显可以对其作出各种变化和修改。

因此，除非这种变化和修改背离本发明的范围，否则都应当认为是包含在本发明的范围之内的。

Claims (30)

1.一种非易失性存储器微机芯片，包括微机单元和存储器单元，

所述微机单元包括：

多个电路块，其中包括一个CPU，并且

所述存储器单元包括：

非易失性存储器；

存储器控制单元，用于(a)从非易失性存储器微机芯片的外部获得多个测试数据段，并将所述多个测试数据段存储在非易失性存储器中，并接着(b)控制所述非易失性存储器顺序地输出多个测试信号，其中各个测试信号都表示所述多个测试数据段中的一个测试数据段；

驱动单元，用于将从所述非易失性存储器中顺序输出的多个测试信号中的每一个提供给将要使用由所述测试信号表示的一个测试数据段进行测试的所述多个电路块中的任何一个，用以驱动所述电路块；以及

输出单元，用于从所述被驱动的电路块中接收测试结果信号，并将所述测试结果信号输出到所述非易失性存储器微机芯片的外部。

2.根据权利要求1所述的非易失性存储器微机芯片，其特征在于所述微机单元还包括：

端口，用于向/从所述微机单元的外部发送/接收信号，

所述驱动单元通过所述端口将所述测试信号提供给所述电路块，以及

所述输出单元通过所述端口从所述电路块接收所述测试结果信号。

3.根据权利要求2所述的非易失性存储器微机芯片，其特征在于所述存储器控制单元(a3)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个期望数据段，并将各个测试数据段以及相应的期望数据段存储在具有唯一地址的非易失性存储器的存储区中，各个期望数据段表示如果一个电路块被正确驱动所希望得到的测试结果信号，其中表示相应的测试数据段的测试信号被输出给所述电路块，并且接着(b3)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和期望数据段的测试信号和期望信号，

所述驱动单元为响应所述地址信号将从所述非易失性存储器中输出的所述测试信号提供给将要用由所述测试信号表示的所述测试数据段进行测试的电路块，用以驱动所述电路块，并且

所述输出单元从所述被驱动电路块中接收测试结果信号，并将所述测试结果信号和所述期望信号一块输出到所述非易失性存储器微机外部。

4.根据权利要求1所述的非易失性存储器微机芯片，其特征在于还包括：

地址生成单元，用来顺序地输出多个地址信号，

所述存储器控制单元(a4)将各个测试数据段存储在具有唯一地址的所述非易失性存储器的存储区中，并接着(b4)每次所述地址生成单元输出一个地址信号时，控制所述非易失性存储器输出一个表示测试数据段的测试信号，其中所述测试数据段被存储在具有用所述地址信号表示的地址的存储区中，并且

所述驱动单元为响应所述地址信号将从所述非易失性存储器中输出的测试信号提供给将要用由所述测试信号表示的所述测试数据段进行测试的电路块，用以驱动所述电路块。

5.根据权利要求4所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a5)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个控制数据段，并将各个控制数据段存储在其中还存有相应的测试数据段的所述非易失性存储器的存储区中，所述多个控制数据段指定所述多个测试数据段被使用的顺序，并且接着(b5)每次所述地址生成单元输出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和控制数据段的测试信号和控制信号，并且

所述地址生成单元包括：

保持计数值的计数器单元，用来周期性地输出表示所述计数值的地址信号并使得所述计数值加1；以及

计数器控制单元，用来(i)在所述非易失性存储器输出一个表示具有第一值的控制数据段的控制信号时，存储由所述计数器单元保持的计数值，并接着(ii)在所述非易失性存储器输出一个表示具有第二值的控制数据段的控制信号时，用所述存储的计数值替换由所述计数器单元保持的计数值。

6.根据权利要求4所述的非易失性存储器微机芯片，

其特征在于所述多个测试数据段可以被分成测试数据组，在各个测试数据组末端的测试数据段为能够与其它的测试数据段相区分的末端数据，并且

所述地址生成单元包括：

地址存储单元，用来存储所述非易失性存储器的一个存储区的地址，在所述非易失性存储器的所述地址中存有各个测试数据组起始处的测试数据段；

保持计数值的计数器单元，用来周期性地输出表示所述计数值的地址信号并使得计数值加1；以及

计数器控制单元，用来在所述非易失性存储器输出一个表示所述末端数据的测试信号时，用存储在所述地址存储单元中的地址之一替换由所述计数器单元保持的计数值。

7.根据权利要求4所述的非易失性存储器微机芯片，

其特征在于所述多个测试数据段被分成测试数据组，在各个测试数据组末端的测试数据段为能够与其它的测试数据段相区分的末端数据，

所述地址生成单元包括：

地址存储单元，用来从所述非易失性存储器微机芯片的外部获得彼此之间一一对应的多个地址以及多个控制标记值，并事先存储所述多个地址以及所述多个控制标记值；以及

复原信号获得单元，用来从所述非易失性存储器微机芯片的外部获得复原信号，并且

所述地址生成单元，为各个存储在所述地址存储单元中的地址，

(1)输出一个表示所述地址的地址信号，

(2)如果相应的控制标记值为第一值，则接着输出表示顺次跟在所述地址之后的连续地址的地址信号，直到所述非易失性存储器输出一个表示末端数据的测试信号，以及

(3)如果相应的控制标记值为第二值，则接着输出均表示顺次地址的地址信号，直到所述复原信号获得单元获得复原信号。

8.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元包括：

地址调整单元，用于

(1)保持重复起始地址，重复结束地址，以及重复次数；

(2)顺序地接收多个地址信号；以及

(3)每次接收一个地址信号时，(i)如果由所述地址信号表示的地址不同于所述重复起始地址，则输出所述地址信号，并且(ii)如果由所述地址信号表示的地址与所述重复起始地址相同，则以与所述重复次数相同的次数反复地输出顺序表示从所述重复起始地址到所述重复结束地址的连续地址的地址信号，

所述存储器控制单元(a8)将各个测试数据段存储在具有唯一地址的所述非易失性存储器的存储区中，并接着(b8)每次所述地址调整单元输出一个地址信号时，控制所述非易失性存储器输出一个表示测试数据段的测试信号，其中所述测试数据段被存储在具有用所述地址信号表示的地址的存储区中，并且

所述驱动单元为响应所述地址信号将从所述非易失性存储器中输出的测试信号提供给将要用由所述测试信号表示的测试数据段进行测试的电路块，用以驱动所述电路块。

9.根据权利要求3所述的非易失性存储器微机芯片，

其特征在于根据至少两个测试数据段的不同内容，所述多个测试数据段中的所述至少两个测试数据段具有不同的位长，

所述驱动单元向端口提供复合信号，所述复合信号由表示测试数据段的测试信号和一部分与所述测试信号一块从所述非易失性存储器输出的期望信号构成，其中所述测试数据段的位长并不是所述多个测试数据段中最长的，并且

所述端口根据所述复合信号的内容从所述复合信号中提取出所述测试信号，并将所述提取出来的测试信号提供给将要使用由所述测试信号表示的测试数据段进行测试的电路块。

10.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述驱动单元根据从所述非易失性存储器微机芯片外部施加的输入信号参考电压变换所述测试信号的电平，并将所述变换后的测试信号提供给所述电路块，用以驱动所述电路块，并且

所述输出单元根据从所述非易失性存储器微机芯片外部施加的比较参考电压变换所述测试结果信号的电平，并将所述变换后的测试结果信号输出到所述非易失性存储器微机芯片的外部。

11.根据权利要求1所述的非易失性存储器微机芯片，其特征在于还包括：

与所述多个电路块一一对应提供的多对连接线，每个都用来在相应的电路块与所述驱动单元以及所述相应的电路块与所述输出单元之间传送信号，

所述驱动单元通过对应于所述电路块的一对连接线中的一条连接线向所述电路块提供所述测试信号，并且

所述输出单元通过对应于所述电路块的所述一对连接线中的另一连接线从所述电路块接收所述测试结果信号。

12.根据权利要求11所述的非易失性存储器微机芯片，

其特征在于所述存储器单元(a12)将各个测试数据段存储在具有唯一地址的所述非易失性存储器的存储区中，并接着(b12)每次从所述非易失性存储器微机芯片外部给出一个地址信号时，控制所述非易失性存储器输出一个表示测试数据段的测试信号，其中所述测试数据段被存储在具有用所述地址信号表示的地址的存储区中，

所述存储器单元还包括：

电路块指定单元，用于根据所述地址信号指定将使用为响应所述地址信号而由所述非易失性存储器输出的测试信号所表示的测试数据段进行测试的电路块，并且

所述驱动单元将所述测试信号提供给通过所述电路块指定单元所指定的电路块，用以驱动所述电路块。

13.根据权利要求11所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a13)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个选择数据段用于指定将要使用相应的测试数据段进行测试的电路块，并且接着(b13)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，并且

所述驱动单元为响应所述地址信号将从所述非易失性存储器中输出的测试信号提供给根据所述选择信号指定的电路块，用以驱动所述电路块。

14.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述存储器单元包括多个非易失性存储器，

所述存储器控制单元(a14)在所述多个非易失性存储器中存储所述多个测试数据段，并且接着(b14)并行地控制各个非易失性存储器顺序地输出多个测试信号，其中各个信号都表示存储在所述非易失性存储器中的多个测试数据段中的一个测试数据段，

其中如果所述多个非易失性存储器中的两个非易失性存储器将要输出表示用于测试同一个电路块的测试数据段的测试信号，则所述存储器控制单元允许所述两个非易失性存储器中的一个输出测试信号而禁止另一个非易失性存储器输出测试信号，并且

所述驱动单元将从各个非易失性存储器输出的测试信号提供给将要使用由所述测试信号表示的测试数据段进行测试的电路块，用以驱动所述电路块。

15.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述非易失性存储器包括：

振荡电路，用于生成第一时钟信号，并且

所述非易失性存储器微机芯片还包括：

选择电路，用来有选择地将所述第一时钟信号和从所述非易失性存储器微机芯片外部供给的第二时钟信号中的一个提供给所述微机单元中的各个电路块。

16.根据权利要求15所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a16)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个选择数据段被用于选择所述第一时钟信号和所述第二时钟信号中的一个，并且接着(b16)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，以及

所述选择电路根据所述选择信号将所选择的所述第一时钟信号和所述第二时钟信号中的一个提供给所述微机单元中的各个电路块。

17.根据权利要求15所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a17)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个选择数据段被用于选择所述第一时钟信号的频率，并且接着(b17)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，并且

所述振荡电路生成具有一个根据所述选择信号从多个预定频率中选择出来的频率的所述第一时钟信号。

18.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a18)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个选择数据段被用于选择延迟时间，并且接着(b18)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，

所述输出单元包括：

延迟单元，用于使从一电路块接收的测试结果信号延迟某一延迟时间，所述电路块由响应所述地址信号而从所述非易失性存储器输出的所述测试信号驱动，所述某一延迟时间是根据所述选择信号从多个预定的延迟时间中选择出来的，并且

所述输出单元将所述延迟后的测试结果信号输出至所述非易失性存储器微机芯片的外部。

19.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a19)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个选择数据段，并将各个测试数据段以及相应的选择数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个选择数据段被用于选择延迟时间，并且接着(b19)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和选择数据段的测试信号和选择信号，

所述驱动单元包括：

延迟单元，用于对响应所述地址信号而从所述非易失性存储器中输出的所述测试信号延迟某一延迟时间，所述某一延迟时间是根据所述选择信号从多个预定的延迟时间中选择出来的，并且

所述驱动单元将所述延迟后的测试信号提供给将使用由所述延迟的测试信号表示的所述测试数据段进行测试的电路块，用以驱动所述电路块。

20.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a20)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个指定数据段，并将各个测试数据段以及相应的指定数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个指定数据段被用于指定一个电压，并且接着(b20)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和指定数据段的测试信号和指定信号，并且

所述非易失性存储器微机芯片还包括：

电源单元，用于将从所述非易失性存储器微机芯片外部提供的外部电源电压调整为根据所述指定信号指定的电压，用以生成内部电源，并且将所述内部电源提供给将使用由所述测试信号表示的所述测试数据段进行测试的电路块，作为工作电源。

21.根据权利要求20所述的非易失性存储器微机芯片，

其特征在于所述微机单元中的所述多个电路块包括：

用作所述电源单元的D/A转换电路，

其中所述D/A转换电路通过对由所述指定信号表示的所述指定数据段进行数字-模拟转换来生成所述内部电源，并将所述内部电源提供给所述电路块作为所述工作电源。

22.根据权利要求20所述的非易失性存储器微机芯片，

其特征在于所述非易失性存储器包括用作所述电源单元的电源电路，

其特征在于所述电源电路包括：

升压电路，用于升高所述外部电源的电压，以及

电压调整电路，用于通过将所述外部电源的升高电压降低至根据所述指定信号指定的电压来生成所述内部电源，并将所述内部电源提供给所述电路块，用作所述工作电源。

23.根据权利要求1所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a23)从所述非易失性存储器微机芯片外部获得与所述多个测试数据段一一对应的多个指定数据段，并将各个测试数据段以及相应的指定数据段存储在具有唯一地址的所述非易失性存储器的存储区中，各个指定数据段被用于指定一个电流，并且接着(b23)每次从所述非易失性存储器微机芯片的外部给出一个地址信号时，控制所述非易失性存储器输出分别表示存储在具有用所述地址信号表示的地址的存储区中的测试数据段和指定数据段的测试信号和指定信号，

所述非易失性存储器微机芯片还包括：

电流判断单元，用于判断应用于所述微机单元的电源电流是否超过根据所述指定信号指定的电流，并输出表示所述判断的结果的电流判断信号，并且

所述输出单元从所述电流判断单元接收所述电流判断信号，并将所述电流判断信号和从由所述测试信号驱动的电路块中接收的测试结果信号一块输出至所述非易失性存储器微机芯片的外部。

24.根据权利要求23所述的非易失性存储器微机芯片，

其特征在于所述非易失性存储器包括：

所述电源电流从中通过并用作所述电流判断单元的读出放大器，

其中所述读出放大器根据所述指定信号生成参考电流，并根据所述参考电流与所述电源电流之间的比较输出所述电流判断信号。

25.根据权利要求3所述的非易失性存储器微机芯片，

其特征在于当为响应所述测试结果信号和所述期望信号而从所述非易失性存储器微机芯片外部给出缺陷信号时，所述存储器控制单元将用所述地址信号表示的地址存储到所述非易失性存储器的预定存储区中，所述缺陷信号表示作为测试结果所述电路块被判断为有缺陷。

26.根据权利要求25所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元(a26)从所述非易失性存储器微机芯片外部获得多个构成可由CPU执行的程序的指令，并将各个指令存储在具有唯一地址的所述非易失性存储器的存储区中，并且接着(b26)当从所述非易失性存储器微机芯片的外部给出所述缺陷信号时，将用所述地址信号表示的地址存储到所述非易失性存储器的预定存储区中，并接着向所述CPU提供一个控制信号，所述控制信号指示从存储有开始指令的存储区的一个地址执行所述程序。

27.根据权利要求4所述的非易失性存储器微机芯片，

其特征在于所述存储器控制单元向所述CPU提供一个表示非操作指令的数据信号，并且

所述CPU多次执行所述由所述数据信号表示的非操作指令，用以顺序地输出表示连续地址的地址信号，因而被用作所述地址生成单元。

28.一种用于测试包括微机单元和非易失性存储器单元的非易失性存储器微机芯片的方法，包括：

第一测试步骤，用于将第一测试数据存储在所述非易失性存储器单元中，并接着使用所述非易失性存储器单元中的所述第一测试数据来测试所述微机单元，用以判断是否所述微机单元有缺陷；以及

第二测试步骤，用于如果在所述第一判断步骤中判断所述微机单元有缺陷，则用第二测试数据替换所述非易失性存储器单元中的所述第一测试数据，并接着使用所述非易失性存储器单元中的所述第二测试数据来测试所述微机单元。

29.一种用于测试每一个都包括微机单元和非易失性存储器单元的多个非易失性存储器微机芯片的方法，包括：

第一测试步骤，用于选择所述多个非易失性存储器微机芯片中的一部分作为试样，将用于执行有关至少一个测试项测试的第一测试数据存储到各个试样的非易失性存储器单元中，并接着使用存储在所述非易失性存储器单元中的所述第一测试数据对于各个测试项测试各个试样的微机单元；

确定步骤，用来根据所述第一测试步骤中的测试结果为各个测试项确定是否所有的所述多个非易失性存储器微机芯片都需要进行测试；以及

第二测试步骤，用来在所有的所述多个非易失性存储器微机芯片都被确定为需要进行测试时，将用于对各个测试项进行测试的第二测试数据存储到所述多个非易失性存储器微机芯片的每个芯片的非易失性存储器单元中，并接着使用存储在所述非易失性存储器单元中的所述第二测试数据对所述多个非易失性存储器微机芯片的每个芯片的微机单元进行测试。

30.一种用于测试每一个都包括微机单元和非易失性存储器单元的第一非易失性存储器微机芯片以及第二非易失性存储器微机芯片的方法，其中所述第一和第二非易失性存储器微机芯片相互连接，使得存储在所述第二非易失性存储器微机芯片的非易失性存储器单元中的数据可以被提供给所述第一非易失性存储器微机芯片的微机单元，包括：

存储步骤，用来将用于对第一测试项进行测试的第一测试数据存储在所述第一非易失性存储器微机芯片的非易失性存储器单元中，并且将用于对第二测试项进行测试的第二测试数据存储在所述第二非易失性存储器微机芯片的非易失性存储器单元中；

第一测试步骤，用于使用存储在所述第一非易失性存储器微机芯片的非易失性存储器单元中的所述第一测试数据测试所述第一非易失性存储器微机芯片的微机单元；

提供步骤，用来将存储在所述第二非易失性存储器微机芯片的非易失性存储器单元中的所述第二测试数据提供给所述第一非易失性存储器微机芯片的微机单元；以及

第二测试步骤，用来使用从所述第二非易失性存储器微机芯片的非易失性存储器单元中提供的所述第二测试数据对所述第一非易失性存储器微机芯片的微机单元进行测试。

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