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KR102401182B1 - 메모리 장치 및 메모리 패키지 - Google Patents

메모리 장치 및 메모리 패키지 Download PDF

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KR102401182B1
KR102401182B1 KR1020180007001A KR20180007001A KR102401182B1 KR 102401182 B1 KR102401182 B1 KR 102401182B1 KR 1020180007001 A KR1020180007001 A KR 1020180007001A KR 20180007001 A KR20180007001 A KR 20180007001A KR 102401182 B1 KR102401182 B1 KR 102401182B1
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input
memory device
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허진석
최정환
김왕수
성유창
이준하
전주호
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 입출력 핀들 중 하나에 연결되는 제1 입력단을 각각 포함하는 복수의 리시버들, 상기 제1 입력단에 연결되는 출력단을 갖는 트랜스미터, 및 상기 트랜스미터가 소정의 테스트 신호를 출력하도록 제어하며, 상기 복수의 리시버들이 상기 테스트 신호를 이용하여 생성하는 출력 데이터를 이용하여, 상기 복수의 리시버들을 조정하는 컨트롤 로직을 포함한다.

Description

메모리 장치 및 메모리 패키지{MEMORY DEVICE AND MEMORY PACKAGE}
본 발명은 메모리 장치 및 메모리 패키지에 관한 것이다.
메모리 장치는 데이터를 저장하고 출력할 수 있는 장치로서, 다양한 분야에 적용된다. 특히 최근에는, 메모리 장치가 일반적으로 적용되던 컴퓨터 장치 이외에 가전 제품, 사물인터넷 제품, 자동차, 의료 기기 등에도 메모리 장치가 폭넓게 적용되는 추세이며, 따라서 메모리 장치의 생산성을 향상하는 것이 매우 중요하다. 메모리 장치는 제조 공정 및 제조한 메모리 장치를 검증하는 테스트 공정 등을 거쳐서 생산될 수 있는데, 특히 테스트 공정에서는 최적의 입출력 특성을 확보하기 위하여, 메모리 장치에 포함되는 복수의 리시버들을 조정할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 호스트와의 연동 없이 자체적으로 복수의 리시버들을 조정할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 입출력 핀들 중 하나에 연결되는 제1 입력단을 각각 포함하는 복수의 리시버들, 상기 제1 입력단에 연결되는 출력단을 갖는 트랜스미터, 및 상기 트랜스미터가 소정의 테스트 신호를 출력하도록 제어하며, 상기 복수의 리시버들이 상기 테스트 신호를 이용하여 생성하는 출력 데이터를 이용하여, 상기 복수의 리시버들을 조정하는 컨트롤 로직을 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 소정의 테스트 신호를 출력하는 트랜스미터, 입출력 핀 및 상기 트랜스미터의 출력단에 연결되는 제1 입력단 및 기준 전압을 입력받는 제2 입력단을 포함하며, 상기 제1 입력단을 통해 수신한 상기 테스트 신호를 이용하여 출력 데이터를 생성하는 리시버, 및 상기 출력 데이터에 기초하여 상기 리시버의 오프셋을 조정하는 컨트롤 로직을 포함한다.
본 발명의 일 실시예에 따른 메모리 패키지는, 복수의 입출력 핀들을 갖는 패키지 기판, 및 상기 패키지 기판에 실장되며, 상기 복수의 입출력 핀들을 공유하는 복수의 메모리 장치들을 포함하고, 상기 복수의 메모리 장치들 각각은, 상기 복수의 입출력 핀들에 연결되는 복수의 리시버들, 상기 복수의 리시버들 중 적어도 하나에 소정의 테스트 신호를 출력하는 트랜스미터, 및 상기 테스트 신호를 수신한 상기 적어도 하나의 리시버의 출력 데이터를 이용하여, 상기 적어도 하나의 리시버의 파라미터를 조정하는 컨트롤 로직을 포함한다.
본 발명의 일 실시예에 따르면, 제조 공정 중에 메모리 장치에 기입되는 테스트 데이터를 이용하여, 호스트와의 연동없이 메모리 장치가 자체적으로 복수의 리시버들을 조정할 수 있다. 복수의 리시버들을 조정함으로써, 메모리 장치의 입출력 특성을 최적화할 수 있다. 또한, 복수의 메모리 장치들이 하나의 메모리 패키지에 포함되는 경우, 호스트와의 연동이 필요없으므로 복수의 메모리 장치들이 동시에 리시버들을 조정할 수 있다. 따라서 메모리 장치의 제조 공정의 생산성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 패키지를 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 비교예를 나타낸 도면이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 메모리 패키지의 동작을 설명하기 위해 제공되는 도면들이다.
도 15는 본 발명의 일 실시예에 따른 메모리 패키지의 동작을 설명하기 위해 제공되는 도면이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 패키지를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(1)는 복수의 메모리 장치들(2), 복수의 메모리 장치들(2)이 실장되는 패키지 기판(3) 등을 포함할 수 있다. 패키지 기판(3)의 일단에는 데이터를 주고받기 위한 입출력 핀들(4)이 마련될 수 있다. 복수의 메모리 장치들(2)은 입출력 핀들(4)을 통해 데이터를 입력받아 저장하거나, 또는 입출력 핀들(4)을 통해 데이터를 출력할 수 있다. 도 1에는 하나의 메모리 패키지(1)가 8개의 메모리 장치들(2)을 포함하는 것으로 도시하였으나, 메모리 장치들(2)의 개수는 메모리 패키지(1)가 제공하고자 하는 데이터 저장 용량 및 메모리 장치들(2) 각각의 데이터 저장 용량 등에 따라 달라질 수 있다. 패키지 기판(3)에는 메모리 장치들(2)과 입출력 핀들(4)을 연결하는 입출력 버스가 마련될 수 있으며, 메모리 장치들(2) 중 적어도 일부는 상기 입출력 버스를 공유할 수 있다.
한편 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(5)는 패키지 기판(6), 패키지 기판(6) 상에 적층되는 복수의 메모리 장치들(7), 패키지 기판(6)의 하면에 마련되는 솔더 범프들(8), 및 봉지재(9) 등을 포함할 수 있다. 도 2에 도시한 일 실시예에서는, 메모리 장치들(7)이 패키지 기판(6) 상에 수직 방향으로 적층될 수 있다. 메모리 장치들(7)은 와이어, 또는 쓰루 실리콘 비아(Through Silicon Via, TSV) 등을 통해 솔더 범프들(8)과 연결될 수 있으며, 메모리 장치들(7) 중 적어도 일부는 솔더 범프들(8)을 공유할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 3에 도시한 일 실시예에 따른 메모리 장치(10)는, 도 1 및 도 2에 도시한 실시예들에 따른 메모리 패키지(1)에 포함되는 복수의 메모리 장치들(2)로 채용될 수 있다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 뱅크 어레이(30)를 포함할 수 있다. 일 실시예에서, 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(22)는 워드 라인(WL)을 통해 메모리 셀들(40)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(40)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택하기 위한 어드레스 디코더를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오기 위한 센스 앰프 및 칼럼 디코더를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다. 메모리 셀들(40)은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(40) 각각은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(40) 각각은 스위치 소자(SW)와 정보 저장 커패시터(CC)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 단자는 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 정보 저장 커패시터(CC)에 연결될 수 있다.
메모리 컨트롤러(20)는, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(40) 각각에 포함되는 정보 저장 커패시터(CC)에 전하를 충전하거나, 또는 정보 저장 커패시터(CC)에 충전된 전하를 방전시킴으로써 데이터를 쓰거나 지울 수 있다. 또한 메모리 컨트롤러(20)는, 정보 저장 커패시터(CC)의 전압 등을 읽어옴으로써, 복수의 메모리 셀들(40) 각각으로부터 데이터를 읽어올 수 있다. 일 실시예에서, 메모리 컨트롤러(20)는 정보 저장 커패시터(CC)에 충전된 전하가 자연 방전되어 데이터가 유실되지 않도록, 복수의 메모리 셀들(40)에 데이터를 다시 쓰는 리프레쉬(refresh) 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(50)는 메모리 뱅크(60) 및 로직 회로(70)를 포함할 수 있다. 메모리 뱅크(60)는 복수의 메모리 셀들을 갖는 뱅크 어레이(61)와, 로우 디코더(62), 칼럼 디코더(63) 및 센스 앰프(64) 등을 포함할 수 있다. 일 실시예에서 메모리 장치(50)는 메모리 뱅크(60)를 복수 개 포함할 수 있다.
메모리 장치(50)에 포함되는 복수의 메모리 뱅크들(60)은, 하나의 로직 회로(70)를 공유할 수 있다. 로직 회로(70)는 뱅크 어레이(61)에서 데이터를 읽어오거나 뱅크 어레이(61)에 데이터를 저장하거나, 뱅크 어레이(61)에 저장된 데이터를 삭제할 수 있다. 또한, 로직 회로(70)는 데이터를 송수신하는 입출력 핀들과 연결되는 리시버 및 트랜스미터와 함께, 로우 디코더(62), 칼럼 디코더(63), 센스 앰프(64) 등을 제어하기 위한 컨트롤 로직 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 비교예를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(80)는, 데이터 레인들(DL)을 통해 호스트(90)와 통신할 수 있다. 데이터 레인들(DL)은 복수의 입출력 핀들(81)을 통해 수신부(82) 및 송신부(83)와 연결될 수 있다. 수신부(82)와 송신부(83)의 동작은, 컨트롤 로직(84)에 의해 제어될 수 있다.
수신부(82)는 복수의 리시버들을 포함할 수 있으며, 송신부(83)는 적어도 하나의 트랜스미터를 포함할 수 있다. 일례로, 수신부(82)에 포함되는 복수의 리시버들과, 송신부(83)에 포함되는 트랜스미터는 복수의 입출력 핀들(81)을 공유할 수 있다. 일 실시예에서 복수의 리시버들 각각은, 차동 증폭기 회로로 구현될 수 있으며, 입출력 핀들(81)을 통해 수신한 신호를 소정의 기준 전압과 비교하여 출력 데이터를 내보낼 수 있다.
복수의 리시버들은 동일한 공정에 의해 제조될 수 있다. 그러나 공정에서 발생할 수 있는 편차로 인해, 복수의 리시버들의 특성이 달라질 수 있다. 따라서, 복수의 데이터 레인들(DL)을 통해 동일한 신호가 복수의 리시버들에 입력되는 경우에도, 복수의 리시버들의 마진(margin)이 서로 달라질 수 있다. 일 실시예에서, 복수의 리시버들이 데이터 레인들(DL)을 수신한 신호의 특성을 나타내는 아이 마진(Eye Margin)이 리시버들을 제조하는 공정 편차에 따라 달라질 수 있으며, 이는 메모리 장치(80)의 성능에 악영향을 끼칠 수 있다.
본 발명의 일 실시예에서는 복수의 리시버들 사이의 편차를 최소화하기 위하여, 테스트 공정에서 메모리 장치(80)가 복수의 리시버들을 조정할 수 있다. 일 실시예에서, 컨트롤 로직(84)이 리시버들 각각의 오프셋, 전압 이득, 리시버들 각각에 입력되는 전원 전압이나 기준 전압 등을 조절함으로써 리시버들을 조정할 수 있다.
일반적으로는 복수의 리시버들 사이의 편차를 줄이기 위해 메모리 장치(80)와 호스트(90)를 복수의 입출력 핀들(81)로 연결할 수 있다. 호스트(90)는 소정의 테스트 데이터에 기초하여 테스트 신호를 생성하고, 데이터 레인(DL)을 통해 테스트 신호를 메모리 장치(80)에 전송할 수 있다. 컨트롤 로직(84)은 복수의 리시버들이 상기 테스트 신호를 수신하여 생성한 출력 데이터를 상기 테스트 데이터와 비교할 수 있다. 컨트롤 로직(84)은 상기 테스트 데이터와 상기 출력 데이터의 비교 결과에 기초하여 복수의 리시버들 중 적어도 일부를 조정할 수 있다.
앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 메모리 패키지는 메모리 장치(80)를 복수 개 포함할 수 있다. 따라서 호스트(90)가 전송하는 테스트 신호를 이용하여 리시버들을 조정할 경우, 호스트(90)와 메모리 장치(80)가 통신하는 동안, 메모리 패키지에 포함되는 다른 메모리 장치들은 리시버들을 조정할 수 없으므로, 메모리 패키지에 포함되는 모든 메모리 장치들의 리시버들을 조정하는 데에 긴 시간이 소요될 수 있다.
본 발명의 일 실시예에서는 메모리 장치(80)가 자체적으로 리시버들을 조정할 수 있다. 메모리 장치(80)의 제조 공정 중에 기입된 테스트 데이터를 이용하여 송신부(83)가 테스트 신호를 출력하고, 수신부(82)에 포함된 복수의 리시버들이 상기 테스트 신호를 입력받아 출력 데이터를 컨트롤 로직(84)으로 내보낼 수 있다. 컨트롤 로직(84)은 상기 출력 데이터를 상기 테스트 데이터와 비교하여 복수의 리시버들 중 적어도 일부를 조정할 수 있다. 즉, 호스트(90)와 연결되지 않아도 메모리 장치(80)가 자체적으로 복수의 리시버들 사이의 입출력 특성 편차를 감소시키기 위한 동작을 수행할 수 있으며, 하나의 메모리 패키지에 포함되는 복수의 메모리 장치들이 동시에 리시버들을 조정할 수 있어 공정의 효율성을 크게 개선할 수 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 7을 참조하면, 메모리 장치(100)는 복수의 입출력 핀들(110), 복수의 리시버들(RX)을 포함하는 수신부(120), 트랜스미터(TX)를 포함하는 송신부(130), 및 컨트롤 로직(140) 등을 포함할 수 있다. 일 실시예에서 복수의 입출력 핀들(110)은 복수의 리시버들(RX)과 각각 연결될 수 있다. 복수의 리시버들(RX) 각각은 제1 입력단 및 제2 입력단을 포함할 수 있으며, 제1 입력단은 복수의 입출력 핀들(110) 중 하나와 연결될 수 있고, 제2 입력단을 통해 기준 전압(VREF)을 입력받을 수 있다.
복수의 리시버들(RX) 각각은, 제1 입력단을 통해 수신한 신호와, 제2 입력단을 통해 입력받은 기준 전압(VREF)을 비교하여 출력 데이터를 내보낼 수 있다. 일례로, 제1 입력단을 통해 수신한 신호가 기준 전압(VREF)보다 크면 출력 데이터는 하이(high) 논리 값을 갖고, 제1 입력단을 통해 수신한 신호가 기준 전압(VREF)보다 작으면 출력 데이터는 로우(low) 논리 값을 가질 수 있다.
트랜스미터(TX)는 소정의 테스트 데이터를 입력받아 테스트 신호를 출력할 수 있다. 트랜스미터(TX)는 메모리 장치(100)의 테스트 공정에서 복수의 리시버들(RX)을 조정하기 위한 테스트 신호를 출력하기 위한 트랜스미터(TX)일 수 있다. 일 실시예에서, 메모리 장치(100)는 호스트와 연동되어 동작할 때 신호를 출력하기 위한 별도의 트랜스미터를 더 포함할 수 있다.
컨트롤 로직(140)은 복수의 리시버들(RX)과 트랜스미터(TX)의 동작을 제어하며, 메모리 장치(100)의 테스트 공정에서 복수의 리시버들(RX)을 조정하여 복수의 리시버들(RX) 사이의 입출력 특성 편차를 줄일 수 있다. 일 실시예에서, 상기 입출력 특성 편차는, 복수의 리시버들(RX) 각각에서 검출되는 아이 마진에 기초하여 판단될 수 있다. 일례로, 복수의 리시버들(RX)의 아이 마진 사이의 편차가 크면, 복수의 리시버들(RX)이 동일한 테스트 신호를 수신하여 생성하는 출력 데이터가 서로 다른 값을 가질 수 있다.
본 발명의 일 실시예에서는, 컨트롤 로직(140)이 트랜스미터(TX)를 이용하여 복수의 리시버들(RX)에 소정의 테스트 신호를 입력하고, 복수의 리시버들(RX)이 내보내는 출력 데이터를 상기 테스트 신호에 대응하는 테스트 데이터와 비교할 수 있다. 컨트롤 로직(140)은 상기 출력 데이터와 상기 테스트 데이터의 비교 결과를 이용하여, 복수의 리시버들(RX) 각각의 오프셋, 전압 이득, 전원 전압, 또는 기준 전압(VREF) 중 적어도 하나를 조절할 수 있다.
컨트롤 로직(140)은, 메인 컨트롤러(141), 테스트 데이터 선택부(142), 신호 생성부(143), 입출력 특성 검출부(144) 및 리시버 조정부(145) 등을 포함할 수 있다. 테스트 데이터 선택부(142)는 메모리 장치(100)의 제조 과정에서 기입된 적어도 하나의 테스트 데이터를 저장할 수 있으며, 메인 컨트롤러(141)가 전송하는 커맨드에 응답하여 하나의 테스트 데이터를 선택할 수 있다. 테스트 데이터 선택부(142)는 선택한 테스트 데이터를 메인 컨트롤러(141) 및 신호 생성부(143)에 전송할 수 있다.
신호 생성부(143)는 테스트 데이터를 트랜스미터(TX)가 전송할 수 있는 신호로 변환하여 출력할 수 있다. 일례로, 신호 생성부(143)는 상기 테스트 데이터와 소정의 클럭 신호를 이용하여 소정의 입력 신호를 생성하고, 상기 입력 신호를 트랜스미터(TX)에 전송할 수 있다. 일 실시예에서 트랜스미터(TX)는 풀-업 스위치 소자 및 풀-다운 스위치 소자로 구현될 수 있으며, 상기 입력 신호에 의해 풀-업 스위치 소자 및 풀-다운 스위치 소자가 온/오프되어 테스트 신호를 출력할 수 있다. 상기 테스트 신호는 메모리 장치(100) 내부의 신호 전달 경로를 통해 복수의 리시버들(RX) 각각의 제1 입력단에 입력될 수 있다.
복수의 리시버들(RX) 각각은 제1 입력단에 입력된 테스트 신호와 기준 전압(VREF)을 비교하여 출력 데이터를 내보낼 수 있다. 복수의 리시버들(RX)의 출력 데이터는, 클럭 신호의 상승 엣지 및/또는 하강 엣지에서 테스트 신호와 기준 전압(VREF)을 비교함으로써 하이 논리 값 또는 로우 논리 값으로 결정될 수 있다. 일 실시예에서, 복수의 리시버들(RX) 각각의 입출력 특성을 나타내는 아이 마진은 복수의 리시버들(RX) 사이의 편차에 의해 서로 다를 수 있다. 따라서, 클럭 신호의 상승 엣지 또는 하강 엣지에서 테스트 신호와 기준 전압(VREF)을 비교하여 생성한 출력 데이터의 값이, 복수의 리시버들(RX) 중 적어도 일부에서 서로 다를 수 있다.
입출력 특성 검출부(144)는, 복수의 리시버들(RX)의 출력 데이터를 이용하여 복수의 리시버들(RX) 각각의 입출력 특성을 검출할 수 있다. 일례로, 입출력 특성 검출부(144)는 복수의 리시버들(RX)의 출력 데이터를 테스트 데이터와 비교하고, 그 결과를 메인 컨트롤러(141)에 전달할 수 있다. 메인 컨트롤러(141)는 출력 데이터와 테스트 데이터의 비교 결과에 기초하여, 복수의 리시버들(RX) 중 적어도 일부를 조정하기 위한 커맨드를 생성하여 리시버 조정부(145)에 전송할 수 있다.
일례로, 테스트 데이터가 하이 논리 값을 갖고 출력 데이터가 로우 논리 값을 갖는 경우, 메인 컨트롤러(141)는 리시버(RX)의 오프셋 값을 증가시키거나, 리시버(RX)의 제2 입력단에 입력되는 기준 전압(VREF)을 감소시킬 수 있다. 또는 리시버(RX)의 제1 입력단의 슬루율(slew rate)을 조절함으로써 출력 데이터가 테스트 데이터와 같은 논리 값을 갖도록 리시버(RX)를 조정할 수 있다.
한편, 테스트 데이터가 로우 논리 값을 갖는 반면 출력 데이터가 하이 논리 값을 가지면, 메인 컨트롤러(141)는 리시버(RX)의 오프셋 값을 감소시키거나 기준 전압(VREF)을 증가시킴으로써, 출력 데이터가 테스트 데이터와 같은 로우 논리 값으로 출력되도록 리시버(RX)를 조정할 수 있다. 또는, 제1 입력단의 슬루율을 조절하여 리시버(RX)의 출력 데이터를 테스트 데이터와 일치시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 복수의 입출력 핀들(110)을 통해 호스트와 통신할 필요 없이, 메모리 장치(100)가 자체적으로 테스트 신호를 이용하여 복수의 리시버들(RX)을 조정할 수 있다. 따라서, 메모리 장치(100)를 복수 개 포함하는 메모리 패키지의 테스트 공정에서, 복수의 리시버들(RX)을 조정하는 동작이 동시에 수행될 수 있으므로, 테스트 공정의 효율성을 크게 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치에 포함될 수 있는 리시버(300)를 간단하게 나타낸 회로도일 수 있다. 도 8을 참조하면, 리시버(300)는 제1 입력단(IN1)과 제1 출력단(OUT1)을 제공하는 제1 스위치 소자(M1), 제2 입력단(IN2)과 제2 출력단(OUT2)을 제공하는 제2 스위치 소자(M2), 및 저항 소자들(R1, R2)을 포함할 수 있다. 제1 및 제2 스위치 소자들(M1, M2)의 드레인 단자는 저항 소자들(R1, R2)를 통해 제1 전원 전압(VDD)에 연결되며, 제1 및 제2 스위치 소자들(M1, M2)의 소스 단자는 제2 전원 전압(VSS)에 연결될 수 있다. 출력 데이터(DOUT)는 제1 출력단(OUT1)의 전압과, 제2 출력단(OUT2)의 전압 차이로 결정될 수 있다. 리시버(300)는 일종의 차동 증폭기로 동작할 수 있다.
본 발명의 일 실시예에서, 제1 입력단(IN1)에는 테스트 신호(VTEST)가 입력되며 제2 입력단(IN2)에는 기준 전압(VREF)이 입력될 수 있다. 메모리 장치는 리시버(300)를 복수 개 포함하며, 이상적인 경우를 가정하면 리시버(300)에 포함되는 제1 스위치 소자(M1)와 제2 스위치 소자(M1)는 서로 같은 특성을 가질 수 있다. 따라서 출력 데이터(DOUT)는 테스트 데이터와 같은 논리 값을 가질 수 있다.
그러나 제조 공정에서 발생하는 편차로 인해, 리시버(300)에 포함되는 제1 스위치 소자(M1)와 제2 스위치 소자(M2)가 서로 다른 특성을 가질 수 있다. 따라서, 각각의 리시버(300)에 포함되는 제1 스위치 소자(M1)와 제2 스위치 소자(M2)의 차이에 의해, 각각의 리시버(300)에서 검출되는 신호의 아이 마진이 서로 다를 수 있다. 이하, 도 9 및 도 10을 참조하여 더욱 자세히 설명하기로 한다.
도 9 및 도 10은 도 8에 도시한 일 실시예에 따른 리시버(300)의 제1 출력 단자(OUT1)에서 검출한 신호들의 아이 마진을 나타낸 그래프일 수 있다. 도 9 및 도 10 각각에 도시한 그래프에서, 리시버(300)가 포함하는 제1 스위치 소자(M1)의 특성 차이로 인해 아이 마진이 서로 다를 수 있다.
먼저 도 9에 도시한 일 실시예에 따른 출력 신호는 제1 중간 전압(VC1)을 기준으로 ±ΔV1의 편차를 가질 수 있으며, 리시버(300)가 유효한 출력 데이터(DOUT)를 생성할 수 있는 제1 유효 구간(TV1)이 정의될 수 있다. 리시버(300)의 동작 타이밍을 결정하는 클럭 신호의 상승 엣지 또는 하강 엣지가 제1 유효 구간(TV1) 내에 존재하는 경우, 리시버(300)는 출력 데이터를 정확하게 생성할 수 있다.
한편, 도 10에 도시한 일 실시예에 따른 출력 신호는 제2 중간 전압(VC2)을 기준으로 ±ΔV2의 편차를 가질 수 있다. 도 10을 참조하면, 출력 신호를 이용하여 리시버(300)가 유효한 출력 데이터(DOUT)를 생성할 수 있는 제2 유효 구간(TV2)이 정의될 수 있다. 일 실시예에서, 제2 유효 구간(TV2)은 제1 유효 구간(TV1)에 비해 짧을 수 있으며, 제2 출력 신호(VO2)의 편차 ±ΔV2는 제1 출력 신호(VO1)의 편차 ±ΔV1 보다 작을 수 있다. 따라서, 도 10에 도시한 일 실시예에 따른 출력 신호는 도 9에 도시한 일 실시예에 따른 출력 신호에 비해 상대적으로 작은 아이 마스크를 가질 수 있다.
도 8 내지 도 10을 참조하여 설명한 바와 같이, 동일한 구조를 갖는 리시버(300)들이 제1 입력단(IN1)을 통해 동일한 테스트 신호(VTEST)를 입력받는 경우에도, 제조 공정에서 발생하는 편차로 인해 제1 출력 단자(OUT1)에서 검출되는 출력 신호들의 아이 마진이 서로 다를 수 있다. 본 발명의 일 실시예에 따른 메모리 장치는, 테스트 신호(VTEST)를 생성하는 데에 이용된 테스트 데이터를 리시버(300)의 출력 데이터(DOUT)를 비교하고, 비교 결과에 기초하여 리시버(300)의 오프셋 전압, 및 리시버(300)에 입력되는 기준 전압(VREF) 등을 조정할 수 있다. 또한, 리시버(300)에 입력되는 테스트 신호(VTEST)는 메모리 장치에 포함된 트랜스미터가 출력하는 신호일 수 있다. 따라서, 메모리 장치의 제조 공정 상의 편차로 인해 발생하는 리시버(300)들 사이의 차이를, 메모리 장치가 자체적으로 조정할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는, 복수의 입출력 핀들(410), 복수의 리시버들(RX)을 포함하는 수신부(420), 트랜스미터(TX)를 포함하는 송신부(430), 컨트롤 로직(440), 및 스위치부(450) 등을 포함할 수 있다. 복수의 입출력 핀들(410), 복수의 리시버들(RX), 트랜스미터(TX), 및 컨트롤 로직(440)의 동작은, 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다.
도 11에 도시한 일 실시예에 따른 메모리 장치(400)는, 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2)를 포함하는 스위치부(450)를 포함할 수 있다. 제1 스위치 소자(SW1)는 복수의 리시버들(RX) 각각의 제1 입력단과 입출력 핀들(410) 사이에 연결될 수 있다. 한편, 제2 스위치 소자(SW2)는 복수의 리시버들(RX) 각각의 제1 입력단과 트랜스미터(TX)의 출력단 사이에 연결될 수 있다.
제1 스위치 소자(SW2)는 복수의 리시버들(RX) 각각의 제1 입력단과 입출력 핀들(410) 사이에 연결될 수 있다. 메모리 패키지는 도 11에 도시한 일 실시예와 같은 메모리 장치(400)를 복수 개 포함할 수 있으며, 메모리 패키지에 포함되는 메모리 장치들은 입출력 핀들(410)을 서로 공유할 수 있다. 제1 스위치 소자(SW1)는, 메모리 장치(400)와 함께 메모리 패키지에 포함되는 다른 메모리 장치가 리시버들에 대한 조정 작업을 진행하는 동안 턴-오프되어, 다른 메모리 장치의 리시버 조정 작업이, 메모리 장치(400)에 미치는 영향을 최소화할 수 있다.
컨트롤 로직(440)은 복수의 리시버들(RX) 각각과 트랜스미터(TX) 사이에 연결된 제2 스위치 소자(SW2)를 순차적으로 턴-온시키면서 복수의 리시버들(RX)을 순차적으로 조정할 수 있다. 즉, 컨트롤 로직(440)은 복수의 리시버들(RX) 중 어느 하나에 연결된 제2 스위치 소자(SW2)만을 턴-온시키고, 나머지 제2 스위치 소자(SW2)는 모두 턴-오프시킨 상태에서, 턴-온된 제2 스위치 소자(SW2)와 연결된 리시버(RX)를 조정할 수 있다.
상기와 같은 방식으로 컨트롤 로직(440)은, 복수의 리시버들(RX) 각각을 개별적으로 조정할 수 있으며, 복수의 리시버들(RX)사이에서 발생할 수 있는 간섭을 최소화할 수 있다. 일 실시예에서 컨트롤 로직(440)은, 이미 조정이 완료된 리시버(RX)의 오프셋, 전원 전압, 이득, 기준 전압(VREF) 등을 참조하여, 다른 리시버들(RX)을 조정할 수도 있다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 메모리 패키지의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(500)는 복수의 메모리 장치들(MD1-MD3)을 포함할 수 있다. 복수의 메모리 장치들(MD1-MD3)은 마스터/슬레이브 방식으로 동작할 수 있으며, 서로 유사한 구조를 가질 수 있다. 이하, 설명의 편의를 위하여 제1 메모리 장치(MD1)가 마스터 메모리 장치로 동작하고, 제2 및 제3 메모리 장치들(MD2, MD3)은 슬레이브 메모리 장치로 동작하는 것을 가정한다.
제1 메모리 장치(MD1)를 참조하면, 복수의 리시버들(RX)을 포함하는 수신부(520), 트랜스미터(TX)를 포함하는 송신부(530), 및 컨트롤 로직(540) 등을 포함할 수 있다. 복수의 리시버들(RX) 각각은 복수의 입출력 핀들(510) 중 하나에 연결되는 제1 입력단을 포함할 수 있다. 복수의 리시버들(RX)과 트랜스미터(TX) 및 컨트롤 로직(540)의 동작은, 앞서 도 7 및 도 11을 참조하여 설명한 바와 유사할 수 있다.
도 12에 도시한 일 실시예에서는 복수의 메모리 장치들(MD1-MD3)이 입출력 핀들(510)을 공유할 수 있다. 따라서 제1 메모리 장치(MD1)가 복수의 리시버들(520)의 마진을 검출하고, 복수의 리시버들(RX)을 조정하는 동안, 다른 메모리 장치들(MD2, MD3)이 영향을 받을 수 있다.
상기와 같은 문제를 해결하기 위해 본 발명의 일 실시예에서는, 마스터 메모리 장치로 동작하는 제1 메모리 장치(MD1)가 다른 메모리 장치들(MD2, MD3)의 동작을 통제할 수 있다. 일례로, 제1 메모리 장치(MD1)가 테스트 공정에서 복수의 리시버들(RX)을 조정하는 동안, 다른 메모리 장치들(MD2, MD3)은 리시버 조정 없이 대기할 수 있다. 복수의 리시버들(RX)에 대한 조정을 완료한 제1 메모리 장치(MD1)는, 다른 메모리 장치들(MD2, MD3) 중 어느 하나가 리시버들을 조정하도록 통제할 수 있다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(600)는 입출력 핀들(610)과 복수의 메모리 장치들(MD1-MD4)을 포함할 수 있다. 도 12를 참조하여 설명한 바와 유사하게, 입출력 핀들(610)을 공유하는 복수의 메모리 장치들(MD1-MD4)은 마스터/슬레이브 방식으로 동작할 수 있다. 이하, 설명의 편의를 위하여 제1 메모리 장치(MD1)가 마스터 메모리 장치로 동작하고, 제2 내지 제4 메모리 장치들(MD2-MD4)은 슬레이브 메모리 장치로 동작하는 것을 가정한다.
복수의 메모리 장치들(MD1-MD4)은, 마스터 메모리 장치로 설정된 제1 메모리 장치(MD1)의 통제에 따라 순차적으로 리시버들을 자체 조정할 수 있다. 복수의 메모리 장치들(MD1-MD4)이 입출력 핀들(610)을 공유하므로, 복수의 메모리 장치들(MD1-MD4) 중 둘 이상이 동시에 리시버들을 조정하는 경우, 간섭이 발생하여 리시버들을 정확하게 조정하지 못할 수 있다. 상기와 같은 문제를 해결하기 위해, 제1 메모리 장치(MD1)의 통제에 따라서 복수의 메모리 장치들(MD1-MD4)이 순차적으로 리시버들을 조정할 수 있다.
제1 메모리 장치(MD1)는, 제2 내지 제4 메모리 장치들(MD2-MD4) 과 복수의 데이터 버스들(601-605)을 통해 통신할 수 있다. 일례로, 제1 데이터 버스(601)는 복수의 메모리 장치들(MD1-MD4) 각각에 포함되는 리시버들의 조정 여부를 나타내는 버스일 수 있다. 제2 데이터 버스(602)는 인터럽트(interrupt) 버스일 수 있다. 한편, 제3 내지 제5 데이터 버스들(603-605)은 제1 메모리 장치(MD1)가 다른 메모리 장치들(MD2-MD4) 각각에 제어 커맨드를 전송하기 위한 버스일 수 있다.
일 실시예에서, 제1 메모리 장치(MD1)는 제3 내지 제5 데이터 버스들(603-605)을 통해 제2 내지 제4 메모리 장치(MD2-MD4) 중 어느 하나가 리시버들을 조정하도록 통제할 수 있다. 제1 메모리 장치(MD1)가 제3 데이터 버스(603)를 통해 제2 메모리 장치(MD2)에 리시버 조정 커맨드를 전달하면, 제2 메모리 장치(MD2)는 인터럽트 버스인 제2 데이터 버스(602)의 논리 값을 갖는지를 확인한 후 리시버들에 대한 조정을 시작할 수 있다. 일 실시예로, 제2 메모리 장치(MD2)는 제2 데이터 버스(602)가 하이 논리 값을 갖는 경우 리시버 조정 커맨드를 수신하였음에도 불구하고 리시버들을 조정하지 않을 수 있다.
한편 제2 메모리 장치(MD2)는, 리시버들을 조정하는 동안 제1 데이터 버스(601)를 로우 논리 값으로 유지할 수 있다. 제1 데이터 버스(601)의 논리 값을 참조하여, 제1 메모리 장치(MD1)는 제2 메모리 장치(MD2)의 리시버 조정이 완료되었는지 여부를 판단할 수 있다.
제2 메모리 장치(MD2)의 리시버 조정이 완료되면, 제2 메모리 장치(MD2)는 제1 데이터 버스(601)를 하이 논리 값으로 변경할 수 있다. 제1 메모리 장치(MD1)는 제1 데이터 버스(601)가 하이 논리 값으로 변경됨에 따라 제2 메모리 장치(MD2)의 리시버 조정이 완료되었음을 확인하고, 다른 메모리 장치들(MD1, MD3, MD4) 중 어느 하나가 리시버를 조정하도록 제어할 수 있다. 이하, 도 14를 함께 참조하여 메모리 패키지(600)의 동작을 더욱 자세히 설명하기로 한다.
도 14는 본 발명의 일 실시예에 따른 메모리 패키지의 동작을 설명하기 위해 제공되는 흐름도일 수 있다. 이하 설명의 편의를 위하여, 도 13에 대한 설명과 마찬가지로 제1 메모리 장치(MD1)가 마스터 메모리 장치이며, 제2 내지 제4 메모리 장치들(MD2-MD4)은 슬레이브 메모리 장치인 것을 가정한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은, 제1 메모리 장치(MD1)가 테스트 모드를 확인하는 것으로 시작할 수 있다(S10). 상기 테스트 모드는 메모리 패키지(600)가 제조된 후 일종의 검증 절차를 진행하기 위한 모드일 수 있다. 일 실시예에서, 제1 메모리 장치(MD1)는 인터럽트 버스인 제2 데이터 버스(602)가 로우 논리 값을 갖는 경우 테스트 모드에 진입 가능한 것으로 확인할 수 있다.
제1 메모리 장치(MD1)는, 리시버 조정 커맨드를 생성하여 슬레이브 메모리 장치인 제2 내지 제4 메모리 장치들(MD2-MD4) 중 어느 하나에 전송할 수 있다(S11). 이하 설명의 편의를 위하여, 제2 메모리 장치(MD2)가 리시버 조정 커맨드를 수신한 것을 가정한다.
제2 메모리 장치(MD2)는 인터럽트 버스인 제2 데이터 버스(602)의 값을 검출하고(S12), 제2 데이터 버스(602)의 값이 로우 논리 값인지 여부를 판단할 수 있다(S13). S13 단계의 판단 결과 제2 데이터 버스(602)의 값이 로우 논리 값이면, 제2 메모리 장치(MD2)는 리시버들의 오프셋, 전원 전압, 이득, 기준 전압 등의 파라미터들 중 적어도 하나를 조절하여 리시버들을 조정할 수 있다(S14). 반면 S13 단계의 판단 결과 제2 데이터 버스(602)의 값이 하이 논리 값이면, 제2 메모리 장치(MD2)는 리시버 조정을 중단할 수 있다(S15).
제2 메모리 장치(MD2)는 리시버 조정이 완료되었는지 여부를 판단할 수 있다(S16). 제2 메모리 장치(MD2)는 복수의 리시버들을 동시에 조정하거나, 또는 복수의 리시버들을 순차적으로 조정할 수 있다. 복수의 리시버들에 대한 조정이 완료되면, 제2 메모리 장치(MD2)는 리시버 조정 상태를 나타내는 버스인 제1 데이터 버스(601)의 값을 업데이트할 수 있다(S17). 일례로, 제2 메모리 장치(MD2)는 리시버 조정을 완료한 후 제1 데이터 버스(601)의 값을 하이 논리 값으로 설정함으로써, 마스터 메모리 장치인 제1 메모리 장치(MD1)에 리시버 조정이 완료되었음을 알릴 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 패키지의 동작을 설명하기 위해 제공되는 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(700)는 복수의 메모리 장치들(MD1-MD3)을 포함할 수 있다. 복수의 메모리 장치들(MD1-MD3)은 서로 유사한 구조를 가질 수 있다. 제1 메모리 장치(MD1)를 참조하면, 복수의 입출력 핀들(710)에 연결되는 제1 입력단을 갖는 복수의 리시버들(RX), 테스트 신호를 출력하는 트랜스미터(TX), 및 컨트롤 로직(740) 등을 포함할 수 있다. 복수의 리시버들(RX)은 수신부(720)에 포함될 수 있으며, 트랜스미터(TX)는 송신부(730)에 포함될 수 있다. 복수의 리시버들(RX)과 트랜스미터(TX) 및 컨트롤 로직(740)의 동작은, 앞서 도 7, 도 11 및 도 12를 참조하여 설명한 바와 유사할 수 있다.
도 15에 도시한 일 실시예에 따른 메모리 패키지(700)에 포함되는 메모리 장치들(MD1-MD3) 각각은 스위치부(750)를 포함할 수 있다. 스위치부(750)는, 복수의 리시버들(RX)의 제1 입력단과, 복수의 입출력 핀들(710) 사이에 연결되는 제1 스위치 소자(SW1)를 포함할 수 있다.
일 실시예에서, 복수의 리시버들(RX)의 오프셋 등을 조정하는 테스트 모드에서 복수의 메모리 장치들(MD1-MD3)에 포함된 제1 스위치 소자(SW1)는 모두 턴-오프될 수 있다. 복수의 메모리 장치들(MD1-MD3)에 포함된 제1 스위치 소자(SW1)를 모두 턴-오프시킴으로써, 복수의 메모리 장치들(MD1-MD3) 각각에 포함된 리시버들(RX)이 입출력 핀들(710)을 공유함에 따라 발생할 수 있는 간섭을 제거할 수 있다. 따라서, 도 15에 도시한 일 실시예에 따른 메모리 패키지(700)에서는, 복수의 메모리 장치들(MD1-MD3) 각각이 리시버들(RX)을 동시에 조정할 수 있으며, 테스트 공정의 효율성을 높일 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 도면이다.
도 16에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 센서 장치, 다양한 입출력 장치 등을 더 포함할 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040) 등의 다른 구성 요소들과 통신할 수 있다.
도 16에 도시한 일 실시예에서 메모리(1030)는 단일 메모리 장치, 또는 복수의 메모리 장치들을 포함한 메모리 패키지 형태로 제공될 수 있다. 메모리(1030)는 앞서 도 1 내지 도 15를 참조하여 설명한, 본 발명의 다양한 실시예들에 따를 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 400: 메모리 장치
500, 600, 700: 메모리 패키지
110, 410, 510, 610, 710: 입출력 핀들
120, 420, 520, 720: 수신부
130, 430, 530, 730: 송신부
140, 440, 540, 740: 컨트롤 로직
450, 750: 스위치부

Claims (10)

  1. 복수의 입출력 핀들 중 하나에 연결되는 제1 입력단을 각각 포함하는 복수의 리시버들;
    상기 제1 입력단에 연결되는 출력단을 갖는 트랜스미터; 및
    상기 트랜스미터가 소정의 테스트 신호를 출력하도록 제어하며, 상기 복수의 리시버들이 상기 테스트 신호를 이용하여 생성하는 출력 데이터를 이용하여, 상기 복수의 리시버들을 조정하는 컨트롤 로직; 을 포함하고,
    상기 복수의 리시버들은 제1 리시버 및 제2 리시버를 포함하며,
    상기 컨트롤 로직은 상기 제1 리시버의 출력 데이터를 이용하여 상기 제1 리시버를 조정한 후, 상기 제1 리시버의 입출력 특성 및 상기 제2 리시버의 출력 데이터를 이용하여 상기 제2 리시버를 조정하는 메모리 장치.
  2. 제1항에 있어서,
    상기 트랜스미터는, 소정의 테스트 데이터에 기초하여 생성되는 상기 테스트 신호를 출력하는 메모리 장치.
  3. 제2항에 있어서,
    상기 컨트롤 로직은, 상기 출력 데이터를 상기 테스트 데이터와 비교하여 상기 복수의 리시버들을 조정하는 메모리 장치.
  4. 제2항에 있어서,
    상기 테스트 데이터는 서로 다른 복수의 테스트 데이터들을 포함하며,
    상기 컨트롤 로직은 상기 복수의 테스트 데이터들 중 어느 하나를 선택하여 상기 트랜스미터가 상기 테스트 신호를 출력하도록 제어하는 메모리 장치.
  5. 제1항에 있어서,
    상기 컨트롤 로직은, 상기 복수의 리시버들 각각의 오프셋, 이득, 전원 전압, 및 상기 복수의 리시버들 각각에 입력되는 기준 전압 중 적어도 하나를 조정하는 메모리 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 복수의 리시버들 각각의 제1 입력단과, 상기 복수의 입출력 핀들 각각의 사이에 연결되는 복수의 스위치 소자들; 을 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 컨트롤 로직은, 상기 복수의 스위치 소자들 각각의 온/오프를 제어하여, 상기 복수의 리시버들 중에서 조정하고자 하는 적어도 하나의 리시버를 선택하는 메모리 장치.
  9. 소정의 테스트 신호를 출력하는 트랜스미터;
    입출력 핀 및 상기 트랜스미터의 출력단에 연결되는 제1 입력단 및 기준 전압을 입력받는 제2 입력단을 포함하며, 상기 제1 입력단을 통해 수신한 상기 테스트 신호를 이용하여 출력 데이터를 생성하는 제1 리시버 및 제2 리시버; 및
    상기 출력 데이터에 기초하여 상기 리시버의 오프셋을 조정하는 컨트롤 로직; 을 포함하고,
    상기 컨트롤 로직은 상기 제1 리시버의 출력 데이터를 이용하여 상기 제1 리시버를 조정한 후, 상기 제1 리시버의 입출력 특성 및 상기 제2 리시버의 출력 데이터를 이용하여 상기 제2 리시버를 조정하는 메모리 장치.
  10. 복수의 입출력 핀들을 갖는 패키지 기판; 및
    상기 패키지 기판에 실장되며, 상기 복수의 입출력 핀들을 공유하는 복수의 메모리 장치들; 을 포함하고,
    상기 복수의 메모리 장치들 각각은,
    상기 복수의 입출력 핀들에 연결되는 복수의 리시버들;
    상기 복수의 리시버들 중 제1 리시버 및 제2 리시버에 소정의 테스트 신호를 출력하는 트랜스미터; 및
    상기 제1 리시버가 상기 테스트 신호를 이용하여 생성하는 출력 데이터를 이용하여 상기 제1 리시버를 조정한 후, 상기 제2 리시버가 상기 테스트 신호를 이용하여 생성하는 출력 데이터 및 상기 제1 리시버의 입출력 특성을 이용하여 상기 제2 리시버를 조정하는 컨트롤 로직; 을 포함하는 메모리 패키지.
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