KR20120009556A - 수신 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 모듈 - Google Patents

Abstract

수신 장치는 제1 버퍼부 및 제2 버퍼부를 포함한다. 제1 버퍼부는 복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키며, 가변된 저항 값에 기초하여 데이터 신호 및 기준 전압 신호의 전압 레벨을 각각 조절하고 내부 데이터 신호 및 내부 기준 전압 신호를 생성한다. 제2 버퍼부는 내부 데이터 신호 및 내부 기준 전압 신호를 비교하여 내부 데이터 신호의 전압 레벨을 증폭하고 입력 데이터 신호를 생성한다.

Description

수신 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 모듈{Receiver, semiconductor memory device and memory module including the same}

본 발명은 신호 전송에 관한 것으로서, 더욱 상세하게는 데이터 신호를 효율적으로 수신하기 위한 수신 장치, 및 이를 포함하는 반도체 메모리 장치 및 메모리 모듈에 관한 것이다.

반도체 장치 및/또는 반도체 시스템의 성능 및 집적도를 향상시키기 위해 다양한 기술들이 개발되고 있다. 예를 들어 클럭 신호의 상승 에지 및 하강 에지에 응답하여 데이터 신호를 수신하는 DDR(double data rate) 방식이 개발되어 반도체 메모리 장치의 동작 속도가 향상되었다. 또한 메모리 모듈 기판의 양면에 반도체 메모리 칩들을 장착하고 각 단면의 입출력 패드들을 전기적으로 독립시켜, 각 입출력 패드를 통해 개별적으로 데이터를 송수신하는 DIMM(dual in-line memory module)이 개발되어 메모리 모듈의 집적도가 향상되었다.

반도체 시스템에서 반도체 메모리 장치들은 서로 데이터 신호를 주고받으며, 반도체 메모리 장치들은 수신된 데이터 신호가 논리 하이인지 논리 로우인지를 판단하여 동작을 수행한다. 이를 위해, 반도체 메모리 장치들은 데이터 신호를 수신하여 수신된 데이터 신호가 논리 하이인지 논리 로우인지를 판단하는 수신 장치를 포함하도록 구현된다.

본 발명의 일 목적은 복수의 제어 신호들에 의해 가변되는 저항 값에 기초하여 수신된 데이터 신호의 전압 레벨을 조절함으로써 반도체 메모리 장치의 신호 무결성을 향상시키는 수신 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 수신 장치를 포함하는 반도체 메모리 장치 및 메모리 모듈을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 수신 장치는 제1 버퍼부 및 제2 버퍼부를 포함한다. 상기 제1 버퍼부는 복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키며, 상기 가변된 저항 값에 기초하여 데이터 신호 및 기준 전압 신호의 전압 레벨을 조절하고 내부 데이터 신호 및 내부 기준 전압 신호를 생성한다. 상기 제2 버퍼부는 상기 내부 데이터 신호 및 상기 내부 기준 전압 신호를 비교하여 상기 내부 데이터 신호의 전압 레벨을 증폭하고 입력 데이터 신호를 생성한다.

일 실시예에서, 상기 제1 버퍼부는 제1 가변 저항부 및 제2 가변 저항부를 포함할 수 있다. 상기 제1 가변 저항부는 상기 데이터 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제1 저항 값을 가지며, 상기 제1 저항 값에 기초하여 상기 데이터 신호의 전압 레벨을 조절할 수 있다. 상기 제2 가변 저항부는 상기 기준 전압 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제2 저항 값을 가지며, 상기 제2 저항 값에 기초하여 상기 기준 전압 신호의 전압 레벨을 조절할 수 있다.

상기 제1 가변 저항부는, 상기 데이터 신호를 수신하는 데이터 입력 단자와 제1 노드 사이에 병렬 연결된 복수의 제1 저항부들을 포함하며, 상기 제2 가변 저항부는, 상기 기준 전압 신호를 수신하는 기준 전압 입력 단자와 제2 노드 사이에 병렬 연결된 복수의 제2 저항부들을 포함할 수 있다. 상기 복수의 제1 및 제2 저항부들은 능동 저항을 각각 포함할 수 있다.

상기 복수의 제1 저항부들 각각은, 저항 및 전송 게이트를 포함할 수 있다. 상기 저항은 상기 데이터 입력 단자에 연결될 수 있다. 상기 전송 게이트는 상기 저항과 상기 제1 노드 사이에 연결되며, 상기 복수의 제어 신호들 중 하나에 응답하여 동작할 수 있다.

상기 복수의 제1 저항부들 각각은, 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 데이터 입력 단자와 상기 제1 노드 사이에 연결되고, 상기 복수의 제어 신호들 중 하나가 게이트로 인가될 수 있다. 상기 제2 트랜지스터는 상기 데이터 입력 단자와 상기 제1 노드 사이에 연결되고, 드레인과 게이트가 전기적으로 연결될 수 있다.

일 실시예에서, 상기 제1 버퍼부는 제3 가변 저항부 및 제4 가변 저항부를 더 포함할 수 있다. 상기 제3 가변 저항부는 상기 데이터 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제3 저항 값을 가지며, 상기 제3 저항 값에 기초하여 상기 제1 가변 저항부의 출력 신호의 전압 레벨을 조절할 수 있다. 상기 제4 가변 저항부는 상기 기준 전압 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제4 저항 값을 가지며, 상기 제4 저항 값에 기초하여 상기 제2 가변 저항부의 출력 신호의 전압 레벨을 조절할 수 있다.

상기 제3 가변 저항부는, 상기 제1 가변 저항부의 출력과 상기 내부 데이터 신호의 출력 단자 사이에 병렬 연결된 복수의 제3 저항부들을 포함하며, 상기 제4 가변 저항부는, 상기 제2 가변 저항부의 출력과 상기 내부 기준 전압 신호의 출력 단자 사이에 병렬 연결된 복수의 제4 저항부들을 포함할 수 있다.

상기 제1 버퍼부는 제1 정전기 방전 보호부 및 제2 정전기 방전 보호부를 더 포함할 수 있다. 상기 제1 정전기 방전 보호부는 상기 제1 가변 저항부의 출력과 연결되며, 상기 데이터 신호에 포함된 고전압 성분을 제거할 수 있다. 상기 제2 정전기 방전 보호부는 상기 제2 가변 저항부의 출력과 연결되며, 상기 기준 전압 신호에 포함된 고전압 성분을 제거할 수 있다. 상기 제1 정전기 방전 보호부는, 상기 제1 가변 저항부의 출력과 연결되는 드레인, 상기 드레인과 전기적으로 연결된 게이트 및 접지 전압과 연결된 소스를 포함하는 MOS 트랜지스터를 포함할 수 있다.

상기 수신 장치는 상기 복수의 제어 신호들을 생성하는 제어부를 더 포함할 수 있다.

상기 제어부는 복수의 프로그램 신호들 중 하나에 응답하여 각각 프로그램되며, 상기 프로그램 결과에 기초하여 상기 복수의 제어 신호들 중 하나를 각각 생성하는 복수의 퓨즈 셀들을 포함할 수 있다.

상기 제어부는 복수의 어드레스 신호들에 기초하여 생성된 모드 레지스터 설정 신호 및 상기 데이터 신호에 대해 논리 연산을 수행하여 상기 복수의 제어 신호들을 생성하는 로직부를 포함할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 수신 장치 및 메모리 셀 어레이를 포함한다. 상기 수신 장치는 복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 데이터 신호 및 기준 전압 신호의 전압 레벨을 조절하며, 상기 데이터 신호 및 상기 기준 전압 신호를 비교하여 상기 데이터 신호의 전압 레벨을 증폭하고 입력 데이터 신호를 생성한다. 상기 메모리 셀 어레이는 상기 입력 데이터 신호를 저장하고, 저장된 데이터를 출력한다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 모듈은 메모리 모듈 기판 및 복수의 반도체 메모리 장치들을 포함한다. 상기 복수의 반도체 메모리 장치들은 상기 메모리 모듈 기판 상에 장착된다. 상기 복수의 반도체 메모리 장치들 각각은, 수신 장치 및 메모리 셀 어레이를 포함한다. 상기 수신 장치는 복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 데이터 신호 및 기준 전압 신호의 전압 레벨을 각각 조절하며, 상기 데이터 신호 및 상기 기준 전압 신호를 비교하여 상기 데이터 신호의 전압 레벨을 증폭하고 입력 데이터 신호를 생성한다. 상기 메모리 셀 어레이는 상기 입력 데이터 신호를 저장하고, 저장된 데이터를 출력한다.

일 실시예에서, 상기 수신 장치는 제1 버퍼부 및 제2 버퍼부를 포함할 수 있다. 상기 제1 버퍼부는 상기 가변된 저항 값들에 기초하여 상기 데이터 신호 및 상기 기준 전압 신호의 전압 레벨을 각각 조절하고 내부 데이터 신호 및 내부 기준 전압 신호를 생성할 수 있다. 상기 제2 버퍼부는 상기 내부 데이터 신호 및 상기 내부 기준 전압 신호를 비교하여 상기 내부 데이터 신호의 전압 레벨을 증폭하고 상기 입력 데이터 신호를 생성할 수 있다.

일 실시예에서, 상기 복수의 반도체 메모리 장치들에 포함된 상기 수신 장치들 각각은 서로 상이한 저항 값을 가지도록 설정될 수 있다.

상기 메모리 모듈은 RDIMM(registered dual in-line memory module)일 수 있다. 이 경우 상기 메모리 모듈은 상기 메모리 모듈 기판 상에 장착되고, 외부로부터 수신된 커맨드 신호 및 어드레스 신호를 상기 복수의 반도체 메모리 장치들에 제공하는 레지스터를 더 포함할 수 있다. 상기 복수의 반도체 메모리 장치들 중 상기 레지스터에 가장 인접하도록 배치된 반도체 메모리 장치에 포함된 상기 수신 장치의 저항 값은 나머지 반도체 메모리 장치들에 포함된 상기 수신 장치들의 저항 값보다 크도록 설정될 수 있다.

상기와 같은 본 발명의 실시예들에 따른 수신 장치는 복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 입력되는 데이터 신호의 전압 레벨을 조절함으로써, 상기 수신 장치를 포함하는 반도체 메모리 장치의 링백(ring back) 노이즈를 효과적으로 감소시키고 신호 무결성(signal integrity)을 향상시킬 수 있다.

상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치 및 메모리 모듈은 복수의 제어 신호들에 기초하여 입력되는 데이터 신호의 전압 레벨을 조절하는 수신 장치를 구비함으로써, 데이터의 기입 또는 독출 시에 링백 노이즈를 효과적으로 감소시키고 신호 무결성을 향상시키며, 이를 포함하는 반도체 시스템의 성능 및 집적도를 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 수신 장치를 나타내는 블록도이다.
도 2는 도 1의 수신 장치에 포함된 제1 버퍼부의 일 예를 나타내는 블록도이다.
도 3은 도 2의 제1 버퍼부에 포함된 제1 가변 저항부의 일 예를 나타내는 회로도이다.
도 4는 도 2의 제1 버퍼부에 포함된 제1 가변 저항부의 다른 예를 나타내는 회로도이다.
도 5는 도 2의 제1 버퍼부에 포함된 제1 정전기 방전 보호부의 일 예를 나타내는 회로도이다.
도 6은 도 1의 수신 장치에 포함된 제1 버퍼부의 다른 예를 나타내는 블록도이다.
도 7은 도 1의 수신 장치에 포함된 제2 버퍼부의 일 예를 나타내는 회로도이다.
도 8은 도 1의 수신 장치에 포함된 제어부의 일 예를 나타내는 블록도이다.
도 9는 도 1의 수신 장치에 포함된 제어부의 다른 예를 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 수신 장치를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 11a 및 도 11b는 반도체 메모리 장치의 신호 전달 특성을 나타내는 그래프들이다.
도 12는 본 발명의 일 실시예에 따른 수신 장치를 구비하는 반도체 메모리 장치를 포함하는 메모리 모듈의 일 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 수신 장치를 구비하는 반도체 메모리 장치를 포함하는 메모리 모듈의 다른 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 수신 장치를 나타내는 블록도이다.

도 1을 참조하면, 수신 장치(1000)는 제1 버퍼부(1100) 및 제2 버퍼부(1200)를 포함한다. 실시예에 따라서, 수신 장치(1000)는 제어부(1300)를 더 포함할 수 있다.

수신 장치(1000)는 반도체 장치, 특히 반도체 메모리 장치에 포함될 수 있으며, 상기 반도체 메모리 장치가 수신하는 데이터 신호가 논리 하이인지 논리 로우인지를 판단하여, 상기 반도체 메모리 장치에 포함된 메모리 셀 어레이 또는 내부 회로들에 상기 수신된 데이터 신호를 제공할 수 있다.

제1 버퍼부(1100)는 데이터 신호(DATA), 기준 전압 신호(VREF) 및 복수의 제어 신호들(CONRS)을 수신한다. 데이터 신호(DATA)는 수신 장치(1000)가 포함된 상기 반도체 메모리 장치의 외부에서 제공되며, 기준 전압 신호(VREF)는 상기 반도체 메모리 장치에 포함된 기준 전압 생성 회로와 같은 내부 회로에서 제공될 수 있다. 복수의 제어 신호들(CONRS)은 제어부(1300)에서 제공될 수 있으며, 실시예에 따라서 상기 반도체 메모리 장치의 외부 또는 상기 반도체 메모리 장치에 포함된 내부 회로에서 제공될 수도 있다.

제1 버퍼부(1100)는 복수의 제어 신호들(CONRS)에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 데이터 신호(DATA) 및 기준 전압 신호(VREF)의 전압 레벨을 각각 조절하며, 내부 데이터 신호(DATAI) 및 내부 기준 전압 신호(VREFI)를 생성한다. 상기 데이터 전달 경로는 데이터 신호(DATA)를 수신하는 데이터 입력 단자부터 내부 데이터 신호(DATAI)가 출력되는 내부 데이터 출력 단자까지의 경로를 나타내며, 상기 기준 전압 전달 경로는 기준 전압 신호(VREF)를 수신하는 기준 전압 입력 단자부터 내부 기준 전압 신호(VREFI)가 출력 되는 내부 기준 전압 출력 단자까지의 경로를 나타낸다.

제1 버퍼부(1100)는 상기 반도체 메모리 장치에서 데이터의 기입 또는 독출 시에 링백(ring back) 노이즈를 감소시킬 수 있도록, 상기 가변된 저항 값에 기초하여 상기 데이터 신호(DATA) 및 기준 전압 신호(VREF)의 전압 레벨을 적절하게 조절할 수 있다.

일 실시예에서, 제1 버퍼부(1100)는 데이터 신호(DATA) 및 기준 전압 신호(VREF)에 포함된 고전압 성분을 제거할 수 있다. 상기 반도체 메모리 장치의 외부에서 기계나 인간에 의하여 정전기 방전(Electrostatic discharge: ESD) 현상이 발생할 수 있으며, 정전기 방전 현상에 의해 상기 반도체 메모리 장치에 순간적으로 고전압 또는 고전류가 유입될 수 있다. 상기 고전압 또는 고전류가 제2 버퍼부(1200), 또는 상기 반도체 메모리 장치의 메모리 셀 어레이 또는 내부 회로들에 그대로 제공되는 경우, 상기 반도체 메모리 장치에 포함된 트랜지스터의 게이트 옥사이드(gate oxide)의 파괴 또는 PN 접합의 붕괴 등과 같은 손상이 발생할 수 있으며, 이로 인해 반도체 메모리 장치의 내구성 및 신뢰성이 열화될 수 있다. 제1 버퍼부(1100)는 복수의 정전기 방전 보호부를 포함하여 상기 반도체 메모리 장치에 포함된 트랜지스터의 손상을 방지할 수 있다.

제2 버퍼부(1200)는 내부 데이터 신호(DATAI) 및 내부 기준 전압 신호(VREFI)를 비교하여 내부 데이터 신호(DATAI) 및 내부 기준 전압 신호(VREFI)의 전압 차를 감지하고, 내부 데이터 신호(DATAI)의 전압 레벨을 증폭하며 입력 데이터 신호(DIN)를 생성한다. 입력 데이터 신호(DIN)는 상기 반도체 메모리 장치에 포함된 메모리 셀 어레이 또는 내부 회로들에 제공될 수 있다. 제2 버퍼부(1200)는 실시예에 따라 다양하게 구현될 수 있다.

제어부(1300)는 복수의 제어 신호들(CONRS)을 생성할 수 있다. 실시예에 따라서, 제어부(1300)는 프로그램 신호들에 응답하여 프로그램되는 복수의 퓨즈 셀들을 포함하는 형태로 구현될 수도 있고, 복수의 어드레스 신호들에 기초하여 생성된 모드 레지스터 설정 신호 및 데이터 신호(DATA)에 대해 논리 연산을 수행하여 복수의 제어 신호들(CONRS)을 생성하는 로직부를 포함하는 형태로 구현될 수도 있다.

종래의 반도체 메모리 장치에서는, 링백 노이즈를 감소시키기 위해 반도체 메모리 장치에 포함된 커맨드/어드레스 전송선들의 길이 또는 구조를 변경시키는 방법, 종단 저항의 저항 값을 변경시키는 방법 및 반도체 메모리 장치에 포함된 드라이버의 특성을 변경시키는 방법 등이 사용되었다. 하지만 상기 방법들을 사용하는 경우, 링백 노이즈의 감소 효과가 상대적으로 적고, 반도체 메모리 장치의 입력 셋업 시간, 입력 홀드 시간 및 입력 슬루율(slew rate) 등과 같은 입력 타이밍 특성을 변화시켜, 반도체 메모리 장치의 성능을 열화시켰다. 본 발명의 일 실시예에 따른 수신 장치(1000)는, 복수의 제어 신호들(CONRS)에 기초하여 제1 버퍼부(1100) 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고 상기 가변된 저항 값에 기초하여 입력되는 데이터 신호(DATA)의 전압 레벨을 조절함으로써, 입력 타이밍 특성의 변화 없이 링백 노이즈를 효과적으로 감소시킬 수 있고, 수신 장치(1000)를 포함하는 반도체 메모리 장치의 신호 무결성(signal integrity)을 향상시킬 수 있다.

도 2는 도 1의 수신 장치에 포함된 제1 버퍼부의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 제1 버퍼부(1100a)는 제1 가변 저항부(1110), 제1 정전기 방전 보호부(1120), 제2 가변 저항부(1130) 및 제2 정전기 방전 보호부(1140)를 포함할 수 있다.

제1 가변 저항부(1110)는 데이터 신호(DATA) 및 복수의 제어 신호들(CONRS)을 수신하며, 데이터 신호(DATA)를 수신하는 데이터 입력 단자와 상기 데이터 경로 상의 제1 노드(N1) 사이에 연결된다. 즉, 제1 가변 저항부(1110)는 상기 데이터 전달 경로를 따라 직렬 배치될 수 있다. 제1 가변 저항부(1110)는 복수의 제어 신호들(CONRS)에 기초하여 가변되는 제1 저항 값을 가지며, 상기 제1 저항 값에 기초하여 상기 데이터 신호(DATA)의 전압 레벨을 조절할 수 있다. 실시예에 따라서, 제1 가변 저항부(1110)는 데이터 신호(DATA)에 포함된 고전압 성분을 제거하는 정전기 방전 보호 기능을 수행할 수도 있다.

제1 정전기 방전 보호부(1120)는 제1 노드(N1)와 연결되며, 데이터 신호(DATA)에 포함된 상기 고전압 성분을 제거할 수 있다. 제1 버퍼부(1100a)는 제1 가변 저항부(1110) 및 제1 정전기 방전 보호부(1120)를 이용하여 상기 데이터 신호(DATA)의 전압 레벨을 조절하고 데이터 신호(DATA)에 포함된 상기 고전압 성분을 제거함으로써, 내부 데이터 신호(DATAI)를 생성할 수 있다.

제2 가변 저항부(1130)는 기준 전압 신호(VREF) 및 복수의 제어 신호들(CONRS)을 수신하며, 기준 전압 신호(VREF)를 수신하는 기준 전압 입력 단자와 상기 기준 전압 전달 경로 상의 제2 노드(N2) 사이에 연결된다. 즉, 제2 가변 저항부(1130)는 상기 기준 전압 전달 경로를 따라 직렬 배치될 수 있다. 제2 가변 저항부(1130)는 복수의 제어 신호들(CONRS)에 기초하여 가변되는 제2 저항 값을 가지며, 상기 제2 저항 값에 기초하여 상기 기준 전압 신호(VREF)의 전압 레벨을 조절할 수 있다. 실시예에 따라서, 제2 가변 저항부(1130)는 기준 전압 신호(VREF)에 포함된 고전압 성분을 제거하는 정전기 방전 보호 기능을 수행할 수도 있다.

제2 정전기 방전 보호부(1140)는 제2 노드(N2)와 연결되며, 기준 전압 신호(VREF)에 포함된 상기 고전압 성분을 제거할 수 있다. 제1 버퍼부(1100a)는 제2 가변 저항부(1130) 및 제2 정전기 방전 보호부(1140)를 이용하여 상기 기준 전압 신호(VREF)의 전압 레벨을 조절하고 기준 전압 신호(VREF)에 포함된 상기 고전압 성분을 제거함으로써, 내부 기준 전압 신호(VREFI)를 생성할 수 있다.

일 실시예에서, 제1 가변 저항부(1110)는 상기 데이터 입력 단자와 제1 노드(N1) 사이에 병렬 연결된 복수의 저항부들을 포함하며, 제2 가변 저항부(1130)는 상기 기준 전압 입력 단자와 제2 노드(N2) 사이에 병렬 연결된 복수의 저항부들을 포함할 수 있다. 이 경우 제1 및 제2 가변 저항부들(1110, 1130)에 포함된 상기 복수의 저항부들은 능동 저항을 각각 포함할 수 있다.

도 3은 도 2의 제1 버퍼부에 포함된 제1 가변 저항부의 일 예를 나타내는 회로도이다.

도 3을 참조하면, 제1 가변 저항부(1110a)는 복수의 저항부들(1111a, 1111b, ..., 1111n)을 포함할 수 있다. 도 3에서는 n(n은 자연수)개의 저항부들을 포함하는 제1 가변 저항부(1110a)를 도시하였다.

복수의 저항부들(1111a, 1111b, ..., 1111n)은 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 병렬 연결된다. 복수의 저항부들(1111a, 1111b, ..., 1111n)은 데이터 입력 단자(ND)에 연결된 저항들(Rs1, Rs2, ..., Rsn) 중 하나 및 저항들(Rs1, Rs2, ..., Rsn)과 제1 노드(N1) 사이에 연결된 전송 게이트들(1113a, 1113b, ..., 1113n) 중 하나를 각각 포함할 수 있다. 전송 게이트들(1113a, 1113b, ..., 1113n)은 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn) 중 하나에 응답하여 각각 동작할 수 있다. 예를 들어, 제1 저항부(1111a)는 데이터 입력 단자(ND)에 연결된 제1 저항(Rs1) 및 제1 저항(Rs1)과 제1 노드(N1) 사이에 연결된 제1 전송 게이트(1113a)를 포함할 수 있다. 제1 전송 게이트(1113a)는 제1 제어 신호(CONRS1)에 응답하여 동작할 수 있다.

전송 게이트들(1113a, 1113b, ..., 1113n)은 게이트에 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn) 중 하나가 인가되는 PMOS 트랜지스터 및 게이트에 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn) 중 하나의 반전 신호가 인가되는 NMOS 트랜지스터를 각각 포함하여 구현될 수 있다. 전송 게이트들(1113a, 1113b, ..., 1113n)은 상응하는 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)이 논리 로우 레벨을 가지는 경우에 각각 턴온되고, 논리 하이 레벨을 가지는 경우에 각각 턴오프될 수 있다. 예를 들어, 제1 전송 게이트(1113a)는 게이트에 제1 제어 신호(CONRS1)가 인가되는 제1 PMOS 트랜지스터 및 게이트에 제1 제어 신호(CONRS1)의 반전 신호(/CONRS1)가 인가되는 제1 NMOS 트랜지스터를 포함할 수 있다.

복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)의 논리 레벨에 기초하여 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 저항들(Rs1, Rs2, ..., Rsn)을 선택적으로 연결시킴으로써, 제1 가변 저항부(1110a)의 상기 제1 저항 값을 가변시킬 수 있다. 예를 들어, 제1 제어 신호(CONRS1)가 논리 로우 레벨을 가지는 경우에, 제1 전송 게이트(1113a)는 턴온되고 제1 저항(Rs1)이 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 전기적으로 연결됨으로써, 상기 제1 저항 값이 감소될 수 있다. 제1 제어 신호(CONRS1)가 논리 하이 레벨을 가지는 경우에, 제1 전송 게이트(1113a)는 턴오프되고 제1 저항(Rs1)이 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 전기적으로 연결되지 않음으로써, 상기 제1 저항 값이 증가될 수 있다. 예를 들어, 상기 제1 저항 값은 약 200 Ω 내지 약 330 Ω 사이의 값을 가지도록 설정될 수 있다.

도 3에서는, 상기 제1 PMOS 트랜지스터의 게이트에 제1 제어 신호(CONRS1)가 인가되고 상기 제1 NMOS 트랜지스터의 게이트에 제1 제어 신호(CONRS1)의 반전 신호(/CONRS1)가 인가되도록 도시되었으나, 실시예에 따라서 상기 제1 PMOS 트랜지스터의 게이트에 제1 제어 신호(CONRS1)의 반전 신호(/CONRS1)가 인가되고 상기 제1 NMOS 트랜지스터의 게이트에 제1 제어 신호(CONRS1)가 인가될 수도 있다.

일 실시예에서, 저항들(Rs1, Rs2, ..., Rsn)은 서로 상이한 저항 값을 가질 수 있다. 이 경우, 제1 가변 저항부(1110a)의 상기 제1 저항 값은 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)의 논리 레벨들의 조합에 따라 2ⁿ 개의 값들 중 하나에 상응할 수 있다. 다른 실시예에서, 저항들(Rs1, Rs2, ..., Rsn)은 모두 동일한 저항 값을 가질 수 있다. 이 경우, 제1 가변 저항부(1110a)의 상기 제1 저항 값은 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)의 논리 레벨들의 조합에 따라 n 개의 값들 중 하나에 상응할 수 있다.

도 4는 도 2의 제1 버퍼부에 포함된 제1 가변 저항부의 다른 예를 나타내는 회로도이다.

도 4를 참조하면, 제1 가변 저항부(1110b)는 복수의 저항부들(1115a, 1115b, ..., 1115n)을 포함할 수 있다. 도 4에서는 n(n은 자연수)개의 저항부들을 포함하는 제1 가변 저항부(1110b)를 도시하였다.

복수의 저항부들(1115a, 1115b, ..., 1115n)은 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 병렬 연결된다. 복수의 저항부들(1115a, 1115b, ..., 1115n)은 제어 트랜지스터들(TC1, TC2, ..., TCn) 중 하나 및 다이오드 트랜지스터들(TD1, TD2, ..., TDn) 중 하나를 각각 포함할 수 있다. 제어 트랜지스터들(TC1, TC2, ..., TCn)은 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 각각 연결되고, 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)중 하나가 게이트로 각각 인가된다. 다이오드 트랜지스터들(TD1, TD2, ..., TDn)은 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 각각 연결되고, 드레인과 게이트가 전기적으로 연결되는 다이오드의 형태로 각각 구현될 수 있다. 예를 들어, 제1 저항부(1115a)는 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 연결되고, 제1 제어 신호(CONRS1)가 게이트로 인가되는 제1 제어 트랜지스터(TC1)를 포함할 수 있다. 제1 저항부(1115a)는 데이터 입력 단자(ND)와 제1 노드(N1) 사이에 연결되고, 드레인과 게이트가 전기적으로 연결된 제1 다이오드 트랜지스터(TD1)를 포함할 수 있다.

제어 트랜지스터들(TC1, TC2, ..., TCn)은 상응하는 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)이 논리 하이 레벨을 가지는 경우에 각각 턴온되고, 논리 로우 레벨을 가지는 경우에 각각 턴오프됨으로써, 제1 가변 저항부(1110b)의 상기 제1 저항 값을 가변시킬 수 있다. 예를 들어, 제1 제어 신호(CONRS1)가 논리 하이 레벨을 가지는 경우에, 제1 제어 트랜지스터(TC1)는 턴온되어 제1 저항부(1115a)의 저항 값이 감소될 수 있고, 따라서 상기 제1 저항 값이 감소될 수 있다. 제1 제어 신호(CONRS1)가 논리 로우 레벨을 가지는 경우에, 제1 제어 트랜지스터(TC1)는 턴오프되어 상기 제1 저항부(1115a)의 저항 값이 증가될 수 있고, 따라서 상기 제1 저항 값이 증가될 수 있다. 예를 들어, 상기 제1 저항 값은 약 200 Ω 내지 약 330 Ω 사이의 값을 가지도록 설정될 수 있다.

도 4에서는, 제어 트랜지스터들(TC1, TC2, ..., TCn) 및 다이오드 트랜지스터들(TD1, TD2, ..., TDn)을 NMOS 트랜지스터로 도시하였으나, 실시예에 따라서 제어 트랜지스터들(TC1, TC2, ..., TCn) 및 다이오드 트랜지스터들(TD1, TD2, ..., TDn)은 PMOS 트랜지스터일 수 있다.

일 실시예에서, 다이오드 트랜지스터들(TD1, TD2, ..., TDn)은 서로 상이한 구조 및 동작 특성을 가질 수 있다. 이 경우, 제1 가변 저항부(1110b)의 상기 제1 저항 값은 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)의 논리 레벨들의 조합에 따라 2ⁿ 개의 값들 중 하나에 상응할 수 있다. 다른 실시예에서, 다이오드 트랜지스터들(TD1, TD2, ..., TDn)은 모두 동일한 구조 및 동작 특성을 가질 수 있다. 이 경우, 제1 가변 저항부(1110b)의 상기 제1 저항 값은 복수의 제어 신호들(CONRS1, CONRS2, ..., CONRSn)의 논리 레벨들의 조합에 따라 n 개의 값들 중 하나에 상응할 수 있다.

도 3 및 도 4에서는 도 2의 제1 버퍼부(1100a)에 포함된 제1 가변 저항부(1110)의 예들을 도시하였으나, 도 2의 제1 버퍼부(1100a)에 포함된 제2 가변 저항부(1130) 또한 도 3 및 도 4에 도시된 제1 가변 저항부(1110a, 1110b)와 동일한 구조를 가질 수 있다. 즉, 제2 가변 저항부(1130)는 기준 전압 신호(VREF)가 인가되는 기준 전압 입력 단자와 제2 노드(N2) 사이에 병렬 연결된 복수의 저항부들을 포함하여 구현될 수 있다. 제2 가변 저항부(1130)에 포함된 상기 복수의 저항부들은 도 3에 도시된 것처럼 저항 및 전송 게이트를 각각 구비할 수도 있고, 도 4에 도시된 것처럼 제어 트랜지스터 및 다이오드 트랜지스터를 각각 구비할 수도 있다. 제2 가변 저항부(1130)의 상기 제2 저항 값은 약 200 Ω 내지 약 330 Ω 사이의 값을 가지도록 설정될 수 있다.

도 5는 도 2의 제1 버퍼부에 포함된 제1 정전기 방전 보호부의 일 예를 나타내는 회로도이다.

도 5를 참조하면, 제1 정전기 방전 보호부(1120a)는 정전기 방전 보호 트랜지스터(TESD)를 포함할 수 있다.

정전기 방전 보호 트랜지스터(TESD)는 제1 노드(N1)와 연결되는 드레인, 상기 드레인과 전기적으로 연결된 게이트 및 접지 전압(VSS)과 연결된 소스를 포함한다. 즉, 정전기 방전 보호 트랜지스터(TESD)는 다이오드의 형태로 구현될 수 있다. 정전기 방전 보호 트랜지스터(TESD)는 수신 장치 내에 축적되어 있던 전하가 순간적으로 외부로 방전되는 경우를 테스트하기 위한 CDM(charge device model)에 의해 모델링될 수 있다.

도 5에서는 도 2의 제1 버퍼부(1100a)에 포함된 제1 정전기 방전 보호부(1120)의 일 예를 도시하였으나, 도 2의 제1 버퍼부(1100a)에 포함된 제2 정전기 방전 보호부(1140) 또한 도 5에 도시된 제1 정전기 방전 보호부(1120a)와 동일한 구조를 가질 수 있다.

도 6은 도 1의 수신 장치에 포함된 제1 버퍼부의 다른 예를 나타내는 블록도이다.

도 6을 참조하면, 제1 버퍼부(1100b)는 제1 가변 저항부(1150), 제2 가변 저항부(1165), 제3 가변 저항부(1160), 제4 가변 저항부(1175), 제1 정전기 방전 보호부(1155) 및 제2 정전기 방전 보호부(1170)를 포함할 수 있다.

도 6의 제1 버퍼부(1100b)는 제3 및 제4 가변 저항부(1160, 1175)를 더 포함하는 것을 제외하면 도 2의 제1 버퍼부(1100a)와 실질적으로 동일한 구성을 가진다. 즉, 제1 가변 저항부(1150)는 복수의 제어 신호들(CONRS)에 기초하여 가변되는 제1 저항 값을 가지며, 상기 제1 저항 값에 기초하여 상기 데이터 신호(DATA)의 전압 레벨을 조절할 수 있다. 제2 가변 저항부(1165)는 복수의 제어 신호들(CONRS)에 기초하여 가변되는 제2 저항 값을 가지며, 상기 제2 저항 값에 기초하여 상기 기준 전압 신호(VREF)의 전압 레벨을 조절할 수 있다. 제1 및 제2 가변 저항부들(1150, 1165)은 각각 도 3에 도시된 가변 저항부(1110a) 및 도 4에 도시된 가변 저항부(1110b) 중 하나와 동일한 구성을 가질 수 있다. 제1 정전기 방전 보호부(1155)는 제1 노드(N1)와 연결되며, 데이터 신호(DATA)에 포함된 고전압 성분을 제거할 수 있다. 제2 정전기 방전 보호부(1170)는 제2 노드(N2)와 연결되며, 기준 전압 신호(VREF)에 포함된 고전압 성분을 제거할 수 있다. 제1 및 제2 정전기 방전 보호부들(1155, 1170)은 각각 도 5에 도시된 정전기 방전 보호부(1120a)와 동일한 구성을 가질 수 있다.

제3 가변 저항부(1160)는 복수의 제어 신호들(CONRS)에 기초하여 가변되는 제3 저항 값을 가지며, 상기 제3 저항 값에 기초하여 제1 가변 저항부(1150)의 출력 신호의 전압 레벨을 조절할 수 있다. 제4 가변 저항부(1175)는 복수의 제어 신호들(CONRS)에 기초하여 가변되는 제4 저항 값을 가지며, 상기 제4 저항 값에 기초하여 제2 가변 저항부(1165)의 출력 신호의 전압 레벨을 조절할 수 있다. 제3 및 제4 가변 저항부들(1160, 1175)은 각각 도 3에 도시된 가변 저항부(1110a) 및 도 4에 도시된 가변 저항부(1110b) 중 하나와 동일한 구성을 가질 수 있다.

즉, 도 6의 제1 버퍼부(1100b)에서 제1 및 제3 가변 저항부들(1150, 1160)은 상기 데이터 전달 경로를 따라 직렬 배치되고, 제2 및 제4 가변 저항부들(1165, 1175)은 상기 기준 전압 전달 경로를 따라 직렬 배치될 수 있다. 또한 일 실시예에서, 직렬 연결된 제1 및 제3 가변 저항부들(1150, 1160)의 등가 저항인 상기 제1 저항 값과 제3 저항 값의 합은 약 200 Ω 내지 약 330 Ω 사이의 값을 가지도록 설정될 수 있다. 또한 직렬 연결된 제2 및 제4 가변 저항부들(1165, 1175)의 등가 저항인 상기 제2 저항 값과 제4 저항 값의 합은 약 200 Ω 내지 약 330 Ω 사이의 값을 가지도록 설정될 수 있다.

제1 버퍼부(1100b)는 제1 가변 저항부(1150), 제1 정전기 방전 보호부(1155) 및 제3 가변 저항부(1160)를 이용하여 상기 데이터 신호(DATA)의 전압 레벨을 조절하고 데이터 신호(DATA)에 포함된 상기 고전압 성분을 제거함으로써, 내부 데이터 신호(DATAI)를 생성할 수 있다. 제1 버퍼부(1100b)는 제2 가변 저항부(1165), 제2 정전기 방전 보호부(1170) 및 제4 가변 저항부(1175)를 이용하여 상기 기준 전압 신호(VREF)의 전압 레벨을 조절하고 기준 전압 신호(VREF)에 포함된 상기 고전압 성분을 제거함으로써, 내부 기준 전압 신호(VREFI)를 생성할 수 있다.

도 7은 도 1의 수신 장치에 포함된 제2 버퍼부의 일 예를 나타내는 회로도이다.

도 7을 참조하면, 제2 버퍼부(1200a)는 수신부(1210), 증폭부(1220) 및 제어부(1230)를 포함할 수 있다. 제2 버퍼부(1200a)는 인버터(I11)를 더 포함할 수 있다.

수신부(1210)는 내부 데이터 신호(DATAI) 및 내부 기준 전압 신호(VREFI)를 수신한다. 수신부(1210)는 게이트에 내부 데이터 신호(DATAI)가 인가되는 제1 입력 트랜지스터(MN13) 및 게이트에 내부 기준 전압 신호(VREFI)가 인가되는 제2 입력 트랜지스터(MN14)를 포함할 수 있다.

증폭부(1220)는 내부 데이터 신호(DATAI) 및 내부 기준 전압 신호(VREFI)를 비교하여 상기 내부 데이터 신호(DATAI)의 전압 레벨을 증폭한다. 증폭부(1220)는 크로스 커플되는(cross-coupled) 두 개의 PMOS 트랜지스터들(MP12, MP13) 및 크로스 커플되는 두 개의 NMOS 트랜지스터들(MN11, MN12)을 포함할 수 있다. 즉, 트랜지스터들(MP12, MN11)의 게이트들은 트랜지스터들(MP13, MN12)의 드레인들이 연결된 제1 노드(NA)와 연결되고, 트랜지스터들(MP13, MN12)의 게이트들은 트랜지스터들(MP12, MN11)의 드레인들이 연결된 제2 노드(NB)와 연결될 수 있다.

제어부(1230)는 클럭 신호(CLK)에 응답하여 수신부(1210) 및 증폭부(1220)의 동작을 제어할 수 있다. 제어부(1230)는 PMOS 트랜지스터들(MP11, MP14) 및 NMOS 트랜지스터(MN15)를 포함할 수 있다.

인버터(I11)는 제1 노드(NA)의 신호를 반전하여 입력 데이터 신호(DIN)를 생성한다.

도시하지는 않았지만, 실시예에 따라 제2 버퍼부(1200a)는 다양하게 구현될 수 있다. 예를 들어, 제2 버퍼부(1200a)는 출력 단에 선택적으로 턴온되는 복수의 트랜지스터들을 구비하는 트랜지스터 어레이를 포함하여 생성되는 입력 데이터 신호(DIN)의 스큐를 보상할 수 있다. 다른 예에서, 제2 버퍼부(1200a)는 입력 데이터 신호(DIN)를 수신부(1210)로 피드백하여 사용함으로써 증폭부(1220)의 동작 속도를 향상시킬 수 있다.

도 8은 도 1의 수신 장치에 포함된 제어부의 일 예를 나타내는 블록도이다.

도 8을 참조하면, 제어부(1300a)는 복수의 퓨즈 셀들(1310a, 1310b, ..., 1310n)을 포함할 수 있다. 도 8에서는 n(n은 자연수)개의 퓨즈 셀들을 포함하는 제어부(1300a)를 도시하였다.

복수의 퓨즈 셀들(1310a, 1310b, ..., 1310n)은 복수의 프로그램 신호들(PGM1, PGM2, ..., PGMn) 중 하나에 응답하여 각각 프로그램되며, 상기 프로그램 결과에 기초하여 복수의 제어 신호들(CONRS)을 각각 생성한다. 예를 들어 제1 퓨즈 셀(1310a)은 제1 프로그램 신호(PGM1)에 응답하여 프로그램되며, 제1 퓨즈 셀(1310a)의 프로그램 결과에 기초하여 제1 제어 신호(CONRS)를 생성할 수 있다. 복수의 프로그램 신호들(PGM1, PGM2, ..., PGMn)은 반도체 메모리 장치의 외부에서 제공된 어드레스 신호에 기초하여 생성된 모드 레지스터 설정 신호에 상응할 수 있다.

일 실시예에서, 복수의 퓨즈 셀들(1310a, 1310b, ..., 1310n)은 각각 E-퓨즈를 포함할 수 있다. 예를 들어 제1 퓨즈 셀(1310a)은 제1 E-퓨즈 및 제1 기준 저항을 포함할 수 있다. 제1 퓨즈 셀(1310a)은 제1 프로그램 신호(PGM1)의 논리 레벨에 기초하여 상기 제1 E-퓨즈의 상태를 유지하거나 상기 제1 E-퓨즈를 컷팅함으로써, 논리 하이 레벨 또는 논리 로우 레벨을 가지는 제1 제어 신호(CONRS)를 생성할 수 있다.

다른 실시예에서, 복수의 퓨즈 셀들(1310a, 1310b, ..., 1310n)은 각각 안티퓨즈를 포함할 수 있다. 예를 들어 제1 퓨즈 셀(1310a)은 제1 안티퓨즈 및 제1 기준 저항을 포함할 수 있다. 제1 퓨즈 셀(1310a)은 제1 프로그램 신호(PGM1)의 논리 레벨에 기초하여 상기 제1 안티퓨즈를 오픈(opened)시키거나 쇼트(shorted)시킴으로써, 논리 하이 레벨 또는 논리 로우 레벨을 가지는 제1 제어 신호(CONRS)를 생성할 수 있다.

도 9는 도 1의 수신 장치에 포함된 제어부의 다른 예를 나타내는 블록도이다.

도 9를 참조하면, 제어부(1300b)는 모드 레지스터(1320) 및 로직부(1330)를 포함할 수 있다.

모드 레지스터(1320)는 외부로부터 입력된 어드레스 신호(ADDR)에 기초하여 모드 레지스터 설정 신호(MRS)를 생성한다. 모드 레지스터(1320)는 반도체 메모리 장치의 내부 회로로 구현될 수 있으며, 모드 레지스터 설정 신호(MRS)의 값은 어드레스 신호들(ADDR)의 조합에 기초하여 결정될 수 있다.

로직부(1330)는 모드 레지스터 설정 신호(MRS) 및 데이터 신호(DATA)에 기초하여 복수의 제어 신호들(CONRS)을 생성할 수 있다. 즉, 로직부(1330)는 데이터 신호(DATA)가 입력되는 경우에만 복수의 제어 신호들(CONRS)을 생성할 수 있으며, 모드 레지스터 설정 신호(MRS) 및 데이터 신호(DATA)에 대해 논리 연산을 수행하여 논리 하이 레벨 또는 논리 로우 레벨을 각각 가지는 복수의 제어 신호들(CONRS)을 생성할 수 있다. 로직부(1330)는 복수의 논리 게이트들을 포함하여 구현될 수 있다.

도 10은 본 발명의 일 실시예에 따른 수신 장치를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 10을 참조하면, 반도체 메모리 장치(2000)는 데이터 입력 버퍼(2100), 메모리 셀 어레이(2200), 어드레스 버퍼(2300), 로우 디코더(2400), 칼럼 디코더(2500) 및 데이터 출력 버퍼(2600)를 포함한다. 반도체 메모리 장치(2000)는 레지스터, 리프레시 회로, 센스 앰프, 프리페치 회로, 지연 동기 루프 등의 내부 회로들을 더 포함할 수 있으며, 본 발명의 실시예들과 관련성이 적은 구성요소들은 도시를 생략하였다.

데이터 입력 버퍼(2100)는 수신 장치(2110)를 포함한다. 수신 장치(2110)는 도 1의 수신 장치(1000)일 수 있다. 수신 장치(2110)는 복수의 제어 신호들(CONRS)에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 데이터 신호(DATA) 및 기준 전압 신호(VREF)의 전압 레벨을 각각 조절하며, 데이터 신호(DATA) 및 기준 전압 신호(VREF)를 비교하여 상기 데이터 신호(DATA)의 전압 레벨을 증폭하고 입력 데이터 신호(DIN)를 생성한다. 수신 장치(2110)는 데이터 신호(DATA)가 논리 하이인지 논리 로우인지를 판단하여, 메모리 셀 어레이(2200) 또는 반도체 메모리 장치(2000)에 포함된 내부 회로들(미도시)에 입력 데이터 신호(DIN)를 제공할 수 있다.

어드레스 버퍼(2300)는 외부로부터 수신된 어드레스 신호(ADDR)에 기초하여 로우 디코더(2400)에 로우 어드레스 신호(ADDRX)를 제공하고, 칼럼 디코더(2500)에 칼럼 어드레스 신호(ADDRY)를 제공한다. 로우 디코더(2400)는 로우 어드레스 신호(ADDRX)를 디코딩하여 워드라인 구동신호(WL)를 생성한다. 칼럼 디코더(2500)는 칼럼 어드레스 신호(ADDRY)를 디코딩하여 칼럼 선택 신호(CSL)를 생성한다.

메모리 셀 어레이(2200)는 워드라인 구동신호(WL) 및 칼럼 선택 신호(CSL)에 기초하여 입력 데이터 신호(DIN)를 저장하거나 저장된 데이터를 출력한다. 데이터 출력 버퍼(2600)는 메모리 셀 어레이(2200)로부터 제공된 데이터를 수신하여 버퍼링하고 출력한다.

본 발명의 실시예들에 따른 반도체 메모리 장치(2000)는 복수의 제어 신호들(CONRS)에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 입력되는 데이터 신호(DATA)의 전압 레벨을 조절하는 수신 장치(2110)를 구비함으로써, 데이터의 기입 또는 독출 시에 링백 노이즈를 감소시키고 신호 무결성을 향상시킬 수 있다.

도 11a 및 도 11b는 반도체 메모리 장치의 신호 전달 특성을 나타내는 그래프들이다. 도 11a는 종래의 반도체 메모리 장치의 데이터 아이 파형과 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 아이 파형을 비교하여 나타내는 그래프이고, 도 11b는 종래의 반도체 메모리 장치의 AC 응답 특성과 본 발명의 일 실시예에 따른 반도체 메모리 장치의 AC 응답 특성을 비교하여 나타내는 그래프이다.

데이터 아이 파형은 데이터(예컨대, 0 또는 1) 별로 발생되는 디지털 파형을 한 주기 단위로 겹쳐 나타낸 것으로서, 신호의 품질을 평가할 수 있는 그래프이다. AC 응답 그래프는 주파수에 대한 전압 신호의 전달 함수를 나타내는 그래프이다. 또한 도 11a 및 도 11b에서 점선은 종래의 반도체 메모리 장치의 신호 전달 특성들을 나타내고, 실선은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 전달 특성들을 나타낸다.

도 11a를 참조하면, 종래의 반도체 메모리 장치에 대한 데이터 아이 파형과 본 발명의 일 실시예에 따른 반도체 메모리 장치에 대한 데이터 아이 파형을 비교할 때, 본 발명에 따른 반도체 메모리 장치의 데이터 아이 파형의 왜곡이 줄어들었음을 알 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 데이터 아이 파형에서는 종래의 반도체 메모리 장치의 데이터 아이 파형에 비해 링백 파형의 크기가 ΔV만큼 감소하였고 따라서 링백 노이즈가 감소하였음을 알 수 있다.

도 11b를 참조하면, 종래의 반도체 메모리 장치와 본 발명의 일 실시예에 따른 반도체 메모리 장치 모두 2Ghz의 주파수 근처에서 공진 최대값이 나타나지만, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 공진 최대값이 종래의 반도체 메모리 장치의 공진 최대값에 비해 ΔQ만큼 감소하였음을 알 수 있다.

즉, 도 11a 및 도 11b를 참조하면, 종래의 반도체 메모리 장치에 비해 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 무결성이 향상되었음을 확인할 수 있다.

도 12는 본 발명의 일 실시예에 따른 수신 장치를 구비하는 반도체 메모리 장치를 포함하는 메모리 모듈의 일 예를 나타내는 블록도이다.

도 12를 참조하면, 메모리 모듈(3000)은 메모리 모듈 기판(3100) 및 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)을 포함한다. 메모리 모듈(3000)은 커맨드/어드레스 레지스터(3200) 및 종단 저항부들(3410, 3420)을 더 포함할 수 있다.

복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)은 메모리 모듈 기판(3100) 상에 장착된다. 도 12에서는 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)이 메모리 모듈 기판(3100)의 일면에만 장착된 것으로 도시하였지만, 실시예에 따라서 메모리 모듈(3000)은 메모리 모듈 기판(3100)의 타면에도 복수의 반도체 메모리 장치들이 장착되는 DIMM(dual in-line memory module)일 수 있으며, 특히 커맨드/어드레스 레지스터(3200)를 포함하는 RDIMM(registered DIMM)일 수 있다.

복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360) 각각은 칩 형태로 구현될 수 있으며, 도 10의 반도체 메모리 장치(2000)일 수 있다. 또한 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360) 각각은 데이터 전송선들(DQ)을 통하여 메모리 모듈 기판(3100)의 입출력 탭(3110)과 전기적으로 연결되어 외부의 장치와 신호들을 주고 받을 수 있다.

제1 반도체 메모리 장치(3310)는 제1 수신 장치(3311) 및 제1 메모리 셀 어레이(3313)를 포함할 수 있다. 제1 수신 장치(3311)는 도 1의 수신 장치(1000)일 수 있다. 제1 수신 장치(3311)는 복수의 제어 신호들(CONRS)에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 데이터 신호(DATA) 및 기준 전압 신호의 전압 레벨을 각각 조절하며, 데이터 신호(DATA) 및 상기 기준 전압 신호를 비교하여 데이터 신호(DATA)의 전압 레벨을 증폭하고 입력 데이터 신호(DI)를 생성하여 메모리 셀 어레이(3313)에 제공할 수 있다. 메모리 셀 어레이(3313)는 입력 데이터 신호(DIN)를 저장하거나 저장된 데이터를 출력한다. 제2 내지 제6 반도체 메모리 장치들(3320, 3330, 3340, 3350, 3360)은 제1 반도체 메모리 장치(3310)와 동일한 구조를 가질 수 있다.

커맨드/어드레스 레지스터(3200)는 커맨드/어드레스 전송선들(CA)을 통하여 메모리 모듈(3000)의 외부로부터 커맨드 신호 및 어드레스 신호를 수신할 수 있다. 상기 수신된 커맨드 신호 및 어드레스 신호는 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)에 제공될 수 있다. 커맨드/어드레스 전송선들(CA)의 양단에는 종단 저항부들(3410, 3420)이 각각 연결될 수 있다. 일 실시예에서, 커맨드/어드레스 레지스터(3200)는 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)과 데이지-체인 방식(daisy-chain topology)으로 연결될 수 있다. 다른 실시예에서, 커맨드/어드레스 레지스터(3200)는 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)과 플라이-바이(fly-by) 데이지 체인 방식으로 연결될 수 있다.

일 실시예에서, 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)에 포함된 상기 수신 장치들 각각은 서로 상이한 저항 값을 가지도록 설정될 수 있다. 예를 들어, 도 12에 도시된 것처럼 메모리 모듈(3000)이 RDIMM이고 커맨드/어드레스 레지스터(3200)와 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)이 데이지-체인 방식으로 연결된 경우, 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360) 중 레지스터(3200)에 가장 인접한 반도체 메모리 장치(3310, 3340)에 포함된 상기 수신 장치들의 저항 값은 나머지 반도체 메모리 장치들(3320, 3330, 3350, 3360)에 포함된 상기 수신 장치들의 저항 값보다 크도록 설정될 수 있다. 즉, 커맨드/어드레스 레지스터(3200)는 외부로부터 수신된 상기 커맨드 신호 및 상기 어드레스 신호를 커맨드/어드레스 전송선들(CA)을 통하여 복수의 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)에 제공할 수 있다. 이 때 커맨드/어드레스 전송선들(CA)과 전송선들(CA)에 연결된 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360) 사이에 임피던스 값의 차이로 인해 전송선들(CA)과 반도체 메모리 장치들(3310, 3320, 3330, 3340, 3350, 3360)이 접속되는 경계 부분에서 신호반사(reflection)가 일어날 수 있으며, 반사파에 의한 노이즈는 전송선들(CA)의 앞단인 제1 및 제4 반도체 메모리 장치들(3310, 3340)에서 가장 크게 나타날 수 있다. 따라서 제1 및 제4 반도체 메모리 장치들(3310, 3340)에 포함된 상기 수신 장치들의 저항 값을 나머지 반도체 메모리 장치들(3320, 3330, 3350, 3360)에 포함된 상기 수신 장치들의 저항 값보다 크도록 설정함으로써, 제1 및 제4 반도체 메모리 장치들(3310, 3340)의 링백 노이즈를 감소시킬 수 있다.

도 12에서는 메모리 모듈(3000)이 RDIMM으로 도시되었지만, 실시예에 따라서 본 발명에 따른 메모리 모듈은 AMB(advanced memory buffer)와 같은 버퍼 또는 허브를 포함하는 FBDIMM(fully buffered DIMM) 또는 LRDIMM(load reduced DIMM)의 형태로 구현될 수도 있다.

도 13은 본 발명의 일 실시예에 따른 수신 장치를 구비하는 반도체 메모리 장치를 포함하는 메모리 모듈의 다른 예를 나타내는 블록도이다.

도 13을 참조하면, 메모리 모듈(4000)은 메모리 모듈 기판(4100) 및 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)을 포함한다. 메모리 모듈(4000)은 종단 저항부(4310)를 더 포함할 수 있다. 메모리 모듈(4000)은 UDIMM(unbuffered DIMM)일 수 있다.

복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)은 메모리 모듈 기판(4100)에 장착되며, 데이터 전송선들(DQ)을 통하여 메모리 모듈 기판(4100)의 입출력 탭(4110)과 전기적으로 연결되어 외부의 장치와 신호들을 주고 받을 수 있다. 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)은 도 10의 반도체 메모리 장치(2000)일 수 있다. 예를 들어, 제1 반도체 메모리 장치(4210)는 제1 수신 장치(4211) 및 제1 메모리 셀 어레이(4213)를 포함할 수 있다. 제1 수신 장치(4211)는 도 1의 수신 장치(1000)일 수 있다. 제2 내지 제6 반도체 메모리 장치들(4220, 4230, 4240, 4250, 4260)은 제1 반도체 메모리 장치(4210)와 동일한 구조를 가질 수 있다.

메모리 모듈(4000)은 커맨드/어드레스 전송선들(CA)을 통하여 외부로부터 커맨드 신호 및 어드레스 신호를 수신하고 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)에 제공할 수 있다. 커맨드/어드레스 전송선들(CA)의 일단에는 종단 저항부(4310)가 연결될 수 있다. 일 실시예에서, 커맨드/어드레스 전송선들(CA)은 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)들과 플라이-바이 데이지 체인 방식으로 연결될 수 있다. 다른 실시예에서, 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)들은 커맨드/어드레스 전송선들(CA)에 트리 구조로 연결될 수 있다.

일 실시예에서, 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)에 포함된 상기 수신 장치들 각각은 서로 상이한 저항 값을 가지도록 설정될 수 있다. 예를 들어, 도 13에 도시된 것처럼 메모리 모듈(4000)이 UDIMM이고 커맨드/어드레스 전송선들(CA)과 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)이 플라이-바이 데이지 체인 방식으로 연결된 경우, 복수의 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260) 중 가장 가장자리에 위치한 반도체 메모리 장치들(4210, 4260) 중 하나에 포함된 상기 수신 장치의 저항 값은 나머지 반도체 메모리 장치들에 포함된 상기 수신 장치들의 저항 값보다 크도록 설정될 수 있다. 예를 들어, 외부로부터 수신된 상기 커맨드 신호 및 상기 어드레스 신호는 커맨드/어드레스 전송선들(CA)을 통하여 제1 내지 제6 반도체 메모리 장치들(4210, 4220, 4230, 4240, 4250, 4260)에 제공될 수 있다. 이 때 반사파에 의한 노이즈는 전송선들(CA)의 앞단인 제1 반도체 메모리 장치(4210)에서 가장 크게 나타날 수 있다. 따라서 제1 반도체 메모리 장치들(4210)에 포함된 상기 수신 장치의 저항 값을 나머지 반도체 메모리 장치들(4220, 4230, 4240, 4250, 4260)에 포함된 상기 수신 장치들의 저항 값보다 크도록 설정함으로써, 제1 반도체 메모리 장치(4210)의 링백 노이즈를 감소시킬 수 있다.

도 12 및 도 13에서는 각각 6개의 반도체 메모리 장치들을 포함하는 메모리 모듈(3000, 4000)을 도시하였지만, 실시예에 따라서, 메모리 모듈(3000, 4000)은 임의의 개수의 반도체 메모리 장치들을 포함하여 구현될 수 있다.

이상, 본 발명의 실시예들에 따른 수신 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 하나의 기준 전압 신호에 기초하여 입력 데이터 신호를 생성하는 수신 장치를 참조하여 설명하였지만, 본 발명은 복수의 기준 전압 신호들에 기초하여 입력 데이터 신호를 생성하는 수신 장치에 적용될 수 있다.

본 발명은 고속 동작하는 반도체 메모리 장치에 이용될 수 있으며, 특히 DRAM(dynamic random access memory), SDRAM(synchronous DRAM), DDR(double data rate) SDRAM, RDRAM(rambus DRAM) 등과 같은 반도체 메모리 장치에 유용하게 이용될 수 있다. 본 발명은 상기 반도체 메모리 장치를 포함하는 메모리 모듈 및 메모리 시스템에 유용하게 이용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키며, 상기 가변된 저항 값에 기초하여 데이터 신호 및 기준 전압 신호의 전압 레벨을 조절하고 내부 데이터 신호 및 내부 기준 전압 신호를 생성하는 제1 버퍼부; 및
   상기 내부 데이터 신호 및 상기 내부 기준 전압 신호를 비교하여 상기 내부 데이터 신호의 전압 레벨을 증폭하고 입력 데이터 신호를 생성하는 제2 버퍼부를 포함하는 수신 장치.
2. 제 1 항에 있어서, 상기 제1 버퍼부는,
   상기 데이터 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제1 저항 값을 가지며, 상기 제1 저항 값에 기초하여 상기 데이터 신호의 전압 레벨을 조절하는 제1 가변 저항부; 및
   상기 기준 전압 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제2 저항 값을 가지며, 상기 제2 저항 값에 기초하여 상기 기준 전압 신호의 전압 레벨을 조절하는 제2 가변 저항부를 포함하는 것을 특징으로 하는 수신 장치.
3. 제 2 항에 있어서,
   상기 제1 가변 저항부는, 상기 데이터 신호를 수신하는 데이터 입력 단자와 제1 노드 사이에 병렬 연결된 복수의 제1 저항부들을 포함하며,
   상기 제2 가변 저항부는, 상기 기준 전압 신호를 수신하는 기준 전압 입력 단자와 제2 노드 사이에 병렬 연결된 복수의 제2 저항부들을 포함하는 것을 특징으로 하는 수신 장치.
4. 제 3 항에 있어서, 상기 복수의 제1 저항부들 각각은,
   상기 데이터 입력 단자에 연결된 저항; 및
   상기 저항과 상기 제1 노드 사이에 연결되며, 상기 복수의 제어 신호들 중 하나에 응답하여 동작하는 전송 게이트를 포함하는 것을 특징으로 하는 수신 장치.
5. 제 3 항에 있어서, 상기 복수의 제1 저항부들 각각은,
   상기 데이터 입력 단자와 상기 제1 노드 사이에 연결되고, 상기 복수의 제어 신호들 중 하나가 게이트로 인가되는 제1 트랜지스터; 및
   상기 데이터 입력 단자와 상기 제1 노드 사이에 연결되고, 드레인과 게이트가 전기적으로 연결된 제2 트랜지스터를 포함하는 것을 특징으로 하는 수신 장치.
6. 제 2 항에 있어서, 상기 제1 버퍼부는,
   상기 데이터 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제3 저항 값을 가지며, 상기 제3 저항 값에 기초하여 상기 제1 가변 저항부의 출력 신호의 전압 레벨을 조절하는 제3 가변 저항부; 및
   상기 기준 전압 전달 경로를 따라 직렬 배치되고, 상기 복수의 제어 신호들에 기초하여 가변되는 제4 저항 값을 가지며, 상기 제4 저항 값에 기초하여 상기 제2 가변 저항부의 출력 신호의 전압 레벨을 조절하는 제4 가변 저항부를 더 포함하는 것을 특징으로 하는 수신 장치.
7. 메모리 모듈 기판; 및
   상기 메모리 모듈 기판 상에 장착된 복수의 반도체 메모리 장치들을 포함하고,
   상기 복수의 반도체 메모리 장치들 각각은,
   복수의 제어 신호들에 기초하여 내부의 데이터 전달 경로 및 기준 전압 전달 경로를 따라 배치된 가변 저항부의 저항 값을 가변시키고, 상기 가변된 저항 값에 기초하여 데이터 신호 및 기준 전압 신호의 전압 레벨을 각각 조절하며, 상기 데이터 신호 및 상기 기준 전압 신호를 비교하여 상기 데이터 신호의 전압 레벨을 증폭하고 입력 데이터 신호를 생성하는 수신 장치; 및
   상기 입력 데이터 신호를 저장하고, 저장된 데이터를 출력하는 메모리 셀 어레이를 포함하는 메모리 모듈.
8. 제 7 항에 있어서, 상기 복수의 반도체 메모리 장치들에 포함된 상기 수신 장치들 각각은 서로 상이한 저항 값을 가지도록 설정되는 것을 특징으로 하는 메모리 모듈.
9. 제 7 항에 있어서, 상기 메모리 모듈은 RDIMM(registered dual in-line memory module)인 것을 특징으로 하는 메모리 모듈.
10. 제 9 항에 있어서,
    상기 메모리 모듈 기판 상에 장착되고, 외부로부터 수신된 커맨드 신호 및 어드레스 신호를 상기 복수의 반도체 메모리 장치들에 제공하는 레지스터를 더 포함하고,
    상기 복수의 반도체 메모리 장치들 중 상기 레지스터에 가장 인접하도록 배치된 반도체 메모리 장치에 포함된 상기 수신 장치의 저항 값은 나머지 반도체 메모리 장치들에 포함된 상기 수신 장치들의 저항 값보다 크도록 설정되는 것을 특징으로 하는 메모리 모듈.

Images