CN1099118C - 半导体存储器及其测试电路、存储器系统、和数据传送系统 - Google Patents

Abstract

本发明的半导体存储器能不增大芯片面积而提高存储器的数据传送速度。在存储器芯片10上矩阵状地配置存储器单元11-0～11-3。数据输入输出电路12沿存储器芯片10的一边配置。数据总线13被设置在存储器单元之间并连接到数据输入输出电路12上。各存储器单元中，单元阵列控制器CAC与行译码器RD相互对向，列译码器CD0、CD1与DQ缓存器DQ相互对向。本地DQ线18a被设置在存储单元阵列CAL、CAR之间，全局DQ线18b被设置在存储元件CAL、CAR上。本地DQ线18a延伸的方向与全局DQ线18b延伸的方向相垂直。

Description

半导体存储器及其测试电路、 存储器系统、和数据传送系统

技术领域

本发明是关于同时进行多个毕特的数据的输入输出的多毕特型半导体存储器。

背景技术

在具有DRAM(动态随机存取存储器)等半导体存储器的数字系统中，为提高数据传送速度采取了下列这些措施。

第一种方法是使半导体存储器成为多毕特型。多毕特(×2ⁿ)型半导体存储器一般被构成为能同时进行2ⁿ(n为自然数)毕特的数据输入输出。

第二种办法是使与由CPU(中央处理单元)输出的高频外部时钟同步地进行数据的输入输出动作。在这样的时钟同步型半导体存储器(SDRAM、RDRAM等)中，由于外部时钟的频率越高就能以越高的速度输入输出连续的数据，从而能提高数据传送速度。

第三种办法是在一个半导体存储器(存储器芯片)中设置多个存储器(bank)单元。此多个存储器单元被作成具有互相相同的元素，并使得这些多个存储器单元能各自独立地进行数据的输输出操作。由此，能缩短直至存取到最初数据的时间(等待时间)，因而能提高数据传送速度。

图3表示历来的半导体存储器的芯片布局的梗概。

这一半导体存储器具备上述全部三种措施。

在一存储器芯片10上配置有四个存储器单元11-0～11-3。在各存储器单元11-0～11-3中形成着存储单元阵列、单元阵列控制器，同时还形成着行译码器、列译码器、DQ缓存器(称做存储器单元的输出输入部的缓存器)等的外围电路。

而在一个存储器芯片10上配置有数据输入输出区域12。在数据输入输出区域12中形成着多个输入输出电路(I/O)，例如在同时进行16毕特(2字节)的数据的输入输出时，形成16个输入输出电路。

在存储器单元11-0～11-3之间配置有数据总线13。数据总线13成为存储器单元11-0～11-3与数据输入输出区域12之间的数据通路。数据总线13例如在同时进行16毕特(2字节)的数据的输入输出的情况下按进行16毕特的数据传送那样构成。

上述半导体存储器的数据输入输出操作如以下这样进行。

首先，由四个存储器单元11-0～11-3中选择一个存储单元。在所选择的一存储器单元中根据地址信号进行存储元件的存取操作，由所选择的一存储器单元输出2ⁿ毕特(例如16毕特(2字节))的数据。

此2ⁿ毕特数据通过数据总线13被导入数据输入输出区域12，并由数据输入输出区域12输出到半导体存储器(存储器芯片)外部。

上述的半导体存储器中必须探讨的问题是在一个存储器芯片上的整个区域内所占数据总线13区域的比例。亦即，使数据总线13的区域尽可能地小，这对能缩小芯片的面积是至关重要的。

可是随着同时进行输入输出的毕特数增加，数据总线的区域亦增大。

亦就是说，历来随着将半导体存储器的结构向着16毕特式(×16)→32毕特式(×32)→64毕特式(×64)那样转变成多毕特时，存着芯片面积增大的缺点。

发明内容

本发明就是为解决上述缺点，其目的是使得在多毕特的与时钟同步的存储单元式的半导体存储器中，能不增大芯片面积而提高数据传送速度。

为达到上述目的，本发明的半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据。

此外，本发明的半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据。

此外，本发明的半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据，

其中，所述输入输出区域沿着所述存储器单元的行分开，所述数据总线设置在每个所述输入输出区域的两侧并沿着所述存储器单元的列分开，所述子存储器单元设置在每个所述数据总线的两侧。

此外，本发明的半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地读写多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块包括2个子块、读数放大器和DQ线，每个所述子块包括存储器单元阵列、字线和数据线，所述字线在行方向上延伸，所述数据线在列方向上延伸，所述读数放大器和DQ线位于所述2个子块之间，所述DQ线平行于所述字线延伸，所述DQ线连接到所述读数放大器，

列选择线，设置在所述多个存储器单元块上，所述列选择线平行于所述数据线延伸，

列译码器，连接到所述列选择线，

行译码器，连接到所述字线，

DQ缓存器，连接到所述DQ线，

存储器单元选择器，用于选择所述多个存储器单元中的一个，

单元阵列控制器，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，和

设置在所述多个存储器单元之间的数据总线，连接到所述多个存储器单元，平行于所述数据线延伸，用于传输所述多个存储器单元中的一个与所述数据输入输出区域之间的多毕特数据。

此外，本发明的半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于独立于其它存储器单元地读写多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块包括一对子块、相应于每对所述子块的读数放大器和DQ线，每个所述子块包括存储器单元阵列、字线和数据线，所述字线在行方向上延伸，所述数据线在列方向上延伸，所述读数放大器和DQ线位于所述2个子块之间，所述DQ线平行于所述字线延伸，所述DQ线连接到所述读数放大器，

列选择线，设置在所述多个存储器单元块上，所述列选择线平行于所述数据线延伸，

列译码器，连接到所述列选择线，

行译码器，连接到所述字线，

DQ缓存器，连接到所述DQ线，

存储器单元选择器，用于选择所述多个存储器单元中的一个，

单元阵列控制器，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，和

设置在所述多个存储器单元之间的数据总线，连接到所述多个存储器单元，平行于所述数据线延伸，用于传输所述多个存储器单元中的一个与所述数据输入输出区域之间的多毕特数据。

此外，本发明的测试电路，用于测试包括具有第1和第2存储器单元块的存储器单元阵列的半导体存储器，其特征在于，包括

寄存器，用于保持第1和第2测试数据，

数据写电路，同时将第1测试数据写入到所述第1存储器单元块中的第1存储器单元和将第2测试数据写入到所述第2存储器单元块中的第2存储器单元，

数据读电路，同时读存储在所述第1存储器单元块中的第1读数据和存储在所述第2存储器单元块中的第2读数据，

比较电路，比较第1读数据与第1测试数据并输出第1输出数据，并比较第2读数据与第2测试数据并输出第2输出数据，

决定电路，根据第1和第2输出数据决定第1和第2存储器单元是否为无缺陷的，当至少1个所述第1和第2输出数据表示至少1个所述第1和第2存储器单元是有缺陷时，所述决定电路输出表示有缺陷的1毕特数据，

其中，当至少1个所述第1和第2输出数据表示至少1个所述第1和第2存储器单元是有缺陷时，所述决定电路输出表示是否第1存储器单元是无缺陷的第1信号和表示是否第2存储器单元是无缺陷的第2信号。

此外，本发明的测试电路，用于测试包括具有多个存储器单元块的存储器单元阵列的半导体存储器，其特征在于，包括

寄存器，用于保持多个测试数据，

数据写电路，同时将测试数据写入到所述存储器单元块中的存储器单元，

数据读电路，同时读存储在所述存储器单元块中的多个读数据，

比较电路，比较读数据与测试数据并输出多个输出数据，

决定电路，根据输出数据决定存储器单元是否为无缺陷的，当至少1个所述输出数据表示至少1个所述存储器单元是有缺陷时，所述决定电路输出表示所述存储器单元是有缺陷的1毕特数据，

其中，当至少1个所述输出数据表示至少1个所述存储器单元是有缺陷时，所述决定电路输出表示是否至少1个存储器单元是无缺陷的信号。

此外，本发明的数据传送系统，

具有在列方向延伸配置的多个存储块，

各存储块由按矩阵状配置的多个开关所组成的开关阵列、邻接所述开关阵列行方向的端部地配置的选择所述开关阵列的行的行译码器、邻接所述开关阵列的列方向端部地配置的沿所述行方向延伸的本地DQ线、和连接所述开关阵列的多个开关并将数据导引至所述本地DQ线的数据线构成，

其特征在于，

在所述多个存储块上沿所述列方向延伸地配置的第1端连接到所述本地DQ线的全局DQ线，

邻接所述多个存储块的所述列方向的端部地配置的选择所述多个存储块的所述开关阵列的列的列译码器，和

邻接所述多个存储块的所述列方向端部地配置的与所述全局DQ线的第2端连接的进行数据输入输出的数据输入输出电路。

此外，本发明的存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，包括

设置有存储器芯片，设置在所述存储器芯片上的由多个子存储器单元构成的多个主存储器单元，设置在所述存储器芯片上的与时钟同步地进行多毕特的数据输入输出的数据输入输出区域，构成所述多个主存储器单元的全部子存储器单元中二个以上的子存储器单元共同设置并在行方向上延伸的、作为所述多个主存储器单元的子存储器单元与所述数据输入输出区域之间的所述多毕特的数据通路的多个数据总线，生成所述时钟信号的CPU芯片，和将所述存储器芯片与所述CPU芯片相互连接的I/O线，

所述多个子存储器芯片包括

具有由存储单元阵列构成并设置在列方向的二个小存储块、设置在所述二小存储块间的读数放大器、和设置在所述存储单元阵列上的字线、数据线和列选择的、在列方向上配置的多个中存储块，

在所述列方向二个端部中的一方配置并连接所述列选择线的至少一个的列译码器，

在所述行方向二个端部中的一方配置并在所述中存储块各自设置一个的、连接到所述字线的行译码器，

在所述列方向二个端部中的另一方配置的DQ缓存器，和

在所述行方向二个端部中的另一方配置并控制所述多毕特的数据的读出或写入操作的单元阵列控制器，而且

所述多个子存储器单元各自按互相独立地进行所述多毕特的数据的读出或写入操作那样地构成。

此外，本发明的存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

此外，本发明的存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

此外，本发明的存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

此外，本发明的存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据，

其中，所述输入输出区域沿着所述存储器单元的行分开，所述数据总线设置在每个所述输入输出区域的两侧并沿着所述存储器单元的列分开，所述子存储器单元设置在每个所述数据总线的两侧，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

附图说明

图1是表示作为本发明的第一参考例的半导体存储器的芯片布局的图；

图2是详细表示图1的存储器单元中的芯片布局的图；

图3是表示作为本发明第二参考例的半导存储器的芯片布局的图；

图4是详细表示图3的存储器单元中的芯片布局的图；

图5是简略表示图1的芯片布局的图；

图6是表示作为图1第一参考例的变形例的芯片布局的图；

图7是详细表示图6的芯片布局的图；

图8是表示作为图1的第一参考例的变形例的芯片布局的图；

图9是详细表示图8的芯片布局的图；

图10是表示作为本发明第一实施例的半导体存储器的芯片布局的图；

图11是详细表示图10的存储器单元的芯片布局的图；

图12是表示图11的开关结构示例的图；

图13是表示列译码器的结构示例的图；

图14是表示存储器单元选择电路的结构示例的图；

图15是表示数据输入输出电路结构示例的图；

图16是表示测试电路结构的主要部分的图；

图17是详细表示图16的测试电路结构的图；

图18是表示测试用转换电路的结构示例的图；

图19是表示测试模式时的信号波形的图；

图20是表示测试模式时的信号波形的图；

图21是表示作为本发明第二实施例的芯片布局的图；

图22是概略表示图10的芯片布局的图；

图23是表示图22的芯片布局的第一变形例的图；

图24是详细表示图23的芯片布局的图；

图25是表示图2 1的芯片布局的第一变形例的图；

图26是表示图22的芯片布局的第二变形例的图；

图27是详细表示图26的芯片布局的图；

图28是表示图21芯片布局的第二变形例的图；

图29是表示图22的芯片布局的第三变形例的图；

图30是详细表示图29的芯片布局的图；

图31是表示图21的芯片布局的第三变形例的图；

图32是表示图22的芯片布局的第四变形例的图；

图33是详细表示图32的芯片布局的图；

图34是表示图21的芯片布局的第四变形例的图；

图35是表示本发明的数据传送系统的图；

图36是表示本发明的存储器系统的图；和

图37是表示历来的半导体存储器的芯片布局的图。

具体实施方式

下面边参照附图边对本发明的半导体存储器及其测试电路、以及数据传送系统作详细说明。

图1表示作为本发明第一参考示例的半导体存储器的芯片布局(设计)。图2详细表明图1的一个存储器单元中的布局设计。

以此参考例对能同时输入输出16毕特数据的16毕特型(×16)半导体存储器进行说明。

在一个存储器芯片10上配置有4个存储器单元11-0～11-3。各存储器单元11-0～11-3中形成有存储单元阵列CAL、CAR、单元阵列控制器CAC，还形成有行译码器RD、列译码器CD0、CD1、DQ缓存器(称为存储器单元输入输出部的缓存器)DQ等的外围电路。

一个存储器单元内的存储单元阵列被分成为4个中存储块BLa、BLb、BLc和BLd。而各中存储块被分成为2个小存储块CAL、CAR。从而一个存储器单元内的存储元件陈列即由8个存储块组成。

行译码器RD被各自设置在4个中存储块BLa、BLb、BLc和BLd的每一个中。此行译码器RD根据行地址信号选择2个小存储块CAL、CAR中的一个，并从被选择的一个存储块中的多个行中选择一行(字线17)。

列译码器CD0、CD1在一个存储器单元中设置2个。此列译码器CD0、CD1分别根据列地址信号选择4个存储块BLa、BLb、BLc和BLd的存储单元阵列的一个或多个列。

亦即，在由列译码器CD0、CD1选择了一定的列选择线15-0、15-1后，连接到此一定的列选择线15-0、15-1的列选择开关16即成为导通状态，一个数据线对14的数据或多个数据线对14的数据就通过读数放大器SA及数据线对(下面将此数据线对称做DQ线对，以区别于数据线对14)18被导引至DQ缓存器DQ。

在此参考例中作成为一个列译码器选择二列这样的结构。这种情况下，由于存在有二个列译码器，由各个中存储块BLa、BLb、BLc和BLd输入输出4毕特的数据。亦就是说，由一存储器单元输入输出16毕特(2字节)的数据。此16毕特数据通过数据总线13在数据单元11-0～11-3中之一与数据输入输出区域12之间往来。

该取放大器SA和列选择开关16在存储单元阵列的各自的中存储块BLa、BLb、BLc和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

行译码器RD和DQ缓存器DQ被中间夹着存储单元阵列CAL、CAR相互对向地配置。列译码器CD0被设置在4个中存储块BLa、BLb、BLc和BLd的配置方向、亦即列方向(数据线对或列选择线延长的方向)的二端部中第1端侧，而列译码器CD1则被设置在该二端部中的第2端侧。

单元阵列控制器CAC与行译码器RD相邻接地配置。此单元阵列控制器CAC进行存储器单元内的数据的输入输出操作。

紧接着DQ缓存器DQ后面通常配置有用于选择存储器单元的存储器单元选择器SEL。

数据通过数据线对14、读数放大器SA和列选择开关16后被导引至DQ线对18。DQ线对18在存储单元阵列的各自的中存储块BLa、BLb、BLc和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

从而，数据通过DQ线对18以与存储单元阵列的4个中存储块BLa、BLb、BLc和BLd所配置的方向(列方向)相垂直的方向、亦即行方向(字线延长的方向)移动后通过DQ缓存器DQ从存储器单元输出。

4个存储器单元中所共有的数据总线13被设置在存储器单元11-0、11-1与存储器单元11-2、11-3之间，在存储元件的中存储块BLa、BLb、BLc、和BLd配置的方向、亦即列方向上延伸。数据总线13为存储器单元11-0～11-3与数据输入输出区域12间的数据输入输出通路。

在本参考例中，因为是以16毕特型的半导体存储器作为前提，所以数据总线13是按同时进行16毕特(2字节)的数据的输入输出这样来构成的。

在数据输入输出区域12中为使得同时进行16毕特(2字节)的数据的输入输出，形成有16个输入输出电路(I/O)。

上述半导体存储器的数据输入输出操作按如下方式进行。

首先，存储器单元选择器SEL从4个存储器单元11-0～11-3中选择一个存储器单元。在所选择的一个存储器单元中按地址信号进行存储元件的存取操作。

在数据输出(读出)的情况中，通过DQ线对18从该被选择的一个存储器单元中输出2ⁿ毕特(例如16毕特(2字节))的数据。从此存储单元输出的2ⁿ毕特数据通过数据总线13被导引至数据输入输出区域12，并由数据输入输出区域12输出到半导体存储器(存储器芯片)外部。

在数据输入(写入)的情况中，2ⁿ毕特(例如16毕特(2字节))的数据通过数据输入输出区域12、数据总线13被输入到该被选择的一个存储器单元。此被输入到该被选择的一个存储器单元的2ⁿ毕特的数据通过DQ线对18和读数放大器SA被存储到存储单元阵列的存储元件中。

上述半导体存储器的芯片布局设计中存在以下缺点。

第一，4个存储器单元11-0～～11-3所共用的的数据总线13贯穿存储器芯片10的中部而配置，沿列方向(数据线对或列选择线延伸的方向)延伸。这种情况中，与半导体存储器的毕特型式、亦即与同时进行输入输出操作的毕特数成比例地增加数据总线13的根数，数据总线13的区域也增大。

例如，在16毕特型(×16)的半导体存储器的情况中，数据总线13必须要能传送16毕特大小的数据的数量的布线，同样，在32毕特型(×32)的半导体存储器的情况，数据总线13就成为必须要作能传送32毕特大小的数据的数量的布线。

第二，存储器单元内的中存储块BLa～BLd各自所配置的DQ线对18仅被设置在存储单元阵列的小存储块CAL、CAR之间，仅在行方向(字线延伸方向)延伸。这种情况下，与由一个中存储块输出的毕特数成比例地增加DQ线对18的根数，DQ线对18的区域增大。

例如，在一个中存储块中进行4毕特数据的输入输出的情况下，DQ线对18就必须能传送4毕特大小的数据的数量的布线，同样，在一个中存储块中进行8毕特的数据输入输出的情况下，DQ线对18就成为必须能传送8毕特大小的数据的数量的布线。

第三，在存储器单元中行方向的二个端部的一方上配置有行译码器RD，在另一方配置有DQ缓存器DQ。在这种情况下，列译码器CD0在存储器单元中被设置在列方向的二端部的一方，列译码器CD1被设置在该二个端部的另一方。

而单元阵列控制器CAC则跨越4个中存储块BLa、BLb、BLc、和BLd地被设置在行方向的二个端部的一方。

因而，行译码器RD和单元阵列控制器CAC由于共同都被设置在行方向二个端部的一方，就使得构成行译码器RD和单元阵列控制器CAC的部件的配置和布线等很复杂。

图3表示作为本发明第二参考例的半导体存储器的芯片布局。图4详细表明图3的一个存储器单元中的布局设计。

以这一参考例来对能同时输入输出32毕特的数据的32毕特型(×32)的半导体存储器进行说明。

在一个存储器芯片10上配置有4个存储器单元11-0～11-3。各存储器单元11-0～11-3中形成有存储单元阵列CAL、CAR、单元阵列控制器CAC，同时还形成有行译码器RD、列译码器CD0、CD1、和DQ缓存器(称做存储器单元的输入输出部的缓存器)DQ等的外围电路。

一个存储器单元中的存储单元阵列被分成为4个中存储块BLa、BLb、BLc、和BLd。而各中存储块则被分成为二个小存储块CAL、CAR。从而，一个存储器单元中的存储单元阵列即由8个存储块构成。

行译码器RD被各自设置在4个中存储块BLa、BLb、BLc、和BLd的各个中。此行译码器RD根据行地址信号选择二个存储块CAL、CAR中的一个，并从被选择的一个存储块中的多个行中选择一行(字线17)。

列译码器CD0～CD3在一个存储器单元被设置了4个。此列译码器CD0～CD3分别根据列地址信号选择4个中存储块BLa、BLb、BLc、和BLd的存储单元阵列的一个或多个列。

亦就是，在由列译码器CD0-CD3选择一定的列选择线15-0～15-3后，连接到此一定的列选择线15-0～15-3的列选择开关16即成为导通状态，一个数据线对14的数据或多个数据线对14的数据通过读数放大器SA和数据对线(以下将此数据线对称之为DQ线对，以区别于数据线对14)18被导送至DQ缓存器DQ。

在此参考例中，按一个列译码器选择二列这样来构成。在这一情况下，由于存在着4个列译码器，所以由中存储块BLa、BLb、BLc、和BLd各自输入输出8毕特的数据。亦就是，由一个存储器单元输入输出32毕特(4字节)的数据。此32毕特数据通过数据总线13在存储器单元11-0～11-3中的一个与数据输入输出区域12之间往来。

读数放大器SA和列选择开关16在存储单元阵列的各自的中存储块BLa、BLb、BLc、和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

行译码器RD与DQ缓存器DQ被以将存储单元阵列CAL、CAR夹在中间相互对向地进行配置。列译码器CD0被设置在4个中存储块BLa、BLb、BLc、和BLd配置的方向、亦即列方向(数据线对或列选择线的延伸方向)的二个端部中的一方侧，而列译码器CD1则被设置在该二个端部中的另一方侧。

单元阵列控制器CAC被邻接到行译码器加以配置。此单元阵列控制器CAC对存储器单元内数据的输入输出操作进行控制。

在紧接DQ缓存器DQ之后通常配置有用于选择存储器单元的存储器单元选择器SEL。

数据在通过数据线对14、读数放大器SA和列选择开关16后被导引主DQ线对18。DQ线对18在存储单元阵列的各个的中存储块BLa、BLb、BLc、和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

从而，数据通过DQ线对18以与存储单元阵列的4个中存储块BLa、BLb、BLc、和BLd所配置的方向(列方向)相垂直的方向、即行方向(字线延伸的方向)移动后通过DQ缓存器DQ从存储器单元输出。

4个存储器单元共用的数据总线13被设置在存储器单元11-0、11-1与存储器单元11-2、11-3之间，在存储单元阵列的中存储块BLa、BLb、BLc、和BLd配置的方向、即列方向上延伸。数据总线13是存储器单元11-0～11-3与数据输入输出区域12之间的数据的输入输出通路。

在本参考例中，由于是以32毕特型的半导体存储器作为前提，所以数据总线13是按照同时进行32毕特(4字节)的数据的输入输出这样构成的。

在数据输入输出区域12中按同时进行32毕特(4字节)的数据的输入输出那样形成有32个输入输出电路(I/O)。

上述半导体存储器的数据输入输出操作是如下这样进行的。

首先，由存储器单元选择器SEL从4个存储器单元11-0～11-3中选择一个存储器单元。在所选择的一存储器单元中根据地址信号进行存储元件的存取操作。

在数据输出(读出)的情况中，通过DQ线对18从该被选择的一个存储器单元输出2ⁿ毕特(例如32毕特(4字节))的数据。由此存储器单元输出的2ⁿ毕特的数据通过数据总线13被导引到数据输入输出区域12，并由此数据输入输出区域12被输出到半导体存储器(存储器芯片)之外。

在数据输入(写入)的情况中，2ⁿ毕特(例如32毕特(4字节))的数据通过数据输入输出区域12、数据总线13被输入进该被选择的一个存储器单元中。此被输入到该被选择的一存储器单元中的2ⁿ毕特的数据通过DQ线对18和读数放大器SA被存储进存储单元阵列的存储元件中。

在上述的半导体存储器的芯片布局中存在有与图2和图3中所示的第一参考例的半导体存储器的芯片布局同样的缺点。

即，第一，与半导体存储器的毕特型式、亦即进行同时输入输出操作的毕特数成比例地增加在多个存储器单元中共同设置的数据总线13的根数，数据总线13的区域增大。第二，与从各存储器单元的中存储块输出的毕特数成比例地增加存储器单元内的DQ线对18的根数，DQ线对18的区域增大。第三，行译码器RD和单元阵列控制器CAC因为一齐被设置在行方向的二端部的一方，所以组成行译码器RD和单元阵列控制器CAC的元件的配置和布线等就成为很复杂。

另外在本参考例中，由于列方向的二个端部各自配置有二个列译码器，所以构成列译码器CD0～CD3的元件的配置和布线等也就很复杂。

图5概略地表示图1和图2的第一参考例的半导体存储器的存储器单元的位置和数据总线的位置。

存储器芯片10上的区域主要由存储器单元11-0～11-3和数据输入输出区域(I/O)12所占据。数据输入输出区域12被邻接到存储器芯片10的4个边中的一个、亦即列方向的二个边中的一个加以配置。

存储器单元内的存储单元阵列由设置在列方向的多个小存储块构成，并且由二个小存储块来构成一个中存储块。

各个小存储块中配置有在行方向延伸的字线和在列方向(小存储块配置的方向)上延伸的数据线和列选择线。

DQ线对18在二个小存储块之间沿行方向延伸。二个小存储块之间的DQ线对18仅存在着能传送4毕特数据的数量。

数据总线13被设置在存储器单元11-0、11-1与存储器单元11-2、11-3之间，并在列方向上延伸。此数据总线13按能传送16毕特(2字节)的数据那样构成。

图6表示图1和图2的第一参考例的半导体存储器的芯片布局的变形例。图7详细表示图6的半导体存储器的芯片布局设计。

此芯片布局与图1和图1的芯片布局比较，有以下几点不同。

第一，由二个子存储器单元构成一个存储器单元(主存储器单元)。

亦即，主存储器单元11-0由子存储器单元11-0-#0、11-0-#1构成，主存储器单元11-1由存储器单元11-1-#0、11-1-#1构成，主存储器单元11-2由子存储器单元11-2-#0、11-2-#1构成，和主存储器单元11-3由子存储器单元11-3-#0、11-3-#1构成。

子存储器单元11-0-#0、11-0-#1同时由存储器单元选择电路选择。在子存储器单元11-0-#0、11-0-#1被选择的情况下不选择其余的子存储器单元。同样，例如在子存储器单元11-1-#0、11-1-#1被选择的情况下，亦不再选择其余的子存储器单元。

而且，由4个子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0构成一组，由4个子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1构成一组。

亦就是说，在子存储器单元11-0-#0、11-1-#0、11-2-#0、11-3-#0的一组中同时进行8毕特的数据的输入输出，在子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1的一组中同时进行8毕特的数据的输入输出。

第二，在一个子存储器单元中按进行8毕特(1字节)的数据输入输出那样构成。

子存储器单元的布局设计如与图1和图2的存储器单元的布局设计比较，不同之处是仅有一个列译码器CD。因为在本示例的情况中，由一个子存储器单元进行8毕特的数据的输入输出，所以列译码器CD只一个就足够了。但是，列译码器CD与图1和图2的半导体存储器同样地选择二个列，在存储单元阵列的各个中存储块BLa、BLb、BLc、和BLd中也就成为进行2毕特数据的输入输出。

在子存储器单元中的存储单元阵列CAL、CAR，行译码器RD，DQ线对18和DQ缓存器DQ的布局则几乎与图1和图2的半导体存储器的存储器单元内的布局相同。

第三，数据输入输出电路(I/O)12a、12b在存储器芯片10的中部沿行方向伸长地加以配置，数据总线13a在子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0的一组中被设置在数据输入输出电路12a的两侧，数据总线13b在子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1的一组中被设置在数据输入输出12b的两侧。

数据总线13a、13b各自在子存储器单元间沿列方向上延伸，连接到存储器芯片10中央部分的数据输入输出电路12a、12b。此数据总线13a、13b各自按能传送8毕特的数据这样来构成。

在这样的芯片布局的半导体存储器中，例如，在选择子存储器单元11-0-#0、11-0-#1时，子存储器单元11-0-#0与数据输入输出电路12a间通过数据总线13a进行8毕特数据的授受，子存储器单元11-0-#1与数据输入输出电路12b间通过数据总线13b进行8毕特数据的授受。图8表示图1和图2的第一参考例的半导体存储器的芯片布局的变形例。图9详细表示图8半导体存储器的芯片布局。

这一芯片布局与图1和图2的芯片布局相比较有下面几点不同。

第一，由二个子存储器单元构成一个存储器单元(主存储器单元)。

亦即，主存储器单元11-0由子存储器单元11-0-#0、11-0-#1构成，主存储器单元11-1由子存储器单元11-1-#0、11-1-#1构成，主存储器单元11-2由子存储器单元11-2-#0、11-2-#1构成，主存储器单元11-3由子存储器单元11-3-#0、11-3-#1构成。

子存储器单元11-0-#0、11-0-#1由存储器单元选择电路同时选择。在子存储器单元11-0-#0、11-0-#1被选择的情况下，不再选择其余的子存储器单元。同样，例如在子存储器单元11-1-#0、11-1-#1为选择的情况下其余的子存储器单元亦不加选择。

而且由4个子存储器单元11-0-#0、11-1-#0，11-2-#0、11-3-#0组成一组，由4个子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1组成一组。

亦就是说，在子存储器单元11-0-#0、11-1-#0，11-2-#0、和11-3-#0的一组中同时进行8毕特的数据的输入输出，在子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1的一组中同时进行8毕特的数据的输入输出。

第二，一个子存储器单元中按进行8毕特(1字节)的数据的输入输出那样构成。

此存储器单元的布局与图1和图2的存储器单元的布局相比较，不同之点是仅有一个列译码器CD。因为，在本示例的情况中，一个子存储器单元进行8毕特的数据输入输出，所以只存在一个列译码器CD也足够了。但是，列译码器CD也与图1和图2的半导体存储器同样，选择2个列，使得在存储单元阵列的各个中存储块BLa、BLb、BLc、和BLd中进行2毕特的数据的输入输出。

存储器单元中的存储单元阵列CAL、CAR，行译码器RD，DQ线对18和DQ缓存器DQ的布局设计均与图1和图2的半导体存储器的布局设计相同。

第三，数据总线13a在子存储单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0的组中作列方向延伸地配置，  数据总线13b在子存储单元11-0-#1、11-1-#1、11-2-#1和11-3-#1的组中作列方向延伸地配置。

亦即，数据总线13a在子存储器单元之间从设置在列方向端部的数据输入输出电路12a沿列方向延长，数据总线13b在子存储器单元间从设置在列方向端部的数据输入输出电路12b沿列方向延伸。

数据总线13a、13b均各自按能传送8毕特的数据那样来构成。

在这样的芯片布局的半导体存储器中，例如子存储器单元11-0-#0、11-0-#1被选择的情况下，子存储器单元11-0-#0与数据输入输出电路12间通过数据总线13a进行8毕特的数据的授受，而子存储单元11-0-#1与数据输入输出电路12b间通过数据总线13b进行8毕特的数据的授受。

图10表示作为本发明第一实施例的半导体存储器的芯片布局设计。  图11详细表示图10的一个存储器单元中的布局设计。

以此实施例对能同时输入输出16毕特的数据的16毕特型(×16)的半导体存储器进行说明。

在一个存储器芯片10上配置有4个存储器单元11-0～11-3。在各存储器单元11-0～11-3中形成存储单元阵列CAL、CAR、单元阵列控制器CAC，还形成着行译码器RD、列译码器CD0、CD1、和DQ缓存器(称为存储器单元的输入输出部的缓存器)DQ等的外围电路。

一个存储器单元中的存储单元阵列被分成为4个中存储块BLa、BLb、BLc、和BLd。而各中存储块被分成二个小存储块CAL、CAR。因而一个存储器单元中的存储单元阵列由8个存储块构成。

行译码器RD被各自地设置在4个中存储块BLa、BLb、BLc、和BLd的每一个中。此行译码器RD  根据行地址信号选择二小存储块CAL、CAR中的一个，并由被选择的一个存储块中的多行中选择一行(字线17)。

存储单元阵列的小存储块的选择是以在二根字线19a、19b中任一方上加以高电压来进行的。例如，如在字线19a上加以高电压，开关20a就成为导通状态，小存储块CAL即被选取。此时在字线19b上因为被加以低电压，所以开关20b为截止状态，小存储块CAR即不被选取。

列译码器CD0、CD1二者被设置在一个存储器单元中。此列译码器CD0、CD1各自根据列地址信号选择4个中存储块BLa、BLb、BLc、和BLd的存储单元阵列的一个或多个列。

例如在由列译码器CD1选择列选择线15时，连接到此列选择线15的二个列选择开关16就成为导通状态。从而，2毕特的数据即从连接到此二列选择开关16的二个数据线对14通过读数放大器SA和列选择开关16被输出至数据线对(下面将此数据线对称做本地DQ线对，以区别于数据线对14)18a。

在本实施例中，按一个列译码器选择二个行那样来构成。在这种情况下因为存在有二个列译码器，所以从各个中存储块BLa、BLb、BLc、和BLd各自输入输出4毕特的数据。亦就是说，由一存储器单元输入输出16毕特(2字节)的数据。

读数放大器SA和列选择开关16在存储单元阵列的各自的中存储块BLa、BLb、BLc、和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

行译码器RD和单元阵列控制器CAC以将存储单元阵列CAL、CAR夹在中间相互对向地加以配置。亦即，行译码器RD被设置在与4个中存储块BLa、BLb、BLc、和BLd的配置方向相垂直的方向、即行方向(字线17、19a、19b延长的方向)的二个端部的一方侧边上，而单元阵列控制器CAC则被设置在该二个端部中的另一方侧边上。

单元阵列控制器CAC用于进行对存储器单元内的数据的输入输出操作的控制。

列译码器CD0、CD1被设置在4个中存储块BLa、BLb、BLc、和BLd的配置方向、即列方向(数据线对或列选择线延伸的方向)的二个端部中一方的侧边上。

二个列译码器CD0、CD1按平分由各个列译码器CD0、CD1承担存储单元阵列的列那样在行方向上配置。

DQ缓存器DQ被设置在列方向(数据线对或列选择线延伸的方向)的二个端部中另一方侧边上。即，列译码器CD0、CD1和DQ缓存器DQ以将存储单元阵列CAL、CAR夹在中间相互对向地对样加以配置。

在紧接DQ缓存器DQ之后通常配置有作存储器单元选择用的存储器单元选择器SEL。

数据通过数据线对14、读数放大器SA和列选择开关16后被导引至本地DQ线对18a。本地DQ线对18a在存储单元阵列的各自的中存储块BLa、BLb、BLc、和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

从而，本地DQ线对18a在行方向(字线延伸的方向)上延伸。

而数据线对(下面称此数据线对为全局DQ线对，以区别于数据线对14)18b在存储单元阵列的小存储块CAL、CAR上被以列方向延伸地配置。全局DQ线对18b的第1端通过开关21连接到本地DQ线对18a，第2端则连接到DQ缓存器DQ。

开关21的导通/截止由控制信号CON控制。

4个存储器单元共有的数据总线13被设置在存储器单元11-0、11-2与存储器单元11-1、11-3之间，在行方向上延伸。此数据总线13成为存储器单元11-0～11-3与数据输入输出区域12之间的数据输入输出通路。

本实施例中，因为是以16毕特型的半导体存储器为前提的，所以数据总线13按同时进行16毕特(2字节)的数据的输入输出那样地构成。

数据输入输出区域12被设置在存储器芯片10的行方向的二个端部中的一方侧。在此数据输入输出区域12中为使同时进行16毕特(2字节)的数据的输入输出，形成有16个输入输出电路(I/O)。

上述半导体存储器的数据输入输出操作如下述这样进行。

首先，存储器单元选择器SEL从4个存储器单元11-0～11-3中选择一个存储器单元。在被选择的一存储器单元中按地址信号进行存储元件的存取操作。

在数据输出(读出)的情况下，2ⁿ毕特(例如16毕特(2字节))的数据通过本地DQ线对18a和全局DQ线对18b由该被选择的一存储器单元输出。由此存储器单元输出的2ⁿ毕特的数据通过数据总线13被导引至数据输入输出区域12，并由数据输入输出区域12输出到半导体存储器(存储器芯片)的外部。

在数据输入(写入)的情况下，2ⁿ毕特(例如16毕特(2字节))的数据通过数据输入输出区域12、数据总线13被输入到该被选择的一个存储器单元中。此被输入到该被选择的一存储器单元的2ⁿ毕特数据通过本地DQ线对18a、全局DQ线对18b和读数放大器SA被存储进存储单元阵列的存储元件。

上述半导体存储器的芯片布局具有下列特点。

第一，单元阵列控制器CAC和行译码器RD被以将存储单元阵列CAL、CAR夹在中间并在行方向的端部相互对向地加以配置。而列译码器CD0、CD1和DQ缓存器DQ则被以将存储单元阵列CAL、CAR夹在中间并在列方向的端部相互对向地加以配置。

亦即，单元阵列控制器CAC、行译码器RD、列译码器CD0、CD1和DQ缓存器DQ可邻接任一个存储单元阵列CAL、CAR的一边地配置。

从而，能使得容易地进行构成单元阵列控制器CAC、行译码器RD、列译码器CD0、CD1和DQ缓存器DQ的元件的配置和布线等。

第二，在存储器单元由设置在行方向延伸的本地DQ线对18a和在列方向延伸的全局DQ线对18b，作成了使数据能由存储器单元的列方向的端部输出的结构。

亦即，能将DQ缓存器DQ设置在存储器单元的列方向的端部，所以能实现上述第一特征。

而且，如本实施例这样，即使在存储单元阵列之一的中存储块内进行输入输出的毕特数为4毕特的情况，也可将设置在小存储块CAL、CAR间的本地DQ线对18a设置成为在列译码器CD0侧2毕特，在列译码器CD1侧2毕特。

这是为了将列译码器CD0、CD1与存储单元阵列邻接地在行方向配置，而使数据的输入输出在存储器单元的列方向的端部进行。

从而能减小本地DQ线对18a所需的区域，具体说，能使因配置DQ线对所需的区域成为图1和图2的参考例的一半。

而全局DQ线对18b，在一个中存储块中进行4毕特的数据的输入输出的情况下，一个存储器单元中必须成为能进行16毕特的数据传送的数。因而全局DQ线对18b，因为是被设置在存储单元阵列CAL、CAR上的，而不必重新设置用于配置全局DQ线对18b的区域。

第三，数据总线13被设置在存储器单元11-0、11-2与存储器单元11-1、11-3之间作行方向延伸。这是为了将存储器单元内的DQ缓存器DQ设置在列方向的二个端部中之一上。

结果，依靠对存储器单元和数据输入输出电路配置的策划就能减少构成数据总线13的布线数量，从而能缩小在存储器芯片10上占据的数据总线13的区域。

图12表示构成图10和图11的半导体存储器的开关16、21的结构例。

列选择开关16由N沟道MOS晶体管N1、N2构成。MOS晶体管N1、N2的栅极被连接到列选择线15，源-漏区的一方被连接到读数放大器SA，源-漏区的另一方被连接到本地DQ线对18a。

开关21由N沟道MOS晶体管N3、N4构成。MOS晶体管N3、N4的栅极连接到控制线22，源—漏区的一方连接到本地DQ线对18a，源-漏区的另一方被连接到DQ缓存器DQ。

图13表示图10和图11的半导体存储器的列译码器的结构的一例。

在本例中，以列译码器CD0作为例子进行说明。

列地址信号A0～A10被输入到列译码器CD0。列地址信号A0～A7将前置译码器(NAND“与非”电路)23-1、23-2、～23-N中的任一个前置译码器的输出信号的电平作为“L(低)”，将其余全部前置译码器的输出信号的电平作为“H(高)”。而列地址信号信号A8-A10则将译码器24-1、24-2、～24-M中任一个译码器的输出信号的电平作为“L(低)”，将其余全部译码器的输出信号的电平作为“H(高)”。

前置译码器23-1、23-2、23-N的输出信号被输入到存储块25-1、25-2、～25-N，译码器24-1、24-2、～24-M的输出信号被输入到全部的存储块25-1、25-2、～25-N。

NOR“或非”电路26-0、26-1、～26-7中被输入前置译码器23-1、23-2、～23-N的输出信号和译码器24-1、24-2、～24-M的输出信号。

例如，在前置译码器23-1出信号的电平为“L”、译码器24-1的输出信号的电平为“L”的情况下，仅有NOR电路26-0的输出信号的电平成为“H”，其余全部NOR电路的输出信号的电平均成为“L”。

NOR电路26-0、26-1、～26-7的输出信号，在控制信号L的电平为“H”期间，通过传输门27-0、27-1、～27-7被输入至锁存电路28-0、28-1、～28-7。

锁存电路28-0、28-1、～28-7的输出信号，在控制信号T的电平为“H”期间，通过AND“与”电路29-0、29-1、～29-7被加到列选择线15上。

例如，在预置译码器23-1的输出信号电平为“L”、译码器24-1的输出信号电平为“L”的情况下，列选择线15中仅一个列选择线CSL0的电平成为“H”，其余全部列选择线的电平均成为“L”。被连接到“H”电平的列选择线的列选择开关成为导通状态。

BW为存储块写入信号。此存储块写入信号BW的电平，在正常模式时为“L”，而在存储块写入模式时则成为“H”。亦就是说，在存储块写入模式时，全部译码器24-1、24-2、～24-M的输出信号的电平与列地址信号A8-A10无关地成为“L”。

因而，例如在前置译码器23-1的输出信号电平为“L”的情况下，由存储块25-1控制的8根列选择线CSL0～CSL7的全部电平均成为“H”。连接到“H”电平的列选择线的列选择开关成为导通状态。

由此就以存储块为单位进行数据的写入。

图14表示图10和图11的半导体存储器的存储器单元选择电路SEL的结构的示例。

存储器单元选择电路SEL由被连接在DQ缓存器DQ与数据总线13之间的传输门T01、T02、T11、T12、T21、T22、T31、和T32构成。传输门T01、T02、T11、T12、T21、T22、T31、和T32由N沟道MOS晶体管和P沟道MOS晶体管构成。

在存储器单元11-0中，存储器单元选择信号BNK0、/BLK0被输入到存储器单元选择电路SEL。亦即，构成传输门T01、T02的N沟道MOS晶体管的栅极被输入存储器单元选择信号BNK0，构成传输门T01、T02的P沟道MOS晶体管的栅极被输入存储器单元选择信号/BNK0。

同样，在存储器单元11-1中，存储器单元选择信号BNK1、/BLK1被输入到存储器单元选择电路SEL，在存储器单元11-2中，存储器单元选择信号BNK2、/BLK2被输入到存储器单元选择电路SEL，和在存储器单元11-3中，存储器单元选择信号BNK3、/BLK3被输入到存储器单元选择电路SEL。

存储器单元选择信号BNK0～BNK3，其中任一个电平成为“H”，则其余的电平即均成为“L”。

例如，在存储器单元11-0被选择时，存储器单元选择信号BNK0的电平成为“H”，存储器单元选择信号BNK1、BNK2和BNK3的电平均成为“L”。此时仅有存储器单元11-0的DQ缓存器DQ被连接到数据总线13，存储器单元11-1、11-2、和11-3的DQ缓存器DQ则与数据总线13切断。

结果就成为仅可能在存储器单元11-0与数据输入输出电路12之间进行数据授受。

图15表示图10和图11的半导体存储器的数据输入输出电路12的结构示例。

在本例中对进行1毕特的数据输入输出的一个数据输入输出电路进行说明。亦即，例如在16毕特型(×16)的半导体存储器中，本例的数据输入输出电路就需要16个。

此数据输入输出电路主要由数据总线读数放大器DBSAMP、数据总线写入缓存器DBWBF、输出锁存电路30、输出电路31和输出缓存器32构成。

数据总线写入缓存器DBWB F在进行数据写入时应用。

控制信号NW输入到同步脉冲倒相器CI1，控制信号WX被输入给同步脉冲倒相器CI2、CI5。在正常操作模式的数据写入中，控制信号NW的电平成为“H”，同步脉冲倒向器CI1被激活。而在控制信号WX为“H”电平期间，输入数据(写入数据)RWDm(m为0、1……或15)通过同步脉冲倒向器CI1、锁存电路LA和同步脉冲倒相器CI2、CI5被导引到数据总线13。此数据通过数据总线13被输入到被选择的存储器单元。

控制信号BW被输入到同步脉冲倒相器CI3。在存储块写入模式的数据写入时，控制信号BW的电平成为“H”，同步脉冲倒相器CI3被激活。而在控制信号WX成为“H”电平期间，彩色寄存器数据CRm(m为0、1……或15)通过脉冲同步倒相器CI3、锁存电路LA和同步脉冲倒相器CI2、CI5被导引至数据总线13。此数据通过数据总线13被输入到被选择的存储器单元。

彩色寄存器数据CRm由彩色寄存器供给。在彩色寄存器中预先存储有在存储单元写入模式时同时写入多个存储元件的数据式样。彩色寄存器一般被设置在图象存储器中，被用于在同时将预先决定的式样的数据写入多个存储元件时。彩色寄存器的内容(数据式样)在变更彩色寄存器的数据的模式中改变。

控制信号TW被输入至同步脉冲倒相器CI4。在测试模式的数据写入时，控制信号TW成为“H”电平，同步脉冲倒相器CI4被激活。而在控制信号WX为“H”电平期间，“异或”电路EX的输出信号通过同步脉冲倒相器CI4、锁存电路LA和同步脉冲倒相电路CI2、CI5被导引至数据总线13。此数据通过数据总线13被输入到被选择的存储器单元。

“异或”电路EX中被输入彩色寄存器数据/CRm和数据RWD0。亦即，在本例中按由彩色寄存器得到测试模式时用的数据样式来构成。

关于本实施例的半导体存储器件所使用的测试电路后面说明。

数据总线读数放大器DBSAMP在进行数据读出时使用。

此数据总线读数放大器DBSAMP含有N沟道运算放大器SAN和P沟道运算放大器SAP。数据总线读数放大器DBSAMP在激活信号RENBL成为“H”电平时被激活，激活信号RENBL为“L”电平时不被激活。

激活信号RENBL为“L”电平时，同步脉冲倒相器CI6不被激活，数据总线读数放大器DBSAMP从读/写数据线RWD分离。读/写数据线RWD既为输出数据(读数据)通路亦为输入数据(写数据)通路。

预充电晶体管PR在输出数据RWDm(m为0、1、……或15)被输出到读/写数据线RWD前将此读/写数据线RWD预充电成“H”电平。

输出数据RWD一被数据总线读数放大器DBSAMP输出，此输出数据RWDm即通过输出锁存电路30被输入到输出电路。

输出锁存电路30由复位信号/RS加以复位。同步信号QST被输入至输出电路31。亦即，输出数据DQm(m为0，1……或15)与同步信号QST同步地从输出电路31输出，通过输出缓存器32被输出到存储器芯片之外。

NAND电路33和“异或”电路34为作测试模式时使用的测试电路的一部分。

输出锁存电路30的输出数据和测试信号ReDT输入到NAND电路33中。测试模式时测试信号ReDT为“H”电平。NAND电路33的输出信号和彩色寄存器数据/CRm输入到“异或”电路34中。此“异或”电路34输出表明测试结果为“是”或“非”的输出信号TRDm(m为0、1……或15)。

图16表示本发明的半导体存储器中所采用的测试电路的全体结构。图16中，与图15的数据输入输出电路的结构元件相应的结构元件均标以与图15中所用符号相同的符号。

此测试电路以进行32毕特型(×32)的半导体存储器的测试为前提。

本实施例的测试电路由NAND电路33、“异或”电路34、测试用转换电路100和输试用输出电路200构成。

在测试模式中，测试信号ReDT成为“H”电平。“异或”电路34的输出信号TRDm(m为0，1……或15)被输入到测试用转换电路100。

测试用转换电路100中输入表示测试结果的32毕特数据。此测试用转换电路100将此32毕特数据顺序地(串行)输出到测试用输出电路200。

测试用输出电路200在控制信号TQST-成为“H”电平时即被激活。此时，控制信号QST为“L”电平，正常模式所使用的输出电路31被去激活。

图17表示本发明半导体存储器中所使用的测试电路的细节。在图17中，与图15的数据输入输出电路的结构元件相应的结构元件均被标以与图15所加符号相同的符号。

此测试电路以32毕特型(×32)的半导体存储器的测试作前提。

彩色寄存器35中预先存储具有规定样式的数据(0，1，0……1)。但彩色寄存器35的内容(样式)在变更样式的模式中能由输入控制信号Z来加以改变。

“异或”电路EX中输入彩色寄存器35的数据/CR0、/CR1、～CR31和输入数据RWD0。输入数据WD0的电平可为“L”，亦可为“H”。

例如，在输入数据RWD为“L”电平时，单元阵列0中被输入“H”的数据，单元阵列1中被输入“L”数据，单元阵列2中被输入“H”数据，单元阵列31中被输入“L”的数据。

而在全部单元阵列0～31均正常的情况下，自然也就由单元阵列0、1、2……31分别输出“H”、“L”、“H”……“L”的数据。

这种情况下，“异或”电路34的输出信号TRDm全都成为“L”。

此“异或”电路34的输出信号TRDm通过测试模式转换电路100和测试模式输出电路200作为判断信号DQ0向存储器芯片外部输出。

在测度模式转换电路100中进行测试结果为OK(单元阵列正常)或NG(单元阵列异常)的判断。在单元阵列正常时，由于“异或”电路34的输出信号TRDm全为“L”电平，即由测试模式转换电路100输出“L”电平的输出信号，测试结果被判定为OK。

另一方面，在单元阵列异常时，接收异常的单元阵列的输出数据的“异常”电路34的输出信号TRDm的电平就成为“H”。此时，测试模式转换电路100的输出信号成为“H”电平，而判定测试结果为NG。

在测试结果为NG时，检查单元阵列0～32中哪一个单元阵列为不正常的。这种检查可以通过将“异或”电路34的输出信号锁存在锁存电路LATCH0～31中、将此被锁存的数据依次串行读出来进行。

根据这样的测试电路，将彩色寄存器35的数据应用于半导体存储器的测试中，同时测试结果为NG时，使得串行输出表明某一单元阵列的存储元件不好的信号。

从而，以本实施例的测试电路，能够在使测试电路本身的结构简单的同时，只需一个仅在测试中才使用的测试用接片(端子)就足够了，就能使存储器芯片缩小并降低成本。

图18表示图17的测试模式转换电路100的结构示例。

“异或非”电路36为检查单元阵列0～31中是否存在问题的部分。

此“异或非”电路36由“异或”电路EX-OR0、EX-OR1、～EX-OR30和同步脉冲倒相器CI7构成。

输出信号TRD0～TRD31被输入到“异或”电路EX-OR0、EX-OR1、～EX-OR30。在输出信号TRD0～TRD31全为“L”电平时，“异或”电路EX-OR30的输出信号的电平成为“L”。

控制信号/SRCH一成为“H”电平，同步脉冲倒相器CI7即被激活。此时，表示测试结果的输出信号ReDRD从同步脉冲倒相器CI7输出。

在输出信号TRD0～TRD31全为“L”电平时，输出信号ReDRD成为“H”电平。即，由测试用输出电路输出表明测试结果为OK的信号。

在输出信号TRD0～TRD31至少一个的电平为“H”时，输出信号ReDRD即成为“L”电平。亦即，测试用输出电路输出表明测试结果为NG的信号。

开关电路部37为用于在测度结果为NG时特别指定哪一个单元阵列存在问题或不佳的单元阵列。

开关电路部17由传输门TG0、TG1～TG31和同步脉冲倒相器CI8构成，传输门TG0、TG1～TG31各自均由N沟道MOS晶体管和P沟道MOS晶体管构成。传输门TG0、TG1～TG31的断/通动作由序列选择器38控制。

序列选择器38在控制信号SRCH为“H”电平时被激活，与时钟信号CLK同步地输出控制信号Q0、Q1～Q31。控制信号Q0、Q1～Q31中一个为“H”电平，其余全部为“L”电平。“H”电平的控制信号由Q0向Q31顺次(串行)转换。亦即，数据TRD0、TRD1～TRD31顺序(串行)通过同步脉冲倒相器CI8输出。

同步脉冲倒相器CI8在控制信号SRCH为“H”电平时被激活。

图19和图20表示测试中本发明的半导体存储器的动作。

在归纳测试模式中进行检查半导体存储器单元阵列中是否存在问题。在串行搜索测试模式中，进行特别指定多个单元阵列中所存在问题的单元阵列的检查。

/RE确定将行地址信号取进半导体存储器内的时刻。亦即，在/RE为“L”电平时行地址信号被取入半导体存储器内。

/CE确定将列地址信号取入半导体存储器内的时刻。亦即，在/CE为“L”电平时列地址信号被取入半导体存储器内。

归纳测试模式能够例如在/CE为“L”电平时借助将测试信号TEST设定为“L”电平来执行。

串行搜索测试模式能够例如在/CE为“L”电平时借助将测试信号TEST设定为“H”电平来执行。

图21表示作为本发明第二实施例的半导体存储器的芯片布局设计。

在此实施例中，对能同时进行32毕特的数据的输入输出的32毕特型(×32)半导体存储器加以说明。

一个存储器芯片10上配置有4个存储器单元11-0～11-3。各存储器单元10-0～11-3中形成有存储单元阵列CAL、CAR和单元阵列控制器CAC，并形成有行译码器RD、列译码器CD0～CD3和DQ缓存器(称作存储器单元输入输出部的缓存器)DQ等的外围电路。

一个存储器单元内的存储单元阵列被分成为4个中存储块BLa、BLb、BLc、和BLd。而各中存储块又被分为二个小存储块CAL、CAR。从而一个存储器单元内的存储单元阵列即由8个存储块构成。

行译码器RD被各自设置在4个中存储块BLa、BLb、BLc、和BLd的每一个中。此行译码器RD根据行地址信号选择二个小存储块CAL、CAR中的一个，并从选择的一存储块中的多个中选择一行(字线)。

列译码器CD0～CD3在一个存储器单元中设置4个。列译码器CD0～CD3分别根据列地址信号选择4个中存储块BLa、BLb、BLc、和BLd的存储单元阵列的一个或多个列。

例如，在由列译码器CD0选择了列选择线后，连接到此列选择线的二个列选择开关即成为导道状态。而后即从连接到此二列选择开关的二个数据线对输出2毕特的数据到本地DQ线对18a。

在本实施例中，一个列译码器按能选择二列这样来构成。这种情况下，因为存在有4个列译码器，从中存储块BLa、BLb、BLc、和BLd各自输入输出8个毕特的数据。亦就是说，由一存储器单元输出输入32毕特(4字节)的数据。

读数放大器和列选择开关，在存储单元阵列的各自的中存储块BLa、BLb、BLc、和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

行译码器RD和单元阵列控制器CAC以将存储单元阵列CAL、CAR夹在中间相互对向地那样被配置。亦即，行译码器RD被设置在与4个中存储块BLa、BLb、BLc、和BLd配置的方向相垂直的方向、亦即行方向(字线延伸的方向)的二端部中一方侧边，而单元阵列控制器CAC则被设置在此二端部中的另一方侧边。

单元阵列控制器CAC进行存储器单元内的数据的输入输出操作。

列译码器CD0～CD3被设置在4个中存储块BLa、BLb、BLc、和BLd配置的方向、即列方向(数据线对或列选择线延伸的方向)的二个端部中的一方侧边。

4个列译码器CD0～CD3按将各列译码器CD0～CD3所承担的存储单元阵列的列作四等分那样地设置在行方向上。

DQ缓存器DQ被设置在列方向的二端部中的另一方侧边。亦即，列译码器CD0～CD3与DQ缓存器DQ按将存储单元阵列CAL、CAR夹在中间相互对向那样地被配置。

数据在通过数据线对、读数放大器和列选择开关后被导引至本地DQ线对18a。本地DQ线对18a在存储单元阵列的各个的中存储块BLa、BLb、BLc、和BLd中被设置在存储单元阵列的小存储块CAL、CAR之间。

从而，本地DQ线对18a在行方向(字线延长的方向)延长。

而全局DQ线对18b在存储单元阵列的小存储块CAL、CAR上以列方向延伸地配置。全局DQ线对18b的第1端通过开关连接到本地DQ线对18a，第2端则被连接到DQ缓存器DQ。

4个存储器单元所共有的数据总线13被设置在存储器单元11-0、11-2与11-1、11-3之间，沿行方向延长。数据总线13作为存储器单元11-0～11-3与数据输入输出区域12之间的数据输入输出通路。

在本实施例中，由于是以32毕特型的半导体存储器作为前提的，所以数据总线13按同时进行32毕特(4字节)的数据输入输出那样构成。

数据输入输出区域12被设置在存储器芯片10的行方向的二个端部中的一方侧边。在数据输入输出区域12中形成能同时进行32毕特(4字节)的数据的输入输出的32个输入输出电路(I/O)。

上述半导体存储器的数据输入输出操作如下述这样进行。

首先，存储器单元选择器从4个存储器单元11-0～11-3中选择一个存储器单元。在被选择的一个存储器单元中根据地址信号进行存储单元的存取操作。

在数据输出(读)情况中，32毕特(4字节)的数据通过本地DQ线对18a和全局DQ线对18b从该被选择的一个存储器单元输出。从此存储器单元输出的32毕特数据通过数据总线13被导引到数据输入输出区域12，并从数据输入输出区域12输出到半导体存储器(存储器芯片)之外。

在数据输入(写)的情况中，32毕特(4字节)数据通过数据输入输出区域12、数据总线13被输入到该被选取的一个存储器单元。被输入至此被选择的一存储器单元的32毕特数据通过本地DQ线对18a、全局DQ线对18b和读数放大器被存储进存储单元阵列的存储元件中。

上述半导体存储器的芯片布局具有以下特点。

第一，单元阵列控制器CAC和行译码器RD是将存储单元阵列CAL、CAR夹在中间并在行方向的端部上相互对向地那样配置。而列译码器CD0～CD3和DQ缓存器DQ则是将存储单元阵列CAL、CAR夹在中间并在列方向的端部上相互对向地那样配置。

亦即，单元阵列控制器CAC、行译码器RD、列译码器CD0～CD3和DQ缓存器DQ可相邻地设置在任何一个存储单元阵列CAL、CAR的一边。

从而，使得构成单元阵列控制器CAC、行译码器RD、列译码器CD0～CD3和DQ缓存器DQ的元件的配置和布线能容易地进行。

第二，在存储器单元内设置在行方向延伸的本地DQ线对18a和在列方向上延伸的全局DQ线对18b，以使得数据从存储器单元的列方向的端部输入输出这样地构成。

亦即，由于能将DQ缓存器DQ设置在存储器单元的列方向的端部，所以能实现上述第一特点。

而且，如本实施例这样，即使在存储单元阵列的一个中存储块中进行的输入输出为8毕特的情况下，也可以将设置在小存储块CAL、CAR之间的本地DQ线对18a设置为在列译码器CD0侧2毕特，同样地在列译码器CD1～CD3侧分别各2毕特。

这是为使列译码器CD0～CD3与存储单元阵列相邻接地设置在行方向上，而数据的输入输出在存储器元件的列方向的端部进行。

从而能减小本地DQ线对18a所必须的区域。

而且，全局DQ线对18b在一个中存储块中进行8毕特的数据的输入输出时，在一个存储器单元中就必须是能进行32毕特的数据的传送的数量。因而，由于全局DQ线对18b是被设置在存储单元阵列CAL、CAR上的，所以没有必要重新设置为配置全局DQ线对18b所需的区域。

第三，数据总线13被设置在存储器单元11-0、11-2与11-1、11-3之间沿行方向延伸。这是为将存储器单元内的DQ缓存器DQ设置在列方向的二个端部中之一上。

结果，借助配置存储器单元和数据输入输出电路的技巧，能减少构成数据总线13的布线数，从而能缩小存储器芯片上占据的数据总线13的区域。

图22概略地表示图10第一实施例的半导体存储器的存储器单元的位置和数据总线的位置。

存储器芯片10上的区域主要为存储器单元11-0～11-3和数据输入输出区域(I/O)12所占据。数据输入输出区域12被配置成与存储区芯片10的4个边中的一边、即行方向的2个边中的一边相邻接。

存储器单元内的存储单元阵列由在列方向配置的多个小存储块构成，并由2个小存储块构成一个中存储块。

在各个小存储块内分别配置有在行方向延伸的字线、在列方向延伸的数据线和列选择线。

本地DQ线对18a在二个小存储块之间沿行方向上延伸。而全局DQ线对18b在存储单元阵列上沿列方向延伸。本地DQ线对18a和全局DQ线对18b借助开关相互连接。

数据总线13被设置在存储器单元11-0、11-2与存储器单元11-1、11-3之间，沿行方向延伸。数据总线13按能传送16毕特(2字节)的数据那样构成。

图23表示图10和图22的半导体存储器的第一变形示例。

此变形例的特点在于，将数据输入输出电路(I/O)12设置在存储器芯片10的中央部分这一点，和将存储器单元11-0～11-3和数据总线13a、13b分别设置在数据输入输出电路12的两侧。

亦即，存储器芯片10上的区域主要由存储器单元11-0～11-3和数据输入输出区域(I/O)12所占据。数据输入输出区域12被设置在存储器芯片10的中央部分并在列方向伸展。

存储器单元11-0、11-1被设置在数据输入输出区域12的一侧，存储器单元11-2、11-3被设置在数据输入输出区域12的另一侧。

存储器单元的存储单元阵列由设置在列方向的多个小存储块构成，并由二小存储块构成一中存储块。各小存储块内分别配置有在行方向上延伸的字线，和在列方向上延伸的数据线及列选择线。

本地DQ线对18a在二个小存储块之间沿行方向长延伸。而全局DQ线对18b在存储单元阵列上沿列方向延伸。本地DQ线对18a与全局DQ线对18b通过开关相互连接。

数据总线13a被设置在存储器单元11-0与存储器单元11-1之间沿行方向延伸，连接到数据输入输出电路12。同样，数据总线13b被设置在存储器单元11-2与存储器单元11-3之间沿行方向延伸，连接到数据输入输出电路12。数据总线13a、13b按各自能传送16毕特(2字节)的数据那样构成。

图24详细表示图23的半导体存储器的芯片布局设计。

各个存储器单元内的布局与图10的半导体存储器的各个存储器单元内的布局相同。

图25表示图21的半导体存储器的第一变形例。

此变形例的特点在于，将数据输入输出电路(I/O)设置在存储器芯片10的中央部分这一点，和将存储器单元11-0～11-3及数据总线13a、13b分别设置在数据输入输出电路12的两侧这一点。

亦即，存储器芯片10上的区域主要为存储器单元11-0～11-3和数据输入输出区域(I/O)12所占据。数据输入输出区域12被设置在存储器芯片10的中央部分，并在列方向上伸长。

存储器单元11-0、11-1被设置在数据输入输出区域12的一侧，存储器单元11-2、11-3被设置在数据输入输出区域12的另一侧。

存储器单元中的存储单元阵列由在列方向配置的多个小存储块构成，而且以二个小存储块构成一中存储块。各个小存储块内分别配置有沿行方向延伸的字线和沿列方向延伸的数据线及列选择线。

本地DQ线对18a在二个小存储块之间沿行方向延伸。而全局DQ线对18b在存储单元阵列上沿列方向延伸。本地DQ线对18a与全局DQ线对18b通过开关互相连接。

数据总线13a被设置在存储器元件11-0与存储器元件11-1之间沿行方向延伸，并连接到数据输入输出电路12。同样，数据总线13b被设置在存储器单元11-2与存储器单元11-3之间沿行方向延伸，并连接到数据输入输出电路12。数据总线13a、13b各自按能传送32毕特(4字节)的数据那样构成。

各个存储器单元内的布局与图22的半导体存储器的各个的存储器单元内的布局相同。

图26表示图10和图22的第一实施例半导体存储器的芯片布局的第二变形例。图27详细表示图26的半导体存储器的芯片布局。

这一芯片布局与图10和图22的芯片布局相比有以下几点不同。

第一，一个存储器单元(主存储器单元)由二个子存储器单元构成。

亦即，主存储器单元11-0、11-1、11-2、和11-3分别由子存储器单元11-0-#0及11-0-#1、11-1-#0及11-1-#1、11-2-#0及11-2-#1、和11-3-#0及11-3-#1构成。

子存储器单元11-0-#0、11-0-#1由存储器单元选择电路同时选择。在子存储器单元11-0-#0、11-0-#1被选择时，其余的存储器单元即不被选择。同样，例如子存储器单元11-1-#0、11-1-#1被选择时，其余子存储器单元均不被选择。

而且以4个子存储器单元11-0-#0、11-0-#1、11-1-#0、和11-1-#1构成一组，此组的存储器单元被连接到数据总线13a。同样，以4个子存储单元11-2-#0、11-2-#1、11-3-#0、和11-3-#1构成一组，这一组的存储器单元被连接到数据总线13b。

第二，按一个子存储器单元中进行8毕特(1字节)的数据输入输出那样构成。

子存储器单元的布局，与图10的存储器单元的布局相比较，在仅有一个列译码器CD这一点不相同。因为，在本例的情况下，由于一个子存储器单元中进行8毕特的数据的输入输出，列译码器CD只要一个也就足够了。但是，列译码器CD，也与图10的半导体存储器相同地，选择2列，所以在存储单元阵列的中存储块BLa、BLb、BLc、和BLd各个中进行2毕特的数据的输入输出。

子存储器单元中的存储单元阵列CAL、CAR，行译码器RD，本地DQ线对18a，全局DQ线对18b和DQ缓存器DQ的布局，均与图10的半导体存储器的存储器单元中的布局相同。

第三，数据输入输出电路(I/O)12被在存储器芯片10的中央部分作列方向伸展那样地配置，数据总线13a在数据输入输出电路12的一侧被共同地设置在子存储器单元11-0-#0、11-0-#1、11-1-#0、和11-1-#1中，数据总线13b在数据输入输出电路12的另一侧被共用地设置在子存储器单元11-2-#0、11-2-#1、11-3-#0、和11-3-#1中。

数据总线13a、13b分别在子存储器单元之间沿行方向上延伸，并连接到存储器芯片10的中央部分的数据输入输出电路12上。数据总线13a、13b各自按能传送16毕特的数据那样构成。

在这样的芯片布局的半导体存储器中，例如在子存储器单元11-0-#0、11-0-#1被选择的情况下，在子存储器单元11-0-#0与数据输入输出电路12之间通过数据总线13a进行8毕特的数据的授受，同样地，在子存储器单元11-0-#1与数据输入输出电路12之间通过数据总线13a进行8毕特数据的授受。

图28表示图21的第二实施例半导体存储器的芯片布局的第二变形例。

此芯片布局与图21的芯片布局相比有下列几点不同。

第一，一个存储器单元(主存储器单元)由二个子存储器单元构成。

亦即，主存储器单元11-0、11-1、11-2、和11-3分别由子存储器单元11-0-#0及11-0-#1、11-1-#0及11-1-#1、11-2-#0及11-2-#1、和11-3-#0及11-3-#1构成。

子存储器单元11-0-#0、11-0-#1由存储器单元选择电路同时选择。在子存储器单元11-0-#0、11-0-#1被选择时，其余的子存储器单元均不被选择。同样，例如在子存储器单元11-1-#0、11-1-#1被选择时，其余的子存储器单元亦不被选择。

而且，由4个子存储器单元11-0-#0、11-0-#1、11-1-#0、和11-1-#1构成一组，这一组的存储器单元被连接到数据总线13a。同样，由4个子存储器单元11-2-#0、11-2-#1、11-3-#0、和11-3-#1构成一组，此组的存储器单元被连接到数据总线13。

第二，按照一个子存储器单元中进行16毕特(2字节)的数据的输入输出那样构成。

子存储器单元的布局，与图21的存储器单元的布局比较，列译码器CD有二个这一点上不同。即，子存储器单元的布局与图10的存储器的布局相同。

因为，在本例的情况中，由于一个子存储器单元进行16毕特的数据的输入输出，列译码器CD有二个就足够。但是，列译码器CD，与图21的半导体存储器同样地选择2列，所以存储单元阵列的中存储块BLa、BLb、BLc、和BLd的各个中均进行4毕特的数据的输入输出。

子存储器单元中存储单元阵列CAL、CAR，行译码器RD，本地DQ线对18a，全局DQ线对18b和DQ缓存器DQ的布局，均与图11的半导体存储器的存储器单元内的布局相同。

第三，数据输入输出电路(I/O)12被设置在存储器芯片10的中央部分沿列方向伸展，数据总线13a在数据输入输出电路12的一侧被共用地设置在子存储器单元11-0-#0、11-0-#1、11-1-#0、和11-1-#1中，而数据总线13b则在数据输入输出电路12的另一侧被共用地设置在子存储器单元11-2-#0、11-2-#1、11-3-#0、和11-3-#1中。

数据总线13a、13b各自在子存储器单元之间沿行方向延伸，连接到存储器芯片10的中央部分的数据输入输出电路12。数据总线13a、13b按能各自传送32毕特的数据那样构成。

在这样的芯片布局的半导体存储器中，例如子存储器单元11-0-#0、11-0-#1被选择的情况下，子存储器单元11-0-#0与数据输入输出电路12之间通过数据总线13a进行16毕特的数据的授受，同样，子存储器单元11-0-#1与数据输入输出电路12之间通过数据总线13a进行16毕特数据的授受。

图29表示图10和图22的第一实施例的半导体存储器的芯片布局设计的第三变形例。图30详细表示图29的半导体存储器的芯片布局设计。

此芯片布局与图10和图22的芯片布局相比有以下几点不同。

第一，一个存储器单元(主存储器单元)由2个子存储器单元构成。

亦即，主存储器单元11-0、11-1、11-2、和11-3各自由子存储器单元11-0-#0及11-0-#1、11-1-#0及11-1-#1、11-2-#0及11-2-#1、和11-3-#0及11-3-#1构成。

子存储器单元11-0-#0、11-0-#1同时由存储器单元选择器选择。在子存储器单元11-0-#0、11-0-#1被选择的情况下，其余子存储器单元均不被选择。同样，例如子存储器单元11-1-#0、11-1-#1被选择的情况下亦不再选择其余的子存储器单元。

而且由4个子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0组成一组，这一组的存储器单元通过数据总线13a、13b连接到数据输入输出电路12a。同样，4个子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1组成一组，这一组的存储器单元通过数据总结13c、13d连接到数据输入输出电路12b。

第二，按照在一个子存储器单元中进行8毕特(1字节)的数据的输入输出那样来构成。

子存储器单元的布局，与图10的存储器单元的布局比较，在仅具有一个列译码器这一点上是不同的。因为在本例的情况中，由于一个子存储器单元中进行8毕特的数据的输入输出，列译码器CD只一个也就足够。但是此列译码器CD与图10的半导体存储器同样，选择2列，所以存储单元阵列的中存储块BLa、BLb、BLc、和BLd各个中进行2毕特的数据输入输出。

子存储器单元中的存储单元阵列CAL、CAR，行译码器RD，本地DQ线对18a、全局DQ线对18b和DQ缓存器DQ的布局，均几乎与图10的半导体存储器的存储器单元内的布局相同。

第三，数据输入输出电路(I/O)12a、12b被设置在存储器芯片10上并沿列方向伸展，数据13a、13b被设置在数据输入输出电路12a的两侧，而数据总线13c、13d被设置在数据输入输出电路12b的两侧。

数据总线13a、13b、13c和13d各自均共同地被设置在子存储器单元11-0-#0与11-1-#0、11-2-#0与11-3-#0、11-0-#1与11-1-#1、和11-2-#1与11-3-#1上。

数据总线13a、13b分别在子存储器单元中间沿行方向上延伸，并连接到数据输入输出电路。同样，数据总线13c、13d分别在子存储器单元中间沿行方向上延伸并连接到数据输入输出电路12b。数据总线13a～13d各自均按能传送8毕特的数据那样构成。

这样的芯片布局的半导体存储器中，例如子存储器单元11-0-#0、11-0-#1被选取时，子存储器单元11-0-#0与数据输入输出电路12a间通过数据总线13a进行8毕特数据的授受，而子存储器单元11-0-#1与数据输入输入电路12b间则通过数据总线13c进行8毕特数据的授受。

即就是说，在16毕特型的半导体存储器中，数据总线13a～13d亦可由能传送8毕特数据的数目的布线来构成，因而能减小存储器芯片上的数据总线的区域。

图31表示图21的第二实施例的半导体存储器的芯片布局的第三变形例。

此芯片布局与图21的芯片布局相比存在下列几点不同。

第一，一个存储器单元(主存储器单元)由二个子存储器单元构成。

亦即，主存储器单元11-0、11-1、11-2、和11-3各自由子存储器单元11-0-#0与11-0-#1、11-1-#0与11-1-#1、11-2-#0与11-2-#1、和11-3-#0与11-3-#1组成。

子存储器单元11-0-#0、11-0-#1同时由存储器单元选择电路选择。在子存储器单元11-0-#0、11-0-#1被选择时，其余子存储器单元均不被选择。同样，例如子存储器单元11-1-#0、11-1-#1被选择时亦不再选择其余的子存储器单元。

并由4个子存储器单元11-0-#0、11-1-#0、11-2-#1、和11-3-#0组成一组，该组的存储器单元通过数据总线13a、13b连接到数据输入输出电路12a。同样，4个子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1组成一组，此组的存储器单元通过数据总线13c、13d连接到数据输入输出电路12b。

第二，按在一子存储器单元中进行16毕特(2字节)的数据输入输出那样构成。

子存储器单元的布局与图21的存储器单元的布局比较，在具有二个列译码器CD这一点上有不同。就是说，子存储器单元的布局与图10的存储器单元的布局相同。

因为在本例的情况中，由于一个子存储器单元中进行16毕特的数据的输入输出，有二个列译码器CD就足够。但是，列译码器CD与图21的半导体存储器同样地，选择2列，所以存储单元阵列的中存储块BLa、BLb、BLc、和BLd各自进行4毕特的数据的输入输出。

子存储器单元中的存储单元阵列CAL、CAR，行译码器RD，本地DQ线对18a，全局DQ线对18b和DQ缓存器DQ的布局，均与图10的半导体存储器的存储器单元内的布局相同。

第三，数据输入输出电路(I/O)12a、12b被配置成在存储器芯片10上沿列方向延伸，数据总线13a、13b设置在数据输入输出电路12a的两侧，数据总线13c、13d设在数据输入输出电路12b的两侧。

数据总线13a、13b、13c和13d分别均共用地设置在子存储器单元11-0-#0与11-1-#0、11-2-#0与11-3-#0、11-0-#1与11-1-#1、和11-2-#1与11-3-#1上。

数据总线13a、13b各自在子存储器单元间沿行方向上延伸并连接到数据输入输出电路12a，同样，数据总线13c、13d各自在子存储器单元间沿行方向上延伸并连接到数据输入输出电路12b。数据总线13a～13d各自均按能传送16毕特数据那样构成。

这样芯片布局的半导体存储器中，例如在子存储器单元11-0-#0、11-0-#1被选取的情况下，子存储器单元11-0-#0与数据输入输出电路12a间通过数据总线13a进行16毕特数据的授受，而子存储器单元11-0-#1与数据输入输出电路12b间则通过数据总线13c进行16毕特数据的授受。

亦就是说，在32毕特型的半导体存储器中，数据总线13a～13d亦可由能传送16毕特数据的数量的布线构成，而能减小存储器芯片上数据总线的区域。

图32表示图10和图22的第一实施例半导体存储器的芯片布局的第四变形例。图33详细表明图32的半导体存储器的芯片布局。

此芯片布局与图10和图22的芯片布局相比，有以下几点不同。

第一，一个存储器单元(主存储器单元)由二个子存储器单元构成。

亦即，主存储器单元11-0、11-1、11-2、和11-3各自均由子存储器单元11-0-#0与11-0-#1、11-1-#0与11-1-#1、11-2-#0与11-2-#1、和11-3-#0与11-3-#1构成。

子存储器单元11-0-#1、11-0-#1由存储器单元选择电路同时选择，在子存储器单元11-0-#0、11-0-#1被选择的情况下，其余子存储器单元均不被选择。同样，在子存储器单元11-1-#0、11-1-#1被选取时，亦不再选择其余的子存储器单元。

而且，4个子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0组成一组，此组的存储器单元均通过数据总线13a连接到数据输入输出电路12。同样，4个子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1组成一组，此组的存储器单元通过数据总线13b连接数据输入输出电路12。

第二，按照在一个子存储器单元中进行8毕特(1字节)的数据输入输出那样构成。

子存储器单元的布局与图10存储器单元的布局相比较，在仅有一个列译码器CD这一点上是不同的。因为在本例的情况下，由于一个子存储器单元中进行8毕特数据的输入输出，一个列译码器CD就足够了。但，列译码器CD，与图10的半导体存储器同样，选择2列，所以存储单元阵列的中存储块BLa、BLb、BLc、和BLd各自进行2毕特的数据输入输出。

子存储器单元中的存储单元阵列CAL、CAR、行译码器RD、本地DQ线对18a、全局DQ线对18b和DQ缓存器DQ的布局，与图10的半导体存储器的存储器单元内的布局大致相同。

第三，数据输入输出电路(I/O)12被设置在存储器芯片10的中央部分沿列方向上伸展，而数据总线13a、13b则被设置在数据输入输出电路12的两侧。

数据总线13a被共用地设置在子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0上，而数据总线13b则被共用地设置在子存储器单元11-0-#1、11-1-#1，11-2-#1、和11-3-#1上。

数据总线13a、13b各自在子存储器单元间沿行方向上延伸，并连接到数据输入输出电路12。数据总线13a、13b各自均按能传送8毕特数据那样构成。

这样的芯片布局的半导体存储器中，例如子存储器单元11-0-#0、11-0-#1被选择时，子存储器单元11-0-#0与数据输入输出电路12间通过数据总线13a进行8毕特数据的授受，而子存储器单元11-0-#1与数据输入输出电路12间通过数据总线13b进行8毕特数据的授受。

就是说，在16毕特型的半导体存储器中，数据总线13a、13b可以由能传送8毕特数据的数量的布线来构成，而能减小存储器芯片上的数据总线的区域。

图34表示图21的第二实施例半导体存储器的芯片布局设计的第四变形例。

此芯片布局与图21的芯片布局有以下几点不同。

第一，一个存储器单元(主存储器单元)由二个子存储器单元构成。

亦即，主存储器单元11-0、11-1、11-2、和11-3各自均由子存储器单元11-0-#0与11-0-#1、11-1-#0与11-1-#1、11-2-#0与11-2-#1、和11-3-#0与11-3-#1构成。

子存储器单元11-0-#0、11-0-#1由存储器单元选择电路同时选择。在子存储器单元11-0-#0、11-0-#1被选择时，其余的子存储器单元不被选择。同样，例如子存储器单元11-1-#0、11-1-#1被选择时，亦不选择其余的存储器单元。

而且，4个子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0组成一组，此组的存储器单元通过数据总线13a连接数据输入输出电路12。同样，4个子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1组成一组，此组的存储器单元通过数据总线13b连接数据输入输出电路12。

第二，按一个子存储器单元中进行16毕特(2字节)的数据输入输出那样构成。

子存储器单元的布局与图21的存储器单元的布局比较，在具有2个列译码器CD这一点上有不同。亦就是说，此子存储器单元的布局与图10的存储器单元的布局相同。

因为本例的情况中，由于一个子存储器单元进行16毕特的数据的输入输出，有二个列译码器CD就足够。但，列译码器CD，与图21的半导体存储器同样，选择2列，所以在存储单元阵列的中存储块BLa、BLb、BLc、和BLd的各个中进行4毕特的数据输入输出。

子存储器单元内的存储单元阵列CAL、CAR，行译码器RD，本地DQ线对18a，全局DQ线对18b和DQ缓存器DQ的布局，与图10的半导体存储器的存储器单元的布局相同。

第三，数据输入输出电路(I/O)12设置在存储器芯片10的中央部分使其在列方向延伸，数据总线13a、13b被设在数据输入输出电路12的两侧。

数据总线13a共用地设置在子存储器单元11-0-#0、11-1-#0、11-2-#0、和11-3-#0上，数据总线13b共用地设置在子存储器单元11-0-#1、11-1-#1、11-2-#1、和11-3-#1上。

数据总线13a、13b分别在子存储器单元间沿行方向延伸并连接到数据输入输出电路12上。数据总线13a、13b各自按能传送16毕特的数据那样构成。

这样的芯片布局的半导体存储器，例如在子存储器单元11-0-#0、11-0-#1被选择时，子存储器单元11-0-#0与数据输入输出电路12间通过数据总线13a进行16毕特的数据的授受，子存储器单元11-0-#1与数据输入输出电路12间通过数据总线13b进行16毕特数据的授受。

亦就是说，在32毕特型的半导体存储器中，数据总线13a、13b也可由能传送16毕特数据的数量布线来构成，而能使存储器芯片上的数据总线的区域减小。

图35表示本发明的数据传送系统。

n(n为双数)个存储块BL0～BLn各自由相同元件构成。存储块BL0～BLn在列方向延伸地被配置。现以存储块BL0为例对其构成加以说明。

存储块BL0具有在列方向配置的二个开关阵列41a、41b。开关阵列41a、41b各自由配置成矩阵的多个开关(MOS晶体管)46a、46b构成。

行译码器42a被配置成与开关阵列41a的行方向二个端部中之一相邻接。行译码器42a被配置成与开关阵列41b的行方向二个端部中之一相邻接。字线44a、44b的第1端连接到行译码器41a、42b，字线44a、44b还被连接到属于同一行的多个开关46a、46b控制端(栅极)。

列译码器43被配置成与开关阵列41a的列方向的二个端部中之一相邻接。列选择线49的第1端被连接到列译码器43上。

二个开关阵列41a、41b之间配置有寄存器47a、47b和列选择列关48a、48b。数据线45a、45b的第1端与寄存器47a、47b和列选择开关48a、48相连接，而且数据线45a、45b还连接到属于同一列的多个开关46a、46b的输出端(漏极)。列选择线49与列选择开关48a、48b相连接。

数据被加到多个开关46a、46b的输入端(源极)。

本地DQ线50-0被设置在二开关矩阵41a、41b之间作行方向延伸。本地DQ线50-0被连接到寄存器47a、47b和列选择开关48a、48b。

全局DQ线51-0被设置在n个存储块BL0～BLn的开关阵列上作列方向延伸。全局DQ线51-0的第1端连接到本地DQ线50-0，其第2端连接到数据输入输出电路(I/O)52。

数据输入输出电路52被配置得与n个存储块BL0～BLn的列方向二个端部中之一相邻接。

上述数据传送系统的特点在于，在n个存储块BL0～BLn被配置成在列方向上延伸时，例如由存储块BL0～BLn输出的数据即通过开关阵列41a、41b上的全局DQ线51-0～51-n被导引至数据输入输出电路52。

亦就是说，从存储块BL0～BLn输出的数据，在集合于被邻接在存储块BL0～BLn的列方向二端部中之一地配置的数据输入输出电路52的同时，还从此数据输入输出电路52输出到LSI的外部。

图36表示本发明的存储器系统的结构。

这时是对采用图1～图34的半导体存储器的存储器系的示例进行说明。

10为存储器芯片，其结构被设定成与由图1～图34中说明的半导体存储器中的选择的一个半导体存储器的结构相同。

存储器片10中形成有存储单元阵列51、读/写电路52、输入电路53、输出电路54、同步电路55和时钟缓冲器56。

CPU芯片58输出时钟信号CK。此时钟信号CK被供给存储器芯片10，作为内部时钟信号CLK。在存储器芯片10内，内部时钟信号CLK被供给读/写电路52，使后者与CLK同步操作。

时钟信号CK与内部时钟信号CLK的偏离(失真)由同步电路55去除。同步电路55输出内部时钟信号CK’并供给输入电路53和输出电路54。输入电路53和输出电路54与内步时钟信号CK’同步操作。

I/O总线57连接存储器芯片10和CPU芯片58。数据通过I/O总线57在存储器芯片10与CPU芯片58之间往来。

如上面所说明的，按照本发明的半导体存储器及其测试系统，以及数据传送系统，可取得如下这样的效果。

设置多个存储器单元，在各存储器单元内设置着被设置在存储单元阵列的小存储块之间沿行方向伸展的本地DQ线和被设置在存储单元阵列上沿列方向伸展的全局DQ线。而且输入输出数据即通过本地DQ线和全局DQ线，在设置于存储器单元的列方向端部的DQ缓存器与存储单元阵列之间往来。

采用这样的结构，由于能将各存储器单元中的单元阵列控制器、行译码器、列译码器、DQ缓存器设置在与各自的存储单元阵列一边相邻接处，就可能在多毕特型、时钟同步型、存储器单元型的半导体存储器中不增大芯片的面积而提高数据传送速度。

Claims (66)

1.一种半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据。

2.如权利要求1所述的半导体存储器，其特征在于，

每个所述存储器单元，包括

一对局部DQ线，位于所述子块之间，平行于所述存储器单元的行方向延伸并连接到所述读数放大器，

一对全局DQ线，设置在所述存储器单元块上，平行于存储器单元的列方向延伸并连接到所述DQ缓存器的一对所述局部DQ线。

3.如权利要求2所述的半导体存储器，其特征在于，还包括

设置在所述一对局部DQ线与所述一对全局DQ线之间的开关。

4.如权利要求3所述的半导体存储器，其特征在于，

所述每个开关由N沟道MOS晶体管组成。

5.如权利要求1所述的半导体存储器，其特征在于，

所述每个存储器单元在存储器单元的每行的第2端具有存储器单元选择电路，所述存储器单元选择电路将所述存储器单元之一连接到所述数据总线，而对其余的存储器单元不与所述数据总线连接，以便输出和接收多毕特数据。

6.如权利要求1所述的半导体存储器，其特征在于，

所述多个存储器单元是设置成2行、2列的4个存储器单元。

7.如权利要求1所述的半导体存储器，其特征在于，还包括

列选择开关，位于所述子块之间并连接到所述列选择线。

8.如权利要求1所述的半导体存储器，其特征在于，

将所述数据输入输出区域设置在所述存储器单元每行的第1端。

9.如权利要求1所述的半导体存储器，其特征在于，

所述数据输入输出区域是长方形的，设置在所述存储器芯片的中央部分，并平行于存储器单元的列延伸。

10.如权利要求1所述的半导体存储器，其特征在于，

所述数据输入输出区域具有多个数据输入输出电路，用于同时接收和输出所述多毕特数据的毕特。

11.如权利要求1所述的半导体存储器，其特征在于，

所述数据总线设置在所述存储器芯片的中央部分，并平行于所述存储器单元的列延伸，一部分所述存储器单元位于所述数据总线的第1侧，而其余的存储器单元位于所述数据总线的第2侧。

12.如权利要求1所述的半导体存储器，其特征在于，

将所述列选择线分开成相互完全分开的组，每个所述存储器单元具有用于分别控制列选择线的组的多个列译码器。

13.如权利要求1所述的半导体存储器，其特征在于，

每个所述行译码器选择所述2个子块中的一个，然后将所述字线中的一个延伸到所述被选择的子块上。

14.如权利要求1所述的半导体存储器，其特征在于，

至少一个所述列译码器具有选择所述列选择线之一的第1功能和至少选择二个所述列选择线的第2功能，所述第1和第2功能根据控制信号相互转换。

15.一种半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据。

16.如权利要求15所述的半导体存储器，其特征在于，

每个所述子存储器单元，包括

一对局部DQ线，位于所述子块之间，平行于所述存储器单元的行方向延伸并连接到所述读数放大器，

一对全局DQ线，设置在所述存储器单元块上，平行于存储器单元的列方向延伸并连接到所述DQ缓存器的一对所述局部DQ线。

17.如权利要求16所述的半导体存储器，其特征在于，还包括

设置在所述一对局部DQ线与所述一对全局DQ线之间的开关。

18.如权利要求17所述的半导体存储器，其特征在于，

所述每个开关由N沟道MOS晶体管组成。

19.如权利要求16所述的半导体存储器，其特征在于，

每个所述子块在存储器单元的每行的第2端具有存储器单元选择电路，所述存储器单元选择电路将构成全部主存储器单元的至少2个存储器单元连接到所述数据总线，而对其余的子存储器单元不与所述数据总线连接，以便输出和接收多毕特数据。

20.如权利要求19所述的半导体存储器，其特征在于，

在所述被选择的子存储器单元与所述数据输入输出区域之间，通过不同的数据总线传输数据项。

21.如权利要求15所述的半导体存储器，其特征在于，还包括

列选择开关，位于所述子块之间并连接到所述列选择线。

22.如权利要求15所述的半导体存储器，其特征在于，

每个所述主存储器单元由n个子存储器单元组成，所述数据输入输出区域具有多个数据输入输出电路，用于同时接收和输出所述多毕特数据的n倍毕特。

23.如权利要求15所述的半导体存储器，其特征在于，

将所述列选择线分开成相互完全分开的组，每个所述存储器单元具有用于分别控制列选择线的组的多个列译码器。

24.如权利要求15所述的半导体存储器，其特征在于，

每个所述行译码器选择所述2个子块中的一个，然后将所述字线中的一个延伸到所述被选择的子块上。

25.如权利要求15所述的半导体存储器，其特征在于，

所述数据输入输出区域是长方形的，设置在所述存储器芯片的中央部分，并平行于存储器单元的列延伸。

26.如权利要求25所述的半导体存储器，其特征在于，

所述数据总线设置在所述数据输入输出区域的两侧，平行于所述存储器单元的行延伸，并在所述数据输入输出区域的右角。

27.如权利要求26所述的半导体存储器，其特征在于，

所述数据总线平行于所述存储器单元的列延伸，所述子存储器单元位于所述数据总线的两侧。

28.如权利要求27所述的半导体存储器，其特征在于，

所述子存储器单元是设置成4行、2列的8个存储器单元。

29.如权利要求15所述的半导体存储器，其特征在于，

所述数据输入输出区域位于存储器单元的每行的第1端。

30.如权利要求29所述的半导体存储器，其特征在于，

所述数据输入输出区域平行于所述存储器单元的列延伸，所述数据总线平行于所述存储器单元的行延伸并在所述数据输入输出区域的第1侧。

31.如权利要求30所述的半导体存储器，其特征在于，

所述数据总线平行于所述存储器单元的行延伸，所述子存储器单元位于所述数据总线的两侧。

32.如权利要求31所述的半导体存储器，其特征在于，

所述子存储器单元是设置成4行、2列的8个存储器单元。

33.一种半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据，

其中，所述输入输出区域沿着所述存储器单元的行分开，所述数据总线设置在每个所述输入输出区域的两侧并沿着所述存储器单元的列分开，所述子存储器单元设置在每个所述数据总线的两侧。

34.如权利要求33所述的半导体存储器，其特征在于，

每个所述子存储器单元，包括

一对局部DQ线，位于所述子块之间，平行于所述存储器单元的行方向延伸并连接到所述读数放大器，

一对全局DQ线，设置在所述存储器单元块上，平行于存储器单元的列方向延伸并连接到所述DQ缓存器的一对所述局部DQ线。

35.如权利要求34所述的半导体存储器，其特征在于，还包括

设置在所述一对局部DQ线与所述一对全局DQ线之间的开关。

36.如权利要求35所述的半导体存储器，其特征在于，

所述每个开关由N沟道MOS晶体管组成。

37.如权利要求33所述的半导体存储器，其特征在于，

每个所述子块在存储器单元的每列的第2端具有存储器单元选择电路，所述存储器单元选择电路将构成全部主存储器单元的至少2个存储器单元连接到所述数据总线，而对其余的子存储器单元不与所述数据总线连接，以便输出和接收多毕特数据。

38.如权利要求37所述的半导体存储器，其特征在于，

在所述被选择的子存储器单元与所述数据输入输出区域之间，通过不同的数据总线传输数据项。

39.如权利要求33所述的半导体存储器，其特征在于，还包括

列选择开关，位于所述子块之间并连接到所述列选择线。

40.如权利要求33所述的半导体存储器，其特征在于，

每个所述主存储器单元由n个子存储器单元组成，所述数据输入输出区域具有多个数据输入输出电路，用于同时接收和输出所述多毕特数据的毕特。

41.如权利要求33所述的半导体存储器，其特征在于，

将所述列选择线分开成相互完全分开的组，每个所述存储器单元具有用于分别控制列选择线的组的多个列译码器。

42.如权利要求33所述的半导体存储器，其特征在于，

每个所述行译码器选择所述2个子块中的一个，然后将所述字线中的一个延伸到所述被选择的子块上。

43.如权利要求33所述的半导体存储器，其特征在于，

所述子存储器单元是设置成4行、2列的8个存储器单元。

44.如权利要求33所述的半导体存储器，其特征在于，

每个所述主存储器单元与时钟信号同步动作，以便存储和输出多毕特数据。

45.一种半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地读写多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块包括2个子块、读数放大器和DQ线，每个所述子块包括存储器单元阵列、字线和数据线，所述字线在行方向上延伸，所述数据线在列方向上延伸，所述读数放大器和DQ线位于所述2个子块之间，所述DQ线平行于所述字线延伸，所述DQ线连接到所述读数放大器，

列选择线，设置在所述多个存储器单元块上，所述列选择线平行于所述数据线延伸，

列译码器，连接到所述列选择线，

行译码器，连接到所述字线，

DQ缓存器，连接到所述DQ线，

存储器单元选择器，用于选择所述多个存储器单元中的一个，

单元阵列控制器，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，和

设置在所述多个存储器单元之间的数据总线，连接到所述多个存储器单元，平行于所述数据线延伸，用于传输所述多个存储器单元中的一个与所述数据输入输出区域之间的多毕特数据。

46.如权利要求45所述的半导体存储器，其特征在于，

所述多个存储器单元是2个存储器单元。

47.如权利要求45所述的半导体存储器，其特征在于，

所述多个存储器单元是4个存储器单元。

48.如权利要求45所述的半导体存储器，其特征在于，和包括

列选择开关，位于所述2个子块之间并连接到所述列选择线。

49.一种半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于独立于其它存储器单元地读写多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块包括一对子块、相应于每对所述子块的读数放大器和DQ线，每个所述子块包括存储器单元阵列、字线和数据线，所述字线在行方向上延伸，所述数据线在列方向上延伸，所述读数放大器和DQ线位于所述2个子块之间，所述DQ线平行于所述字线延伸，所述DQ线连接到所述读数放大器，

列选择线，设置在所述多个存储器单元块上，所述列选择线平行于所述数据线延伸，

列译码器，连接到所述列选择线，

行译码器，连接到所述字线，

DQ缓存器，连接到所述DQ线，

存储器单元选择器，用于选择所述多个存储器单元中的一个，

单元阵列控制器，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，和

设置在所述多个存储器单元之间的数据总线，连接到所述多个存储器单元，平行于所述数据线延伸，用于传输所述多个存储器单元中的一个与所述数据输入输出区域之间的多毕特数据。

50.如权利要求49所述的半导体存储器，其特征在于，

所述多个存储器单元是2个存储器单元。

51.如权利要求49所述的半导体存储器，其特征在于，

所述多个存储器单元是4个存储器单元。

52.如权利要求49所述的半导体存储器，其特征在于，和包括

列选择开关，位于所述2个子块之间并连接到所述列选择线。

53.一种测试电路，用于测试包括具有第1和第2存储器单元块的存储器单元阵列的半导体存储器，其特征在于，包括

寄存器，用于保持第1和第2测试数据，

数据写电路，同时将第1测试数据写入到所述第1存储器单元块中的第1存储器单元和将第2测试数据写入到所述第2存储器单元块中的第2存储器单元，

数据读电路，同时读存储在所述第1存储器单元块中的第1读数据和存储在所述第2存储器单元块中的第2读数据，

比较电路，比较第1读数据与第1测试数据并输出第1输出数据，并比较第2读数据与第2测试数据并输出第2输出数据，

决定电路，根据第1和第2输出数据决定第1和第2存储器单元是否为无缺陷的，当至少1个所述第1和第2输出数据表示至少1个所述第1和第2存储器单元是有缺陷时，所述决定电路输出表示有缺陷的1毕特数据，

其中，当至少1个所述第1和第2输出数据表示至少1个所述第1和第2存储器单元是有缺陷时，所述决定电路输出表示是否第1存储器单元是无缺陷的第1信号和表示是否第2存储器单元是无缺陷的第2信号。

54.如权利要求53所述的测试电路，其特征在于，还包括

锁存第1信号的第1锁存电路和锁存第2信号的第2锁存电路，其中第1和第2信号顺序地进行输出。

55.一种测试电路，用于测试包括具有多个存储器单元块的存储器单元阵列的半导体存储器，其特征在于，包括

寄存器，用于保持多个测试数据，

数据写电路，同时将测试数据写入到所述存储器单元块中的存储器单元，

数据读电路，同时读存储在所述存储器单元块中的多个读数据，

比较电路，比较读数据与测试数据并输出多个输出数据，

决定电路，根据输出数据决定存储器单元是否为无缺陷的，当至少1个所述输出数据表示至少1个所述存储器单元是有缺陷时，所述决定电路输出表示所述存储器单元是有缺陷的1毕特数据，

其中，当至少1个所述输出数据表示至少1个所述存储器单元是有缺陷时，所述决定电路输出表示是否至少1个存储器单元是无缺陷的信号。

56.如权利要求55所述的测试电路，其特征在于，还包括

锁存信号的锁存电路，其中所述信号顺序地进行输出。

57.一种数据传送系统，

具有在列方向延伸配置的多个存储块，

各存储块由按矩阵状配置的多个开关所组成的开关阵列、邻接所述开关阵列行方向的端部地配置的选择所述开关阵列的行的行译码器、邻接所述开关阵列的列方向端部地配置的沿所述行方向延伸的本地DQ线、和连接所述开关阵列的多个开关并将数据导引至所述本地DQ线的数据线构成，

其特征在于，

在所述多个存储块上沿所述列方向延伸地配置的第1端连接到所述本地DQ线的全局DQ线，

邻接所述多个存储块的所述列方向的端部地配置的选择所述多个存储块的所述开关阵列的列的列译码器，和

邻接所述多个存储块的所述列方向端部地配置的与所述全局DQ线的第2端连接的进行数据输入输出的数据输入输出电路。

58.如权利要求57所述的数据传送系统，其特征在于，

设置有设置在所述开关阵列上的列选择线。

59.如权利要求58所述的数据传送系统，其特征在于，

设置有邻接所述开关阵列端部地配置的列选择开关，所述列选择开关被连接到所述列选择线。

60.如权利要求57所述的数据传送系统，其特征在于，

设置有邻接所述开关阵列的端部地配置的寄存器，所述寄存器被连接在所述数据线与所述本地DQ线之间。

61.如权利要求57所述数据传送系统，其特征在于，

所述数据输入输出电路同时进行多毕特的数据的输入输出。

62.一种存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，包括

设置有存储器芯片，设置在所述存储器芯片上的由多个子存储器单元构成的多个主存储器单元，设置在所述存储器芯片上的与时钟同步地进行多毕特的数据输入输出的数据输入输出区域，构成所述多个主存储器单元的全部子存储器单元中二个以上的子存储器单元共同设置并在行方向上延伸的、作为所述多个主存储器单元的子存储器单元与所述数据输入输出区域之间的所述多毕特的数据通路的多个数据总线，生成所述时钟信号的CPU芯片，和将所述存储器芯片与所述CPU芯片相互连接的I/O线，

所述多个子存储器芯片包括

具有由存储单元阵列构成并设置在列方向的二个小存储块、设置在所述二小存储块间的读数放大器、和设置在所述存储单元阵列上的字线、数据线和列选择的、在列方向上配置的多个中存储块，

在所述列方向二个端部中的一方配置并连接所述列选择线的至少一个的列译码器，

在所述行方向二个端部中的一方配置并在所述中存储块各自设置一个的、连接到所述字线的行译码器，

在所述列方向二个端部中的另一方配置的DQ缓存器，和

在所述行方向二个端部中的另一方配置并控制所述多毕特的数据的读出或写入操作的单元阵列控制器，而且

所述多个子存储器单元各自按互相独立地进行所述多毕特的数据的读出或写入操作那样地构成。

63.一种存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

64.一种存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

65.一种存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

66.一种存储器系统，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个主存储器单元，用于相互独立地存储和输出与时钟信号同步的多毕特的数据，每个由多个子存储器单元组成，每个包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端，每个所述DQ缓存器提供给1个存储器单元块；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

至少提供给2个所述子块的多个数据总线，平行于所述存储器单元的行延伸，用于传输所述子存储器单元与所述数据输入输出区域之间的多毕特数据，

其中，所述输入输出区域沿着所述存储器单元的行分开，所述数据总线设置在每个所述输入输出区域的两侧并沿着所述存储器单元的列分开，所述子存储器单元设置在每个所述数据总线的两侧，

生成所述时钟信号的CPU芯片，

连接在所述存储器芯片与所述CPU芯片之间的I/O总线。

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