[go: up one dir, main page]

CN1238904C - 横向结型场效应晶体管 - Google Patents

横向结型场效应晶体管 Download PDF

Info

Publication number
CN1238904C
CN1238904C CNB028021290A CN02802129A CN1238904C CN 1238904 C CN1238904 C CN 1238904C CN B028021290 A CNB028021290 A CN B028021290A CN 02802129 A CN02802129 A CN 02802129A CN 1238904 C CN1238904 C CN 1238904C
Authority
CN
China
Prior art keywords
semiconductor layer
layer
region
impurity concentration
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB028021290A
Other languages
English (en)
Other versions
CN1496587A (zh
Inventor
原田真
弘津研一
松波弘之
木本恒畅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN1496587A publication Critical patent/CN1496587A/zh
Application granted granted Critical
Publication of CN1238904C publication Critical patent/CN1238904C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种横向结型场效应晶体管，包括由n-型掺杂区形成的n-型半导体层(3)和在n-型半导体层(3)上由p-型掺杂区形成的p-型半导体层。另外，在p-型半导体层中设置延伸到n-型半导体层(3)中的p+-型栅区层(7)，它含有p-型杂质，杂质浓度高于n-型半导体层(3)的杂质浓度，还设置n+-型漏区层(9)，与p+-型栅区层(7)隔开预定的距离，它们含有n-型杂质，杂质浓度高于n-型半导体层(3)的杂质浓度。采用这种结构，可以提供横向结型场效应晶体管在保持较高击穿电压特性的同时，使导通电阻被进一步减小。

Description

横向结型场效应晶体管
技术领域
本发明涉及横向结型场效应晶体管，特别涉及一种在保持满意的击穿电压特性同时，可使其导通电阻(ON resistance)减小的横向结型场效应晶体管。
背景技术
结型场效应晶体管(下称JFET)具有pn结，该结设在载流子所通过之沟道区的任何一侧，并从栅极加给反向偏压，以使耗尽层从所述pn结延伸至所述沟道区，从而控制该沟道区的电导，实现比如切换操作。特别是一种横向JEFT，它涉及一种载流子与器件表面平行地通过沟道区移动的JEFT。
沟道中的载流子可为电子(n-型)或空穴(p-型)。具有SiC半导体结构的JEFT其沟道区通常为n-型掺杂区。因此，为了以下叙述的方便，假设沟道中的载流子是电子，相应地，所述沟道区为n-型掺杂区。不过应该理解，所述沟道区也可以是p-型掺杂区。
图7表示一种普通JEFT的截面图(题为“碳化硅中形成的结型场效应晶体管”的美国专利US 5,264,713)。在p-型SiC基片110上，设有p+-型外延层112，该外延层上形成n--型沟道层114。在沟道层114上，设置n-型源区116和n-型漏区118，它们位于沟道124的两侧；所述源区和漏区上分别设有源极120和漏极122。在SiC基片110的背面上形成栅接触层130，该层上设有栅极(未示出)。设置沟道124的深度通过源/漏区116和118延伸至整个沟道层114。在沟道124的底部与第一导电类型的外延层112之间，在第二导电类型的外延层114中形成沟道。
外延层112中的p-型杂质浓度高于包含沟道之外延层114中n-型(杂质)的浓度，因而加给pn结的反向偏压使耗尽层向着所述沟道延伸。然后，所述耗尽层占据所述沟道，以防止通过所述沟道而来的电流，因而产生OFF态。调节所述反向偏置电流的大小，从而使控制能够引起或者不能引起所述沟道区为耗尽层所占据。于是，通过调节比如栅极与源极之间的反向偏压，能够控制电流的ON/OFF。
就大电流的ON/OFF控制而言，比如为了减少功率损耗而最好是减小导通电阻。但如果通过增大沟道的厚度或沟道层的杂质浓度而减小所述导通电阻，就会产生击穿电压特性变差的问题。
图8表示沟道、源极、漏极和栅极，用以说明横向JEFT的击穿电压特性。图9示出在击穿电压下，漏极与栅极之间的电场分布。图9所示的电场分布涉及到自p-型外延层延伸到漏极之n-型外延层中的电场分布。图9中的Emax表示耗尽层具有从漏极到pn结的距离为W时的击穿电场。Emax可由下面的表示式(1)表示，其中q表示基本电荷，Nd表示从漏极到pn结区域内n-型杂质的浓度，而εs表示半导体的介电常数。
Emax＝q Nd W/εs                             ...(1)
由于源极接地，则在发生击穿时，漏-栅电压处于它的最大值。相应地，击穿电压Vb，也即耐压由下面的表示式(2)-(4)表示，其中Vdgmax表示可加给漏极与栅极之间区域的最大电压，而Vgs表示为发生OFF态所需的栅-源电压。
Vb＝Vdgmax-Vgs                               ...(2)
Vdgmax＝q Nd W2/(2εs)                       ...(3)
Vgs＝q Nd h2/(2εs)                          ...(4)
有如下面所述那样，有两种直接减小导通电阻的方法。就这两种方法的每一种而言，都将考虑是否会使击穿电压特性得到提高，也即是否使Vb增大。
(a)使沟道的厚度h增大(而不改变杂质浓度)。
有如从(4)式所看到的，Vgs增大，并因此而如(2)式所确定的那样Vb减小，这意味着使击穿电压特性受到损害。
(b)使含有沟道的n-型外延层内的n-型杂质浓度Nd增大(Vgs不变。换句话说，在沟道的厚度h减小的同时，n-型杂质浓度增大)。
如表示式(1)所看到的那样，改变n-型外延层内的n-型杂质浓度，以增大Emax，同时从一个表示式(上面未示出)可知，使得W被减小。虽然不能从上述各式直接得出耐压Vdgmax与n-型杂质浓度之间的关系，但可如图10所示那样确定这种关系。从图10可以看出，随着所示杂质浓度的增大，耐压Vdgmax减小。
从上面的讨论可以理解，横向JEFT之导通电阻的直接减小使其击穿电压特性变差。
发明内容
本发明的目的在于提供一种横向JEFT，它被构造成在保持其较高击穿电压特性的同时可减小其导通电阻。
按照本发明的一种方案，一种横向JEFT包括：被置于半导体基片上的第一半导体层，该层含有第一导电类型的杂质；被置于所述第一半导体层上的第二半导体层，该层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层的杂质浓度；被置于所述第二半导体层上的第三半导体层，该层含有第一导电类型的杂质；在第三半导体层中彼此分开预定距离的源/漏区层，它们含有第二导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度；以及设在第三半导体层中的源/漏区层之间的栅区层，它的底部表面区域延伸到第二半导体层中，并含有第一导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度。
采用上述结构，实现电场分布为类似于平行板电容器的恒定电场，代替第一导电类型杂质与第二导电类型杂质之间的普通pn结的电场分布。于是，与普通结构的横向JEFT相比，随着保持击穿电压特性而实现降低导通电阻。
按照本发明，所述第二半导体层和第三半导体层的杂质浓度最好是基本上相同的。采用这种结构，通过最大程度地保持所耐受的电压而有效地降低所述导通电阻。
按照本发明的另一种方案，一种横向JEFT包括：被置于半导体基片上的第一半导体层，该层含有第一导电类型的杂质；被置于所述第一半导体层上的第二半导体层，该层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层的杂质浓度；在第二半导体层中彼此分开预定距离的源/漏区层，它们含有第二导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度；以及设在第二半导体层中的源/漏区层之间的栅区层，它们含有第一导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度。
采用上述结构，实现电场分布为类似于平行板电容器的恒定电场，代替第一导电类型杂质与第二导电类型杂质之间的普通pn结的电场分布。于是，与普通结构的横向JEFT相比，随着保持击穿电压特性而实现降低导通电阻。
按照本发明，所述第一半导体层顶部与栅区层底部之间的距离最好小于在第二半导体层与栅区层之间的pn结处由内建势(built-inpotential)所延伸的耗尽层的距离。采用这种结构，实现常开(normally-off)。
按照本发明，最好在第一半导体层顶部与栅区层之间的第二半导体层中设置杂质注入区，所述杂质注入区的杂质浓度与栅区层的杂质浓度基本相同，而且其电位也栅区层的基本相同。采用这种结构，更为有效地进一步减小沟道电阻。另外使导通电阻进一步减小。
按照本发明，最好设置有如上述的一个杂质注入区。采用这种结构，使沟道的厚度有效地增大，因而进一步有效地减小导通电阻。
按照本发明，所述杂质注入区顶部与栅区层底部之间的距离最好小于在第二半导体层与栅区层之间的pn结处由内建势所延伸的耗尽层的距离两倍，并且所述杂质注入区底部与第一半导体层顶部之间的距离最好小于在第二半导体层与杂质注入区之间的pn结处由内建势所延伸的耗尽层的距离。采用这种结构，实现常开。
按照本发明，最好设置至少两个有如上述的杂质注入区。采用这种结构，使沟道电阻更为有效地进一步减小。另外，也使所述导通电阻进一步被减小。
按照本发明，所述各杂质注入区中间最靠近栅区层的各杂质注入区的顶部与栅区层底部之间的距离最好小于第二半导体层与栅区层之间的pn结处由内建势所延伸的耗尽层距离的两倍；各杂质注入区之间的距离小于最好小于第二半导体层与栅区层之间的pn结处由内建势所延伸的耗尽层距离的两倍；以及所述各杂质注入区中间最靠近第一半导体层的一个栅区层的底部与第一半导体层的顶部之间的距离最好小于第二半导体层与栅区层之间的pn结处由内建势所延伸的耗尽层距离。采用这种结构，实现常开。
按照本发明的又一方案，一种横向JEFT包括：被置于半导体基片上的第一半导体层，该层含有第一导电类型的杂质；被置于所述第一半导体层上的第二半导体层，该层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层的杂质浓度；被置于所述第二半导体层上的第三半导体层，该层含有第一导电类型的杂质；在第三半导体层中彼此分开预定距离的源/漏区层，它们含有第二导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度；以及设在第三半导体层中的源/漏区层之间的栅区层，它包含一个区域，其底部表面延伸到所述第一半导体层中，还包含一个区域，它的底部表面延伸到所述第二半导体层中，它们含有第一导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度。
按照本发明，所述第二半导体层与第三半导体层的厚度最好基本相同，并且所述第三半导体层的杂质浓度最好基本上是第二半导体层杂质浓度之半。
按照本发明，所述第三半导体层的厚度最好基本上是第二半导体层厚度之半，并且第三半导体层与第二半导体层的杂质浓度最好基本相同。
采用这种结构，在加给预定的电压时，位于栅区层与漏区层之间的第三半导体层，以及与第三半导体层接触的部分第二半导体层都变成耗尽层。因此，容易实现所述横向JEFT具有较高的耐受电压，而无需增大第二半导体层的厚度以及增大电阻。
按照本发明的再一方案，一种横向JEFT包括：被置于半导体基片上的第一半导体层，该层含有第一导电类型的杂质；被置于所述第一半导体层上的第二半导体层，该层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层的杂质浓度；被置于所述第二半导体层上的第三半导体层，该层含有第一导电类型的杂质；在第三半导体层中彼此分开预定距离的源区层和漏区层，它们含有第二导电类型的杂质，其杂质浓度高于第二半导体层的杂质浓度；以及设在第三半导体层中的源区层和漏区层之间的栅区层。所述栅区层、第二半导体层和第三半导体层各自的厚度和各自的杂质浓度都被确定成，使得在加给预定的电压时，位于所述栅区层与漏区层之间的第三半导体层底以及与第三半导体层接触的部分第二半导体层能够变成耗尽层。
采用这种结构，容易实现所述横向JEFT具有较高的耐受电压，而无需增大第二半导体层的厚度以及增大电阻。
附图说明
图1是说明本发明一种横向JEFT工作原理的示意图；
图2是表示本发明第一实施例横向JEFT结构的剖面图；
图3是表示本发明第二实施例横向JEFT结构的剖面图；
图4是表示本发明第三实施例横向JEFT结构的剖面图；
图5是表示本发明第四实施例横向JEFT结构的剖面图；
图6是表示本发明第五实施例横向JEFT结构的剖面图；
图7是表示普通横向JEFT结构的剖面图；
图8以示意的方式表示普通横向JEFT，用以评估它的耐压；
图9表示在击穿电压下漏栅之间的电场分布；
图10表示加给源漏之间区域的最大电流Vdgmax与沟道区的杂质浓度之间的关系。
具体实施方式
以下参照附图描述本发明的具体实施例。图1是用以从概念上说明本发明工作原理的示意图。虽然参照图1将描述栅区与漏区之间的电场分布，但也可将同样的描述应用于栅区与源区之间的电场分布。按照本发明之横向JEFT的基本结构包括：由n-型掺杂区形成的n-型半导体层3和由在n-型半导体层3上的p-型掺杂区形成的p-型半导体层8。另外，在这个p-型半导体层8中，设置p+-型栅区层7，它延伸到n-型半导体层3中，而且其p-型杂质浓度高于n-型半导体层3的杂质浓度；还设有n+-型漏区层9，它离p+-型栅区层7预定的距离，并且其n-型杂质浓度高于n-型半导体层3的杂质浓度。
以下描述这种结构中所述p+-型栅区层7与n+-型漏区层9之间的电场分布。
n-型半导体层3的泊松方程由下式(5)表示：
Ex/x+Ey/y+Ez/z＝-ρ/ε                     ...(5)
其中
ρ表示空间电荷密度，ε表示介电常数。
若Ex等于0(Ex＝0)，则可将方程(5)表示成如下的(6)式，
Ey/y＝-ρ/ε-Ez/z                  ...(6)
然而，沿着y方向把外部电压加给这种结构，则耗尽层不仅沿着y方向延伸，还沿z方向延伸，而且实际上满足(7)式，
Ez/z＝-ρ/ε                                                         ...(7)
于是，基本满足条件Ey/y＝0，也即Ez＝常数。采用上述结构，实现类似于平行板电容器的恒定电场分布。相应地，与普通结构的横向JEFT相比，在保持耐压特性的同时，实现导通电阻减小。以下各实施例描述关于采用上面讨论之结构的横向JEFT特定结构。
第一实施例
参照图2，描述这种实施例的横向JEFT结构。这里所用的半导体基片是任何导电类型的单晶硅SiC。如图2所示，在这种单晶硅SiC基片1上，设置p--型外延层2作为第一半导体层，它含有第一导电类型的杂质。在这个p--型外延层2上，设置n-型外延层3，这是第二半导体层，它含有第二导电类型的杂质，其杂质浓度高于p--型外延层2的杂质浓度。在该n-型外延层3上，设有p-型外延层6，这是第三半导体层。
在这个p-型外延层6上，设有n+-型源区层5和n+-型漏区层9，其间有预定的距离，它们含有第二导电类型的杂质，杂质浓度高于n-型外延层3的杂质浓度。此外，在所述源区层5和漏区层9之间，设有p+-型栅区层7，它的底面延迟到n-型外延层3中，并含有第一导电类型的杂质，杂质浓度高于n-型外延层3的杂质浓度。
源极10、栅极11和漏极12分别设在所述n+-型源区层5、p+-型栅区层7和n+-型漏区层9的表面上。p+-型半导体层4设在源区层5的横向的一侧。
这里假设具有上述结构之横向JEFT的耐压为500V，n-型外延层3的厚度为1.0μm，源区层5和漏区层9的厚度(d)为0.5μm，p-型外延层6和n-型外延层3的杂质浓度同为1.2×1017cm-3，而p--型外延层2的厚度(h)为3.0μm，杂质浓度为1.0×1016cm-3。于是“Lgd”是2.2μm。对于常开型而言，“Lgs”近似等于0，而“a”小于160nm(“a”＜160nm)。
本实施例结构提供的电场分布是类似于平行板电容器的恒定电场，代替普通pn结的电场分布。因此，与普通结构的横向JEFT相比，在保持耐压的同时，实现减小导通电阻。
另外，使第二半导体层的杂质浓度等于p-型外延层6的杂质浓度，以在保持耐压的同时，最大程度地有效减小所述导通电阻。
第二实施例
参照图3，现在描述本实施例横向JEFT的结构。上述第一实施例的横向JEFT具有设在n-型外延层3上的p-型外延层6，并在该p-型外延层6中设置n+-型源区层5、n+-型漏区层9和p+-型栅区层7。按照第二实施例，横向JEFT不包含n-型外延层3上的p-型外延层6，并且，它的n+-型源区层5、n+-型漏区层9和p+-型栅区层7形成于n-型外延层3中。除上述细节外，这种结构与第一实施例的相同。
有如上述的结构也给出类似于平行板电容器之恒定电场的电场分布，代替普通pn结的电场分布。相应地，与普通结构的横向JEFT相比，在保持耐压的同时，实现减小导通电阻。
此外，使p--型外延层2的顶面与p+-型栅区层7的底面之间的距离(a)小于n-型外延层3与p+-型栅区层7之间的pn结处由内建势延伸的耗尽层距离。当栅极为OV时，由内建势延伸的外延层引起沟道的完全夹断，并因此而实现常开型。
第三实施例
参照图4描述第三实施例横向JEFT的结构。这种横向JEFT具有与第一实施例相同的基本结构，而第三实施例的一个特征在于，在p--型外延层2与p+-型栅区层7之间的n-型外延层3中设有一个杂质注入区17，该杂质注入区17具有与p+-型栅区层7几乎同样的杂质浓度和几乎同样的电势。
这种结构也给出类似于平行板电容器之恒定电场的电场分布，代替普通pn结的电场分布。相应地，与普通结构的横向JEFT相比，在保持耐压的同时，实现减小导通电阻。
另外，使这种结构中的杂质注入区17的顶面与p+-型栅区层7的底面之间的距离(a1)小于n-型外延层3与p+-型栅区层7之间的pn结处由内建势延伸的外延层距离的两倍；并使杂质注入区17的底面与p--型外延层2的顶面之间的距离(a2)小于n-型外延层3与杂质注入区17之间的pn结处由内建势延伸的耗尽层距离。于是，当栅极为0V时，由内建势延伸的外延层实现沟道的夹断，并因此而实现常开型。
第四实施例
参照图5描述这种实施例横向JEFT的结构。这种实施例横向JEFT具有与上述第三实施例横向JEFT相同的基本结构，而其特点在于，在p--型外延层2与p+-型栅区层7之间的n-型外延层3中设有多个杂质注入区17a和17b，并且杂质注入区17a和17b具有与p+-型栅区层7几乎同样的杂质浓度和同样的电势。
上述这种结构也给出类似于平行板电容器之恒定电场的电场分布，代替普通pn结的电场分布。相应地，与普通结构的横向JEFT相比，在保持耐压的同时，实现减小导通电阻。
另外，对于上述结构而言，使各杂质注入区中间最接近p+-型栅区层7的杂质注入区17a的顶面与p+-型栅区层7的底面之间的距离(a1)小于n-型外延层3与p+-型栅区层7之间的pn结处由内建势延伸的外延层距离的两倍；并使杂质注入区17a和17b中间的距离(d)小于n-型外延层3与p+-型栅区层7之间的pn结处由内建势延伸的外延层距离的两倍；还使各杂质注入区中间最接近p--型外延层2的杂质注入区17b的底面与p--型外延层2的顶面之间的距离(a2)小于n-型外延层3与杂质注入区17a和17b之间的pn结处由内建势延伸的外延层距离。于是，当栅极为OV时，由内建势延伸的外延层实现沟道的夹断，并因此而实现常开型。
第五实施例
以下描述这种实施例横向JEFT的结构。对于上述各实施例每种结构而言，为了提高器件的耐压，必须减小n-型外延层3的杂质浓度并增大它沿基片深度方向的厚度。于是，随之而来的问题是，n-型外延层3的电阻的突然增大。另外，当n-型外延层3沿基片深度方向的厚度增加时，进一步的问题是难于控制沟道的厚度。
下面通过参照图6与第一实施例的结构相比，描述这种实施例。这里要说明的是，各种与第一实施例结构相同的部件都用相同的参考符号表示，因此也就不再重复其详细描述
对于这种实施例的横向JEFT而言，为了改变为耗尽层，在加给预定的电压时，选择在p+-型栅区层7A和n+-型漏区层9之间的p-型外延层6A和部分与该p-型外延层6A接触的n-型外延层3，以及各自的杂质浓度和各自沿p+-型栅区层7A、n-型外延层3A及p-型外延层6A基片深度方向的厚度中的每一个。
特别是，按照本实施例，所述p+-型栅区层7A沿着使该p+-型栅区层7A延伸的方向(图1中的X方向)包含设置成达到p--型外延层2的区域7L和设置成达到n-型外延层3A的区域7H。
另外，p-型外延层6A具有杂质浓度(NA)和沿基片深度方向的厚度(dp)；n+-型外延层3A具有杂质浓度(ND)和沿基片深度方向的厚度(dn)；并且这些浓度和厚度被确定成具有下述关系。如果这些厚度具有dp＝dn的关系，则浓度就具有2NA＝ND的关系。如果厚度具有2dp＝dn的关系，则浓度就具有NA＝ND的关系。
在预定的电压加给位于p+-型栅区层7A与n+-型漏区层9之间的p-型外延层6A和部分与该p-型外延层6A接触的n-型外延层3A，以及各自的杂质浓度和各自沿p+-型栅区层7A、n-型外延层3A及p-型外延层6A基片深度方向的厚度中的每一个时，采用满足以上关系的结构，以改变成耗尽层。相应地，无需增大n-型外延层3A的厚度和减小电阻，就能实现具有较高耐压的横向JEFT。
虽然已如上述描述了本发明的各种实施例，但上述各实施例只是说明和示例的方式，本发明的范围并不限于这些实施例。所附各权利要求阐明了本发明的范围，这意味着同样可以包括各种改型和等效变化，它们都在本发明的范围内。
工业应用
按照本发明，提供一种横向JEFT，它在保持较高击穿电压特性的同时，具有减小了的导通电阻。

Claims (13)

1.一种横向结型场效应晶体管，它包括：
被置于半导体基片(1)上的第一半导体层(2)，该第一半导体层含有第一导电类型的杂质；
被置于所述第一半导体层(2)上的第二半导体层(3)，该第二半导体层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层(2)的杂质浓度；
被置于所述第二半导体层(3)上的第三半导体层(6)，该第三半导体层含有第一导电类型的杂质；
在第三半导体层(6)中彼此分开预定距离的源/漏区层(5，9)，所述源/漏区层含有第二导电类型的杂质，其杂质浓度高于第二半导体层(3)的杂质浓度；以及
设在第三半导体层(6)中的源/漏区层(5，9)之间的栅区层(7)，所述栅区层的底部表面延伸到第二半导体层(3)中，并含有第一导电类型杂质，其杂质浓度高于第二半导体层(3)的杂质浓度。
2.如权利要求1所述的横向结型场效应晶体管，其中，所述第二半导体层(3)和第三半导体层(6)的杂质浓度相同。
3.如权利要求1所述的横向结型场效应晶体管，其中，所述第一半导体层(2)的顶面与所述栅区层底面之间的距离小于所述第二半导体层(3)与所述栅区层之间pn结处由内建势延伸的耗尽层的距离。
4.如权利要求1所述的横向结型场效应晶体管，其中，在所述第一半导体层(2)与所述栅区层(7)之间的第二半导体层(3)中设有杂质注入区(17，17a，17b)，所述杂质注入区具有与所述栅区层(7)相同的杂质浓度和相同的电势。
5.如权利要求4所述的横向结型场效应晶体管，其中：设置一个所述杂质注入区(17)。
6.如权利要求5所述的横向结型场效应晶体管，其中：所述杂质注入区(17)的顶面与所述栅区层(7)底面之间的距离小于所述第二半导体层(3)与所述栅区层(7)之间pn结处由内建势延伸的耗尽层距离的两倍；并且
所述杂质注入区(17)的底面与所述第一半导体层(2)的顶面之间的距离小于所述第二半导体层(3)与所述杂质注入区(17)之间pn结处由内建势延伸的耗尽层距离。
7.如权利要求4所述的横向结型场效应晶体管，其中：设置至少两个所述杂质注入区(17a，17b)。
8.如权利要求7所述的横向结型场效应晶体管，其中：在所述各杂质注入区中间最接近所述栅区层(7)的一个杂质注入区(17a)的顶面与所述栅区层(7)底面之间的距离小于所述第二半导体层(3)与所述栅区层(7)之间pn结处由内建势延伸的耗尽层距离的两倍；
所述杂质注入区(17a，17b)之间的距离小于所述第二半导体层(3)与所述栅区层(7)之间pn结处由内建势延伸的耗尽层距离的两倍；并且
在所述各杂质注入区中间最接近所述第一半导体层(2)的一个杂质注入区(17b)的底面与所述第一半导体层(2)顶面之间的距离小于所述第二半导体层(3)与所述杂质注入区(17a，17b)之间pn结处由内建势延伸的耗尽层距离。
9.如权利要求1所述的横向结型场效应晶体管，其中：所述第二半导体层(3)与所述第三半导体层(6)的厚度相同；并且
所述第三半导体层(6)的杂质浓度为所述第二半导体层(3)杂质浓度的一半。
10.如权利要求1所述的横向结型场效应晶体管，其中：所述第三半导体层(6)的厚度为所述第二半导体层的厚度的一半；并且
所述第三半导体层(6)与所述第二半导体层(3)的杂质浓度相同。
11.一种横向结型场效应晶体管，它包括：
被置于半导体基片(1)上的第一半导体层(2)，该第一半导体层含有第一导电类型的杂质；
被置于所述第一半导体层(2)上的第二半导体层(3)，该第二半导体层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层(2)的杂质浓度；
在第二半导体层(3)中彼此分开预定距离的源/漏区层(5，9)，所述源/漏区层含有第二导电类型的杂质，其杂质浓度高于第二半导体层(3)的杂质浓度；以及
设在所述第二半导体层(3)中的源/漏区层(5，9)之间的栅区层(7)，所述栅区层含有第一导电类型的杂质，其杂质浓度高于所述第二半导体层(3)的杂质浓度。
12.一种横向结型场效应晶体管，它包括：
被置于半导体基片(1)上的第一半导体层(2)，该第一半导体层含有第一导电类型的杂质；
被置于所述第一半导体层(2)上的第二半导体层(3)，该第二半导体层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层(2)的杂质浓度；
被置于所述第二半导体层(3)上的第三半导体层(6)，该第三半导体层含有第一导电类型的杂质；
在第三半导体层中(6)彼此分开预定距离的源/漏区层(5，9)，所述源/漏区层含有第二导电类型的杂质，其杂质浓度高于第二半导体层(3)的杂质浓度；以及
设在第三半导体层(6)中的源/漏区层(5，9)之间的栅区层(7A)，所述栅区层包含一个区域，其底部表面延伸到所述第一半导体层(2)中，还包含另一个区域，其底部表面延伸到所述第二半导体层(3)中，所述栅区层含有第一导电类型的杂质，其杂质浓度高于所述第二半导体层(3)的杂质浓度。
13.一种横向结型场效应晶体管，它包括：
被置于半导体基片(1)上的第一半导体层(2)，该第一半导体层含有第一导电类型的杂质；
被置于所述第一半导体层(2)上的第二半导体层(3)，该第二半导体层含有第二导电类型的杂质，所述第二导电类型杂质的浓度高于第一半导体层(2)的杂质浓度；
被置于所述第二半导体层(3)上的第三半导体层(6)，该第三半导体层含有第一导电类型的杂质；
在第三半导体层(6)中彼此分开预定距离的源区层(5)和漏区层(9)，所述源区层和漏区层含有第二导电类型的杂质，其杂质浓度高于第二半导体层(3)的杂质浓度；以及
设在第三半导体层(6)中的源区层(5)和漏区层(9)之间的栅区层(7)；
其中所述栅区层(7)、所述第二半导体层(3)和所述第三半导体层(6)各自的厚度和各自的杂质浓度被确定成，使得在加给预定的电压时，位于所述栅区层(7)与漏区层(9)之间的第三半导体层(6)以及与所述第三半导体层(6)接触的部分所述第二半导体层(3)能够变成耗尽层。
CNB028021290A 2001-06-14 2002-06-11 横向结型场效应晶体管 Expired - Fee Related CN1238904C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP180173/2001 2001-06-14
JP2001180173 2001-06-14
JP180173/01 2001-06-14
JP348882/2001 2001-11-14
JP2001348882A JP3812421B2 (ja) 2001-06-14 2001-11-14 横型接合型電界効果トランジスタ
JP348882/01 2001-11-14

Publications (2)

Publication Number Publication Date
CN1496587A CN1496587A (zh) 2004-05-12
CN1238904C true CN1238904C (zh) 2006-01-25

Family

ID=26616896

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028021290A Expired - Fee Related CN1238904C (zh) 2001-06-14 2002-06-11 横向结型场效应晶体管

Country Status (8)

Country Link
US (2) US7023033B2 (zh)
EP (1) EP1396890B1 (zh)
JP (1) JP3812421B2 (zh)
KR (1) KR100467421B1 (zh)
CN (1) CN1238904C (zh)
CA (1) CA2420821C (zh)
TW (1) TW594987B (zh)
WO (1) WO2002103807A1 (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078032A (ja) * 2001-09-05 2003-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3925253B2 (ja) * 2002-03-15 2007-06-06 住友電気工業株式会社 横型接合型電界効果トランジスタおよびその製造方法
JP4122880B2 (ja) * 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
JP4610865B2 (ja) * 2003-05-30 2011-01-12 パナソニック株式会社 半導体装置及びその製造方法
JP4730097B2 (ja) * 2003-06-13 2011-07-20 住友電気工業株式会社 電界効果トランジスタ
US7180105B2 (en) * 2004-02-09 2007-02-20 International Rectifier Corporation Normally off JFET
DE102004018153B9 (de) * 2004-04-08 2012-08-23 Austriamicrosystems Ag Hochvolt-Sperrschicht-Feldeffekttransistor mit retrograder Gatewanne und Verfahren zu dessen Herstellung
US7205629B2 (en) * 2004-06-03 2007-04-17 Widebandgap Llc Lateral super junction field effect transistor
US7026669B2 (en) * 2004-06-03 2006-04-11 Ranbir Singh Lateral channel transistor
US7019344B2 (en) * 2004-06-03 2006-03-28 Ranbir Singh Lateral drift vertical metal-insulator semiconductor field effect transistor
US7105875B2 (en) * 2004-06-03 2006-09-12 Wide Bandgap, Llc Lateral power diodes
WO2006025772A1 (en) * 2004-09-01 2006-03-09 Cree Sweden Ab Lateral field effect transistor and its fabrication comprisng a spacer layer above and below the channel layer
US8004606B2 (en) 2005-09-08 2011-08-23 Silicon Image, Inc. Original scan line detection
US7449762B1 (en) 2006-04-07 2008-11-11 Wide Bandgap Llc Lateral epitaxial GaN metal insulator semiconductor field effect transistor
JP2008053534A (ja) 2006-08-25 2008-03-06 Sanyo Electric Co Ltd 接合型ｆｅｔおよびその製造方法
JP4751308B2 (ja) 2006-12-18 2011-08-17 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP5018349B2 (ja) * 2007-08-30 2012-09-05 住友電気工業株式会社 半導体装置
US7560325B1 (en) * 2008-04-14 2009-07-14 Semisouth Laboratories, Inc. Methods of making lateral junction field effect transistors using selective epitaxial growth
JP5077185B2 (ja) * 2008-10-16 2012-11-21 住友電気工業株式会社 横型接合型電界効果トランジスタおよびその製造方法
JP5564890B2 (ja) 2008-12-16 2014-08-06 住友電気工業株式会社 接合型電界効果トランジスタおよびその製造方法
JP4683141B2 (ja) * 2009-05-01 2011-05-11 住友電気工業株式会社 横型接合型電界効果トランジスタ
US8390039B2 (en) * 2009-11-02 2013-03-05 Analog Devices, Inc. Junction field effect transistor
JP5397289B2 (ja) * 2010-03-29 2014-01-22 住友電気工業株式会社 電界効果トランジスタ
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子
KR101109229B1 (ko) * 2010-05-14 2012-01-30 주식회사 케이이씨 이중 접합 게이트를 갖는 반도체 디바이스 및 그 제조 방법
JP2012109348A (ja) 2010-11-16 2012-06-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
DE102011009487B4 (de) * 2011-01-26 2017-10-19 Austriamicrosystems Ag Asymmetrischer Hochvolt-JFET und Herstellungsverfahren
US9343588B2 (en) * 2011-02-22 2016-05-17 Infineon Technologies Austria Ag Normally-off semiconductor switches and normally-off JFETs
CN103178093B (zh) * 2011-12-26 2015-10-14 上海华虹宏力半导体制造有限公司 高压结型场效应晶体管的结构及制备方法
CN103367414B (zh) * 2012-04-09 2015-10-14 上海华虹宏力半导体制造有限公司 纵向夹断的面结型场效应晶体管结构及制造方法
CN102916049B (zh) * 2012-10-30 2015-04-22 成都芯源系统有限公司 包括结型场效应晶体管的半导体器件及其制造方法
EP3091576A4 (en) * 2013-12-25 2017-11-29 Canon Kabushiki Kaisha Image pickup apparatus, image pickup system, and image pickup apparatus manufacturing method
JP6230456B2 (ja) 2014-03-19 2017-11-15 株式会社東芝 半導体装置
US9299857B2 (en) * 2014-06-19 2016-03-29 Macronix International Co., Ltd. Semiconductor device
CN104617155A (zh) * 2015-01-26 2015-05-13 上海华虹宏力半导体制造有限公司 一种改善esd防护能力的jfet
JP6718612B2 (ja) * 2016-05-27 2020-07-08 国立大学法人京都大学 ＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタ
US10079294B2 (en) * 2016-06-28 2018-09-18 Texas Instruments Incorporated Integrated JFET structure with implanted backgate
JP7074320B2 (ja) * 2017-11-16 2022-05-24 国立大学法人京都大学 ＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタ
TWI686872B (zh) * 2018-05-23 2020-03-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN110571271B (zh) * 2018-06-05 2023-08-18 世界先进积体电路股份有限公司 半导体装置及其制造方法
JP7128136B2 (ja) 2019-03-08 2022-08-30 株式会社東芝 接合型電界効果トランジスタ
US11869983B2 (en) * 2020-03-12 2024-01-09 International Business Machines Corporation Low voltage/power junction FET with all-around junction gate
EP4430672A1 (en) * 2021-11-08 2024-09-18 Search For The Next Ltd A transistor device and a method of operating thereof
US11837658B1 (en) * 2022-06-21 2023-12-05 K. Eklund Innovation Semiconductor device comprising a lateral super junction field effect transistor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3268374A (en) * 1963-04-24 1966-08-23 Texas Instruments Inc Method of producing a field-effect transistor
US3841917A (en) * 1971-09-06 1974-10-15 Philips Nv Methods of manufacturing semiconductor devices
JPS5412680A (en) * 1977-06-30 1979-01-30 Matsushita Electric Ind Co Ltd Junction-type field effect transistor and its manufacture
US4176368A (en) * 1978-10-10 1979-11-27 National Semiconductor Corporation Junction field effect transistor for use in integrated circuits
JPS5649575A (en) * 1979-09-28 1981-05-06 Hitachi Ltd Junction type field effect semiconductor
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4485392A (en) * 1981-12-28 1984-11-27 North American Philips Corporation Lateral junction field effect transistor device
DE3579154D1 (de) * 1984-10-05 1990-09-13 Analog Devices Inc Sperrschicht-fet mit niedrigem leckstrom.
US4876579A (en) * 1989-01-26 1989-10-24 Harris Corporation Low top gate resistance JFET structure
US5264713A (en) 1991-06-14 1993-11-23 Cree Research, Inc. Junction field-effect transistor formed in silicon carbide
US5342795A (en) * 1992-04-30 1994-08-30 Texas Instruments Incorporated Method of fabricating power VFET gate-refill
JP3109274B2 (ja) * 1992-08-31 2000-11-13 日本電気株式会社 半導体装置およびその製造方法
US5378642A (en) 1993-04-19 1995-01-03 General Electric Company Method of making a silicon carbide junction field effect transistor device for high temperature applications
JPH0730111A (ja) 1993-07-15 1995-01-31 Hitachi Ltd 絶縁ゲート形電界効果トランジスタ
DE19644821C1 (de) 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
EP0981166A3 (en) * 1998-08-17 2000-04-19 ELMOS Semiconductor AG JFET transistor
ITTO980785A1 (it) 1998-09-16 2000-03-16 M A C S P A Elemento strutturale per un autoveicolo.
DE19844531B4 (de) * 1998-09-29 2017-12-14 Prema Semiconductor Gmbh Verfahren zur Herstellung von Transistoren

Also Published As

Publication number Publication date
CA2420821C (en) 2011-08-09
EP1396890A1 (en) 2004-03-10
KR100467421B1 (ko) 2005-01-27
US7023033B2 (en) 2006-04-04
CN1496587A (zh) 2004-05-12
CA2420821A1 (en) 2002-12-27
JP2003068762A (ja) 2003-03-07
JP3812421B2 (ja) 2006-08-23
EP1396890A4 (en) 2007-10-10
WO2002103807A1 (en) 2002-12-27
US20060118813A1 (en) 2006-06-08
US7528426B2 (en) 2009-05-05
EP1396890B1 (en) 2013-08-21
TW594987B (en) 2004-06-21
KR20030027025A (ko) 2003-04-03
US20030168704A1 (en) 2003-09-11

Similar Documents

Publication Publication Date Title
CN1238904C (zh) 横向结型场效应晶体管
CN1215570C (zh) Mos晶体管组件
CN1790714A (zh) 半导体器件及制造其的方法
CN1505170A (zh) SiC-MISFET及其制造方法
CN1950947A (zh) 半导体器件
US20060256487A1 (en) Semiconductor superjunction device
CN1695255A (zh) 半导体部件及其制造方法
CN107452800A (zh) Ldmos晶体管及相关系统和方法
CN1494160A (zh) 功率半导体元件
CN1449057A (zh) 场效应晶体管及其应用器件
CN1379479A (zh) 电力半导体器件
CN104299995A (zh) 半导体装置
JP2012064849A (ja) 半導体装置
CN1906767A (zh) 半导体装置及其制造方法
CN1177373C (zh) 半导体器件及其制造方法
CN1763974A (zh) 半导体器件及其制造方法
CN101036235A (zh) 设计带隙的mos栅功率晶体管
CN1293644C (zh) 半导体器件
CN1794468A (zh) 半导体器件
CN104078494B (zh) 功率半导体设备及其制作方法
CN1292932A (zh) 静电感应晶体管及其制造方法和电能转换装置
CN1925158A (zh) 半导体装置
CN1407609A (zh) 在绝缘衬底上形成的场效应晶体管以及其集成电路
CN1799144A (zh) 半导体器件的端子结构及其制造方法
CN1890813A (zh) 沟槽栅极场效应器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060125

Termination date: 20180611