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CN1216419C - 布线基板、具有布线基板的半导体装置及其制造和安装方法 - Google Patents

布线基板、具有布线基板的半导体装置及其制造和安装方法 Download PDF

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CN1216419C
CN1216419C CN001316486A CN00131648A CN1216419C CN 1216419 C CN1216419 C CN 1216419C CN 001316486 A CN001316486 A CN 001316486A CN 00131648 A CN00131648 A CN 00131648A CN 1216419 C CN1216419 C CN 1216419C
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Abstract

一种半导体装置，在由多层布线层形成的多层布线基板的制造工序中，由金属板形成的基体产生力学上的约束，制造中的各层的平面度由金属板的平面度高度保持，可以抑制层构造的弯曲发生。优选其基层具有缓冲性。应变少的多层布线层可以将其厚度做薄，可以缩短布线间距，降低制造成本。在多个金属层和多个应力吸收层形成的基层上，隔离高度增大，可进一步具有缓冲效果，大幅度降低成本和提高布线间距的微细化后的成品率。

Description

布线基板、具有布线基板的半导体装置 及其制造和安装方法
技术领域
本发明涉及一种布线基板、具有布线基板的半导体装置及其制造方法、在半导体装置的布线基板上的安装方法，特别涉及一种在多层化的布线基板上安装了倒装片型半导体芯片的布线基板、具有布线基板的半导体装置及其制造方法、安装方法。
背景技术
近来，作为可进行高密度安装的半导体装置，倒装片型半导体装置的重要性越来越高。图52为表示现有的倒装片型半导体装置。倒装片型半导体芯片101包括在其周边部或者活性区域上给定区域排列配置所形成的外部端子(图中未画出)、设置在其外部端子上的、由焊锡、Au、Sn-Ag系合金等金属材料所构成的凸出状的凸块102。
如图53所示，该倒装片型半导体芯片101被安装在具有和凸块配置模样相同模样的电极焊盘(图中未画出)的多层布线基板103上。通常，作为凸块的材料采用焊锡时，经过使用助焊剂(Flux)的IR回流工艺，将倒装片型半导体芯片101安装在多层布线基板103上。安装了半导体芯片101的多层布线基板103通过外部端子(图中未画出)安装在印刷电路板上。
在这样的安装方法中，由于多层布线基板与倒装片型半导体芯片101之间的线膨胀系数不同，存在着安装可靠性中特别是温度周期特性的劣化的问题。为了解决该问题，在此以前采用以下的措施。
首先，第一方法是，作为多层布线基板，采用和半导体芯片的硅的线膨胀系数差别小的AIN、莫来石、玻璃陶瓷等陶瓷系材料的方法。该方法，虽然从提高安装可靠性的观点看是有效果的，作为多层布线基板的材料由于使用了高价的陶瓷系材料，适用范围仅限定于高端的超级计算机、大型计算机等特定用途中。
作为第二方法，是采用虽然比半导体芯片的硅的线膨胀系数要大，但比较便宜的有机系材料构成的多层布线基板的方法。在该方法中，在半导体芯片和多层布线基板之间设置了未充满树脂。其结果，作用在半导体芯片和多层布线基板之间相连接的凸块部分上的剪应力由覆盖在凸块上的未充满树脂分散，从而提高安装可靠性。
作为使用了在第二方法中所采用的有机材料的多层布线基板，在凸块配列模样的最小间距和个数之间的关系上，通常采用被称为复合基板的多层布线基板。该复合基板的制造方法如图54至图59所示。
首先，如图54所示，在FR4、FR5、BT基板等所代表的绝缘性的环氧树脂玻璃系基板104的两面上粘贴10～40μm的给定厚度的铜箔105，进行模样化处理。然后，为了让基板两面的铜箔层电连接，用钻头在基板上钻孔，进行通孔电镀处理后形成贯通孔部106。在该贯通孔部106中充填绝缘性通孔埋入用树脂，确保后工序的过程稳定性以及基板的质量稳定性。这成为核心基板。
然后，如图55所示，在铜布线模样上形成绝缘性树脂108，用光刻胶技术的化学蚀刻法或者激光加工技术等在给定的位置上形成绝缘性树脂开口部109。
然后，如图56所示，用溅射法或者无电解镀铜法形成Ti/Cu等金属薄膜层110。然后，如图57所示，在金属薄膜层110上形成厚度20～40μm程度的光刻胶111或者干薄膜，经过暴光、显影处理进行模样化。然后，如图58所示，以金属薄膜层110作为通电层，通过镀电解铜处理形成布线模样部112。然后，如图59所示，将光刻胶或者干薄膜剥离后，以布线模样部112作为掩膜，通过湿蚀刻处理除去金属薄膜层110，让布线模样部在电上独立。重复以上图54至图59所示的工序，根据需要形成6层、8层的多层布线的复合基板。
在第二方法所用的多层布线基板，比较便宜，采用通孔形成的加工性优异的环氧树脂玻璃系基板形成，但是，由于环氧树脂玻璃系基板和半导体芯片之间热膨胀系数的差别大，两者之间产生应力，降低连接的可靠性。为此，为了缓和该应力，在环氧树脂玻璃系基板上形成的布线模样具有10～30μm程度的厚度。因此，进行布线模样化时作为掩膜所用的光刻胶或者干薄膜需要20～40μm程度的厚度。其结果，暴光、显影工序的模样间距以及布线模样间距最小也要30μm程度，存在着不利于多层布线基板的高密度化和基板外型的小型化的问题。
这样，由于现有的多层布线基板使用环氧树脂玻璃系基板，在具有必要的再布线功能的情况下不能缩小多层布线基板的外形尺寸。为此，尽管基板本身便宜，从一张大板可以制造的多层布线基板的张数减少，从而降低多层布线基板的成本是困难的。又，在环氧树脂玻璃系基板中，构成多层布线层的绝缘性树脂108形成时的应力引起产生弯曲。进一步，由于安装时的多层布线基板和印刷电路板之间的热膨胀系数的差异引起的应力，存在着两者之间的连接的可靠性劣化的问题。
发明内容
本发明的目的在于在金属板上形成多层布线层，在解决这些问题的同时，提供一种高可靠性的多层布线基板。
本发明的半导体装置，其特征是包括：互连板；牢固地固定在所述互连板上并且为防止所述互连板弯曲而其刚性比所述互连板要高的高刚性板，所述高刚性板的整个内部没有任何部分互连。其中，所述互连板由具有多层互连结构的多层互连板组成；所述高刚性板由金属、合金或由陶瓷制成；所述互连板的基材是有机绝缘材料，例如聚合树脂材料。
作为另一种形式，在上述半导体装置中，其特征是包括：具有第一和第二表面的互连板；安装在所述互连板第一表面的至少一个半导体芯片；牢固固定在所述互连板第二表面上并且为防止所述互连板弯曲而其刚性比所述互连板要高的高刚性板，所述高刚性板的整个内部没有任何部分互连。其中，所述互连板由具有多层互连结构的多层互连板组成；所述高刚性板由金属、合金或由陶瓷制成；所述互连板的基材是有机材料，例如聚合树脂材料。
另外，在上述的半导体装置中，其特征是所述至少一个半导体芯片通过多个凸块连接到所述互连板的所述第二表面上。并且，还包括为密封所述至少一个半导体芯片和所述多个凸块而设置在所述互连板的所述第一表面上的密封树脂材料。
另外，在上述的半导体装置中，其特征是还包括安装在所述至少一个半导体芯片上的至少一个散热器。
本发明的另一半导体装置，其特征是包括：具有第一和第二表面的互连板；安装在所述互连板第一表面的至少一个半导体芯片；具有与所述互连板第二表面接触的第一表面，至少有一个外部电极的第二表面的缓冲层，所述缓冲层在所述互连板和所述至少一个外部电极之间至少有一个电触点，并且所述缓冲层能吸收和/或释放施加到所述至少一个外部电极上应力以避免所述互连板承受所述应力。其中，所述互连板由具有多层互连结构的多层互连板组成；所述至少一个外部电极由多个外部电极组成。并且所述外部电极为焊料球、针状电极、线圈弹簧电极或常规柱状电极。其中，所述常规柱状电极为从底到顶水平截面面积均为一致的直柱状电极或者所述常规柱状电极为水平截面面积向着中间减小的中间收缩柱状电极。
另外，在上述的半导体装置中，其特征是所述缓冲层包括具有固定在所述互连板的外部电极焊盘上的第一端和直接固定所述外部电极上的第二端的多个常规柱状导电层。并且所述多个常规柱状导电层由金属制成。
另外，在上述的半导体装置中，其特征是所述缓冲层包括：具有固定在所述互连板的外部电极焊盘上的第一端和直接固定所述外部电极上的第二端的多个常规柱状导电层；填充到所述多个常规柱状导电层之间的空隙内、其刚性比所述多个常规柱状导电层要小、并且环绕所述多个常规柱状导电层而与所述多个常规柱状导电层紧密接触的应力吸收层。其中，所述多个常规柱状导电层由金属制成以及所述应力吸收层由有机绝缘材料制成。
另外，在上述的半导体装置中，其特征是所述缓冲层包括：具有固定在所述互连板的外部电极焊盘上的第一端和直接固定所述外部电极上的第二端的多个常规柱状导电层、具有多个孔的支撑板，所述各孔中插有带外部电极的所述多个常规柱状导电层；所述支撑板平行于所述互连板的第二表面延伸，在所述支撑板与所述互连板的第二表面之间形成间隙；填充所述间隙并在所述多个常规柱状导电层及所述外部电极部分周围的支撑密封树脂材料，使所述支撑密封树脂材料与所述多个常规柱状导电层及所述外部电极部分紧密接触，以支撑各外部电极。
另外，在上述的半导体装置中，其特征是所述支撑密封树脂材料的刚性比所述多个常规柱状导电层要小，因而能吸收和/或释放施加到所述外部电极上的应力。其中，所述多个常规柱状导电层由金属制成以及所述支撑密封树脂材料由有机绝缘材料制成。
另外，在上述的半导体装置中，其特征是还包括为支撑所述外部电极而设置在所述缓冲层第二表面上的支撑层。并且所述支撑层还包括：具有多个孔的支撑板，所述各孔中插有所述外部电极，所述支撑板平行于所述缓冲层的第二表面延伸，在所述支撑板与所述缓冲层第二表面之间形成间隙；填充所述间隙和所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述外部电极周围部分紧密接触，以支撑各外部电极。
另外，在上述的半导体装置中，其特征是所述至少一个半导体芯片通过多个凸块连接到所述互连板的所述第二表面上。并且还包括为密封所述至少一个半导体芯片和所述多个凸块而设置在所述互连板的所述第一表面上的密封树脂材料或下填充树脂材料，以及还包括设置在所述至少一个半导体芯片上的至少一个散热器。另外，还包括在所述缓冲层的周边区域延伸的加强板；设置在所述至少一个半导体芯片和所述加强板上的至少一个散热器。
本发明的另一半导体装置，其特征是包括：具有第一和第二表面的互连板；安装在所述互连板第一表面上的至少一个半导体芯片；固定到所述互连板第二表面上的外部电极焊盘上的外部电极；为支撑所述外部电极而设置在所述互连板第二表面上的支撑层。
另外，在上述的半导体装置中，其特征是所述支撑层还包括：具有多个孔的支撑板，所述各孔中插有所述外部电极，所述支撑板平行于所述缓冲层的第二表面延伸，在所述支撑板与所述缓冲层第二表面之间形成间隙；填充所述间隙和所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述外部电极周围部分紧密接触，以支撑各外部电极。并且所述至少一个半导体芯片通过多个凸块连接到所述互连板的所述第二表面上以及还包括为密封所述至少一个半导体芯片和所述多个凸块电极而设置在所述互连板的所述第一表面上的密封树脂材料。另外，还包括设置在所述至少一个半导体芯片上的至少一个散热器以及为密封所述至少一个半导体芯片和所述多个凸块而设置在所述互连板的所述第一表面上的下填充树脂材料。并且还包括：在所述缓冲层的周边区域延伸的加强板；设置在所述至少一个半导体芯片和所述加强板上的至少一个散热器。
另外，在上述的半导体装置中，其特征是所述外部电极通过多个常规柱状导电层连接到所述互连板的所述第二表面上的外部电极焊盘上，所述支撑层还包括：具有多个孔的支撑板，所述各孔中插有带外部电极的所述多个常规柱状导电层；所述支撑板平行于所述互连板的第二表面延伸，在所述支撑板与所述互连板的第二表面之间形成间隙；填充所述间隙并在所述多个常规柱状导电层及所述外部电极部分周围的支撑密封树脂材料，使所述支撑密封树脂材料与所述多个常规柱状导电层及所述外部电极部分紧密接触，以支撑各外部电极。其中，所述支撑密封树脂材料的刚性比所述多个常规柱状导电层要小，因而能吸收和/或释放施加到所述外部电极上的应力。例如，所述支撑密封树脂材料由有机绝缘材料制成。还有，所述多个常规柱状导电层由金属制成。
另外，在上述的半导体装置中，其特征是所述外部电极为焊锡球、针状电极、线绕弹簧电极或常规柱状电极。
本发明的一种形成互连板的方法，其特征是包括在形成所述互连板期间，所述互连板保持牢固地固定到比所述互连板的刚性要高的高刚性板上，以防止所述互连板弯曲，所述高刚性板的整个内部没有任何部分互连。
另外，在上述的半导体装置中，其特征是所述互连板由具有多层互连结构的多层互连板组成以及还包括在所述高刚性板上制成所述互连板之后，从所述互连板上完全除去所述高刚性板的步骤。并且所述高刚性板由金属、合金或陶瓷制成。另外，所述互连板的基材是有机绝缘材料，例如聚合树脂材料。
另外，在上述的半导体装置中，其特征是还包括在所述高刚性板上制成所述互连板之后，为在所述互连板上形成所述多个常规柱状导电层而从所述互连板上有选择地除去所述高刚性板的步骤；以及包括在所述多个常规柱状导电层上形成外部电极，以便让所述外部电极通过多个常规柱状导电层与所述互连板相连的步骤；以及包括形成其刚性比所述多个常规柱状导电层要小的应力吸收层，该吸收层填充所述常规柱状导电层之间的间隙，使所述应力吸收层环绕所述多个常规柱状导电层，从而使所述应力吸收层与所述常规柱状导电层紧密接触的步骤；以及包括在所述多个常规柱状导电层上形成外部电极，以便让所述外部电极通过所述常规柱状导电层与所述互连板电连接的步骤。并且，还包括以下步骤：形成具有多个孔的支撑板，所述孔内插有所述外部电极，使所述支撑板平行于所述缓冲层的第二表面，在所述支撑板与所述缓冲层的第二表面之间形成间隙；形成填充所述间隙和所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述外部电极的周围部分紧密接触，以支撑各外部电极。
另外，在上述的半导体装置中，其特征是还包括以下步骤：
从所述互连板上完全除去所述高刚性板；形成具有多个孔的支撑板，所述孔内插有所述外部电极，使所述支撑板平行于所述缓冲层的第二表面，在所述支撑板与所述缓冲层的第二表面之间形成间隙；形成填充所述间隙和所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述外部电极的周围部分紧密接触，以支撑各外部电极。另外，还包括以下步骤：在所述高刚性板上制成所述互连板之后，从所述互连板上完全除去所述高刚性板；利用粘接剂将多个常规柱状导电层连接到所述互连板上；在所述多个常规柱状导电层上形成外部电极，以便让所述外部电极通过所述常规柱状导电层与所述互连板电连接；以及还包括以下步骤：形成具有多个孔的支撑板，所述孔内插有带所述外部电极的多个常规柱状导电层，所述支撑板平行于所述互连板的第二表面延伸，在所述支撑板与所述互连板的第二表面之间形成间隙；形成填充所述间隙和所述多个常规柱状导电层及所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述多个常规柱状导电层及所述外部电极的周围部分紧密接触，以支撑各外部电极。
另外，在上述的半导体装置中，其特征是还包括以下步骤：在所述互连板上安装所述至少一个半导体芯片；从所述互连板上完全除去高刚性板以及还包括以下步骤：在所述互连板上安装所述至少一个半导体芯片；在所述至少一个半导体芯片上形成至少一个散热器；从所述互连板上完全除去高刚性板。并且还包括以下步骤：在所述互连板上安装所述至少一个半导体芯片；从所述互连板上有选择地除去高刚性板，以便在所述互连板上形成多个常规柱状导电层以及还包括以下步骤：在所述互连板上安装所述至少一个半导体芯片；在所述至少一个半导体芯片上形成至少一个散热器；从所述互连板上有选择地除去高刚性板，以便在所述互连板上形成多个常规柱状导电层。
具体地说，本发明的半导体装置的制造方法，其特征是包括在金属板上选择性形成外部电极焊盘的工序、形成与上述外部电极焊盘对应的位置上具有第1开口的第1绝缘层的工序、形成通过上述第1开口与上述外部电极焊盘电连接的布线层的工序、形成在与上述布线层对应的位置上具有第2开口的第2绝缘层的工序、形成通过上述第2开口与上述布线层电连接并且与半导体芯片的外部电极端子连接的焊盘电极的工序、将上述金属板完全蚀刻除去的工序。
在本发明的半导体装置的制造方法中，包括在金属板上形成多层布线层的工序，即使在制造中的热处理等过程中在布线层中产生了应力，由于布线层固定在高刚性的金属板上，可以抑制弯曲，确实地形成微细模样。
这样，由于不介入和半导体芯片的热膨胀系数的差异大的环氧树脂玻璃基板，而将半导体芯片安装到印刷电路板上，因而没有必要增大以缓冲半导体芯片和环氧树脂玻璃基板之间的应力为目的的布线模样的膜厚。
本发明的半导体装置，其特征是包括外部电极焊盘、设置在上述外部电极焊盘上在与上述外部电极焊盘对应的位置上具有第1开口的第1绝缘层、通过上述第1开口与上述外部电极焊盘电连接的设置上述第1绝缘层上的布线层、设置在上述布线层上在与上述布线层对应的位置上具有第2开口的第2绝缘层、通过上述第2开口与上述布线层电连接并且包括与半导体芯片的外部电极端子连接的焊盘电极的布线基板、与上述外部电极焊盘电连接、针对每一上述外部电极焊盘独立设置、一端与上述外部电极焊盘连接的柱状导电体。
本发明的半导体装置包括一端与外部电极焊盘连接的柱状导电体，该柱状导电体具有缓和半导体装置与印刷电路板之间的应力的效果，可以提高两者之间连接的可靠性。
附图说明
下面对附图进行简要说明。
图1为表示依据本发明的半导体装置的实施例的截面图。
图2为图1的仰视图。
图3为表示多层布线层的一部分的截面图。
图4为表示依据本发明的半导体装置的制造方法的实施例的截面图。
图5为表示图4的下一步的截面图。
图6为表示图5的下一步的截面图。
图7为表示图6的下一步的截面图。
图8为表示图7的下一步的截面图。
图9为表示图8的下一步的截面图。
图10为表示图9的下一步的截面图。
图11为表示图10的下一步的截面图。
图12为表示图11的下一步的截面图。
图13为表示图12的下一步的截面图。
图14为表示图13的下一步的截面图。
图15为表示图14的下一步的截面图。
图16为表示图15的下一步的截面图。
图17为表示图16的下一步的截面图。
图18为表示图17的下一步的截面图。
图19为表示图18的下一步的截面图。
图20为表示最终产品的的截面图。
图21为表示依据本发明的半导体装置的另一实施例的截面图。
图22(a)、(b)为表示制造的各步骤的截面图。
图23为表示下一步的截面图。
图24为表示再下一步的截面图。
图25为表示再下一步的截面图。
图26为表示再下一步的截面图。
图27为表示依据本发明的半导体装置的又一实施例的截面图。
图28为表示图27的仰视图。
图29为表示制造的步骤的截面图。
图30为表示依据本发明的半导体装置的又一实施例的截面图。
图31为表示依据本发明的半导体装置的又一实施例的截面图。
图32为表示依据本发明的半导体装置的又一实施例的截面图。
图33为表示制造的步骤的截面图。
图34为表示下一步的截面图。
图35为表示图32的一部分的截面图。
图36为表示依据本发明的半导体装置的又一实施例的截面图。
图37为表示制造的步骤的底面图。
图38为表示下一步的截面图。
图39为表示依据本发明的半导体装置的又一实施例的截面图。
图40为表示依据本发明的半导体装置的又一实施例的截面图。
图41为表示依据本发明的半导体装置的制造方法的另一实施例的截面图。
图42为表示依据本发明的半导体装置的又一实施例的截面图。
图43为表示制造的步骤的截面图。
图44为表示下一步的截面图。
图45为表示再下一步的截面图。
图46为表示再下一步的截面图。
图47为表示依据本发明的半导体装置的又一实施例的截面图。
图48为表示依据本发明的半导体装置的又一实施例的截面图。
图49为表示依据本发明的半导体装置的又一实施例的截面图。
图50为表示依据本发明的半导体装置的又一实施例的截面图。
图51为表示依据本发明的半导体装置的又一实施例的截面图。
图52为表示公知的倒装片型半导体装置的正视图。
图53为表示公知的倒装片型半导体装置的安装的正视图。
图54为表示公知的倒装片型半导体装置的制造方法的截面图。
图55为表示图54的下一步的截面图。
图56为表示图55的下一步的截面图。
图57为表示图56的下一步的截面图。
图58为表示图57的下一步的截面图。
图59为表示图58的下一步的截面图。
图中，2-半导体装置(半导体芯片)、3-布线层、多层布线层(第2基板层)、4-缓冲层(第1基板层)、5-2-第1绝缘层、11、11’-复数金属层(导电体)、12、12’-复数应力吸引层、13-焊锡球、14-凸块电极(外部电极端子)、16-金属板、17-外部电极焊盘、19-第1开口、23-焊盘电极、24、9-2-第2绝缘层、41-热传导性粘接剂、42-放热体、44-增强板、51-支撑体、71、71’-导电性支柱。
具体实施方式
实施例1
图1为表示依据本发明的倒装片型半导体装置的实施例1。半导体芯片2到装在由多层布线层3构成的多层布线基板上。图2为表示图1所示的半导体装置32从焊锡球13一侧的底面观察的俯视图。
多层布线层3，如图3所示，由第1布线层5、第2布线层6、第3布线层7、第4布线层8、第5布线层9形成。第2布线层6在第1布线层5的上面侧、第3布线层7在第2布线层6的上面侧、第4布线层8在第3布线层7的上面侧、第5布线层9在第4布线层8的上面侧分别形成。
第1布线层5由第1布线层布线部5-1、第1布线层绝缘层5-2和第1布线层连接层5-3形成。第2布线层6由第2布线层布线部6-1、第2布线层绝缘层6-2和第2布线层连接层6-3形成。第3布线层7由第3布线层布线部7-1、第3布线层绝缘层7-2和第3布线层连接层7-3形成。第4布线层8由第4布线层布线部8-1、第4布线层绝缘层8-2和第4布线层连接层8-3形成。第5布线层9由第5布线层布线部9-1和第5布线层绝缘层9-2(后述的阻焊层)形成。多个布线部通过多个连接层分别连接。
在该多层布线层3中，其上面层与倒装片型半导体芯片2电连接。半导体芯片2在其下面侧形成有多个凸块电极14，通过这些凸块电极14与第5布线层布线部9-1电连接。半导体芯片2和第5布线层9由绝缘性树脂覆盖层15所覆盖以便进行保护。
图4～图20为表示本实施例的半导体装置的制造方法。如图4所示，金属板16为做成半导体圆片形状的铜板。使用金属板的理由是因为具有充分的刚性。作为金属板16的材料，除铜以外，也可以采用以Ni、Al、W、Mo、Au、Ag、Pt为主要成分的金属材料或者不同金属的复合材料、陶瓷以外的其他高刚性材料。
然后，如图5所示，在金属板16的上面通过溅射法形成成为连接金属层的Ti、Cr、Mo、W系合金的薄膜，然后通过溅射法等形成成为电极材料的Cu、Al或者Ni等的薄膜。然后通过光刻胶的暴光、显影处理、湿蚀刻法或者使用等离子表面处理技术的干蚀刻，将先前形成的薄膜模样化形成外部电极焊盘17。又，当外部电极焊盘间距不是窄间距时，也可以在金属板16上涂上光刻胶，在施行暴光、显影处理后，进行采用Cu、Ni等材料的电镀处理形成。
然后，如图6所示，在金属板16和外部电极焊盘部17的上面，形成绝缘性树脂薄膜层18。绝缘性树脂薄膜层18是由液状的绝缘性材料的自旋涂敷法、或者流用等离子表面处理技术的CVD(Chemical VaporDeposition)法、PVD(Physical Vapor Deposition)法所形成的聚酰亚胺树脂。
此外，作为绝缘性树脂薄膜层18，除了聚酰亚胺树脂以外，也可以由以SiO2系无机材料、环氧系树脂、硅系树脂、聚烯烃系树脂、氰酸酯系树脂、醛酚系树脂、萘系树脂等有机系材料的任一个为主要成分所构成。特别是在形成1.0μm以下的微细模样时，优选采用可以使用半导体的扩散过程的SiO2系无机材料。
然后，如图7所示，将外部电极焊盘部17上的绝缘性树脂薄膜层18一部分除去，形成绝缘性树脂薄膜开口部19。首先，将光刻胶涂敷在外部电极焊盘部17上，进行暴光、显影处理。然后，当绝缘性树脂薄膜层18是由可以用化学蚀刻的物质构成时采用湿蚀刻，或者当绝缘性树脂薄膜层18是由不可以用化学蚀刻的物质构成时采用流用等离子表面处理技术的干蚀刻进行处理，形成绝缘性树脂薄膜开口部19。
然后，如图8所示，在外部电极焊盘部17和绝缘性树脂薄膜层18的上侧的整个面上，用溅射法形成对于外部电极焊盘部17成为金属薄膜层21的连接金属层的Ti、Cr、Mo、W系合金的薄膜。之后，在该连接金属层的上面采用溅射法、CVD法无电解电镀法等形成成为电极材料的Cu、Al或者Ni等的薄膜，作为金属薄膜21。
然后，以光刻胶作为掩膜，用湿蚀刻法，或者流用等离子表面处理技术的干蚀刻技术，对金属薄膜21模样化，形成图9所示的金属薄膜布线部22。外部电极焊盘部17相当于图3所示的第1布线层布线部5-1，金属薄膜布线部22相当于图3所示的第2布线层6的第2布线层布线部6-1和第1布线层连接层5-3。又，当金属薄膜布线部22的模样间距粗时，在形成金属薄膜层21之后，由光刻胶形成金属薄膜布线模样，也可以由Cu电镀处理形成布线模样。在上述布线模样的形成过程中，光刻胶的厚度以及金属薄膜布线部可以做到1μm以下。
然后，进行光刻胶的剥离，和以布线模样为掩膜的金属薄膜层的蚀刻处理，形成金属薄膜布线部22。然后，如图10～图14所示，由分别给定的模样重复从绝缘性树脂薄膜层18的形成到金属薄膜布线部22的形成的工序，形成给定的多层布线构造，形成直到图3所示的多层布线层3的第4布线层8。
然后，如图15所示，由金属薄膜布线形成技术，在第4布线层8的上层，与倒装片型半导体芯片的凸块电极模样对应的位置上形成焊盘电极部23。焊盘电极部23相当于第5布线层9的第5布线层布线部9-1。
然后，为了保护包含焊盘电极部23的多层布线层3，形成图16所示的阻焊膜24。阻焊膜24如已述那样，相当于第5布线层绝缘层9-2，在与焊盘电极部23对应的位置上设置开口部24a(设置在阻焊膜24上的开口、第2开口)。该开口部，当阻焊膜24由非感光性材料形成时，以光刻胶为掩膜，实施湿蚀刻法或者流用等离子表面处理技术的干蚀刻形成。又，当阻焊膜24由感光性材料形成时，就此进行暴光、显影处理形成。
作为阻焊膜，使用在环氧系树脂中加入了氧化硅的微细粉末等无机填料的有机系绝缘性材料。此外，也可以选择对外部机械应力强、对Flux洗涤液或者镀Au液的耐性大、与未充满材等封接材料的密封特性优异的材料。
又，多层布线构造中的绝缘性树脂薄膜层18当对机械应力和化学应力有高可靠性时，也可以省略阻焊膜24的形成。
在这些工序之后，如图17所示，用蚀刻将金属板16全部除去。
然后，在多层布线构造的最下层的外部电极焊盘17上，以及最上层的焊盘电极部23上，分别实施Ni/Au、Zn/Ni/Au等无电解电镀处理。这样，可以提高后述的对外部电极焊盘17的焊锡球13的安装性和对多层布线层3的半导体芯片的安装特性。在上述电镀处理后，对于形成多个单位多层布线基板的多层布线基板的集合体，对每一单位多层布线基板进行电特性试验。优选仅仅在根据该电特性试验判定为电气上是合格品的单位多层布线基板上安装后述的合格品的倒装片型半导体芯片。
然后，如图18所示，在多层布线层3的最上层的焊盘电极23的上侧，倒装上倒装片型半导体芯片2。半导体芯片2上，在其下面侧安装凸块电极14，多个凸块电极14分别与多个焊盘电极23电连接。如果凸块电极14是以Sn、Pb等金属材料为主要成份的焊锡时，可以用使用助焊剂(Flux)的加热回流工序进行倒装。如果凸块电极14是以Au、In等金属材料为主要成份时，可以用热压接方式进行倒装。
然后，如图19所示，为了保护倒装片连接部分以及多层布线层3，将半导体芯片2的侧面、倒装片连接部以及多层布线层3的露出区域用绝缘性树脂31覆盖。在该覆盖工序中，使用引入了真空封接技术的注入树脂注入技术、或者转换封接技术。
绝缘树脂31由环氧系树脂、硅系树脂、聚酰亚胺系树脂、聚烯烃系树脂、氰酸酯系树脂、酚醛系树脂、萘系树脂的任一树脂为主要成分所构成。
然后，在外部电极焊盘部17上直接形成作为外部端子的焊锡球13。焊锡球13是以Sn、Pb等金属材料为主要成份。又，本发明的焊锡球是由包含铅的焊锡球的、具有低温熔融、热传导率高且迅速固化的性质的、以及表面张力强外部电极焊盘部表面上球上固化的性质的电传导材料所形成。
然后，如图20所示，利用切割刀片，对倒装片型半导体装置进行切割处理，制作成多个倒装片型半导体装置。
然后，倒装片型半导体装置的半导体芯片2的背面(图中为上面)上，通过放热性粘接剂层41，安装散热器42，获得图1所示的半导体装置32。在半导体芯片2上所产生的热，通过放热性粘接剂层41，从散热器42的广阔表面散热。
散热器42是由以Cu、Al、W、Mo、Fe、Ni、Cr等金属材料为主要成分所构成，或者由氧化铝、ALN、SiC、莫来石等陶瓷材料构成。放热性粘接剂层41是以环氧系树脂、硅系树脂、聚酰亚胺系树脂、聚烯烃系树脂、氰酸酯系树脂、酚醛系树脂、萘系树脂的任一树脂为主要成分，由Ag、Pb、Cu、Al、Mo、W、金刚石、氧化铝、ALN、莫来石、BN、SiC等陶瓷材料所构成。
一般倒装芯片多适用于多管脚、高速的逻辑器件，半导体芯片2的散热的实行是很重要的。在本实施例中，采用散热器来提高其散热特性。
在本实施例的半导体装置中，由于没有使用与半导体芯片的热膨胀系数差异大的有机材料构成的多层布线基板，不会发生由半导体芯片和多层布线基板之间的应力所引起的连接可靠性的降低的事件。因此，在图5～图16的一连工序中，没有必要象公知的多层布线基板那样，将金属薄膜布线形成到10～30μm的厚度以让其具有应力缓冲效果，而其厚度在1μm左右就足够了。进一步，由于可以利用半导体圆片的金属化制造方法和其制造装置，可以容易地在光刻胶以及金属薄膜布线在1μm以下的薄区域进行加工处理，实现布线模样的微细化。
在上述制造工序，特别是多层布线层的形成工序中，高刚性的金属板16确保多层布线层的平面度。由于金属板16的刚性高，在整个工序中可以高度保持平面度，即使在金属板和多层布线层之间存在线膨胀差，连接在金属板上多层布线层可以抑制内部应力的产生以及膨胀，防止其弯曲。其结果，不会产生绝缘层以及布线部的模样化时的失谐，提高成品率。
这样，由于金属层在多层布线工序中有效果，即使最终产品不存在也可。在除去金属板时，由于多层布线层3的最下层露出，作为绝缘性树脂薄膜18，优选象有机系材料那样本身具有对外部应力的柔软性的材料。
金属板16的除去并不是一定要求象本实施例那样在图16所示的工序之后实施，也可以在多层布线层3上安装半导体芯片2的工序之后除去。特别是，安装半导体芯片2的工序和在安装散热器42的工序中，如果让金属板16残存，可以防止作用在多层布线层3、半导体芯片2等上的机械应力、热应力所引起的多层布线层的整体、其内部各层以及芯片的倾斜的发生。进一步，在有必要保持多层布线层和芯片的平面度的工序中，优选在连接焊锡球13之前不要除去，让其残存。
又，在本发明的半导体装置中，虽然多层布线层仅仅在金属板的一面形成，为非对称构造，由于金属板是高刚性，制造时特别是多层布线构造中的绝缘性树脂薄膜层18制造时的应力所引起的弯曲不会产生。又，由于金属板的两侧设置多层布线层时所必要的通孔的形成不需要，可以防止通孔形成时所发生的粉尘所引起的不良，进一步由于工序的减少可以降低成本。
但是，在本实施例中，最终用户一侧的印刷电路板上安装所用的焊锡球13的隔离高度低，由于没有考虑半导体装置和印刷电路板之间所产生的应力的缓冲，在两者之间存在连接可靠性的问题。为了解决该问题，采用以下所示的实施例2。
实施例2
图21为表示依据本发明的倒装片型半导体装置的实施例2。在本实施例中，半导体芯片2倒装在多层布线基板1上，多层布线基板1由第2基板层的多层布线层3和第1基板层的缓冲层4构成。
缓冲层4，由其一端与外部电极焊盘部17连接的多个金属层11构成。缓冲层4的周边部，即多个金属层11的周围部分上，设置有封闭的环状的支撑框25。该支撑框具有针对制品处理时所产生的机械应力保护多层布线构造部分(多层布线层)3的效果。
多个金属层11的另一端上连接焊锡球13。焊锡球13与印刷电路板(图中未画出)的电连接部相连。因此，缓冲层4固定印刷电路板的电连接部。
在该半导体装置中，焊锡球13与多个金属层11的前端部连接，通过作为外部端子的焊锡球13安装在印刷电路板上。该外部端子有充分的隔离高度，半导体装置和将其安装的印刷电路板之间所产生的应力主要由多个金属层缓冲。因此，和实施例1比较，可以进一步提高印刷电路板和半导体装置之间的安装可靠性。
本实施例的半导体装置的制造方法，是在实施例1的图4至图16所示的工序实施之后，如图22(a)所示，将在多层布线层的下侧存在的金属板16通过采用光刻技术的蚀刻技术有选择地除去。该除去部分是与绝缘性树脂薄膜层18连接的部分，即与外部电极焊盘部17不相连的部分。通过这样有选择地除去，形成已述的多个金属层11。多个金属层11形成外部电极立柱部。
该选择性除去，如图22(b)所示，优选金属板16的厚度的一半以上通过激光加工、放电加工、或者部分切削加工等方法选择性地蚀刻除去之后，以电阻作为掩膜直到让绝缘性树脂薄膜层18表面露出为止进行蚀刻。特别是，金属板16具有500μm到3mm的厚度时，通过1次蚀刻除去工序来控制外部电极立柱的直径尺寸是困难的，而且由于蚀刻时间变长，在1次蚀刻除去工序中，存在着不能让电阻模样部分落下，进行有选择性地除去的问题。如本实施例所示那样，金属板16厚度的一半以上有选择地除去以后，以电阻作为掩膜再次进行蚀刻形成外部电极立柱部，可以确切地对具有500μm到3mm的厚度的大金属板16选择蚀刻，形成有充分高度的外部电极立柱部。其结果，在以后的工序中焊锡球13的隔离高度增大，可以提高安装在印刷电路板上的可靠性。
然后，在外部电极立柱部11的端部表面以及焊盘电极部23表面上，为了提高与焊锡的密接性，分别实施镀Ni/Au的处理。然后，如图23所示，对多层布线基板的集合体针对每一单位多层布线基板进行电气试验，只将在电气上判定为合格品的多层布线基板上通过图23所示的设置在半导体芯片2上凸块电极14安装半导体芯片2。
然后进行图24所示的树脂封接。如图25所示，外部电极立柱部11的端部表面上与作为外部端子的焊锡球13连接。这时，优选在外部电极立柱部11上选择性地涂敷助焊剂(Flux)，然后对搭载的焊锡球13通过IR回流工序实施加热处理。因此，在本实施例中，作为金属板16，优选采用刚性高，与焊锡容易连接的材料。只要是满足上述条件，可以让焊锡球13和外部电极焊盘部17进行电连接的材料即可，并不限定于金属。
然后，如图26所示进行半导体装置的个片分离处理，制作成多个倒装片型半导体装置。然后，根据实施例1所示的方法在半导体芯片的背面安装散热器，获得图21所示的半导体装置。
在本实施例中，焊锡球13形成在外部电极立柱11上，隔离高度大。因此，半导体装置和将其安装的最终用户的印刷电路板之间的热膨胀率的差所引起的应力主要通过外部电极立柱的弯曲可以缓和，提高两者之间的连接可靠性，同时具有抑制多层布线层的倾斜(弯曲)的效果。
但是，由于该应力有集中在外部电极焊盘部17和外部电极立柱部11之间的连接部分的倾向，在该部分容易产生外部电极立柱的不良连接的问题。为了解决该问题，采用以下所示的实施例3。
实施例3
图27为表示依据本发明的倒装片型半导体装置的实施例3。本实施例和实施例2的不同点在于第1基板层的缓冲层4由多个金属层11和多个应力吸收层12构成。
如图27所示，构成缓冲层4的多个金属层11和多个应力吸收层12在与多层布线层3和缓冲层4的对向方向垂直的方向上交互配置。多个应力吸收层12由硅系树脂形成，是具有吸收应变力、应力的物理性质的多层构造。
作为多个应力吸收层12，除此之外，由环氧系树脂、聚酰亚胺系树脂、聚烯烃系树脂、氰酸酯系树脂、酚醛系树脂、萘系树脂等有机绝缘材料的任一树脂为主要成分所构成。
图28为表示图27所示的半导体装置从焊锡球13侧的底面观察的俯视图。多个应力吸收层12为纵横带状延伸的格子状单一化后的整体物(单体)，多数金属层11配置格子点上成岛状。两者的体积比率、配列构造的变更对应于连接半导体芯片、多层布线层3以及缓冲层4的印刷电路板所构成的产品的整体的规格。缓冲层4的周边部，即多个金属层11的周围部分设置有封闭的环状的支撑框25。该支撑框具有从后工序的处理时所发生的机械应力保护多层布线构造部分3的效果。但是，为了提高缓冲层4的缓冲性，优选消除支撑框。
该缓冲层4具有比多层布线层3要高的刚性。此外，对施加在该部分的应力也有缓冲作用。
本实施例的半导体装置的制造方法，是在实施例2的图22所示的工序实施之后，如图29所示，在多个金属层11之间以及多个金属层11和支撑框25之间的空闲区域26(参照图22(a))埋入绝缘性应力缓冲树脂12，形成已述的多个应力吸收层12。该绝缘性应力缓冲树脂12由自旋涂敷法或者转换封接技术等形成，具有从机械的以及化学的应力保护多层布线层3以及外部电极立柱部11的效果。
然后，当外部电极立柱部11的端部表面由绝缘性应力缓冲树脂12覆盖时，用CMP(Chemical Mechanical Polishing)技术、等离子表面技术将覆盖在外部电极立柱部11的端部表面上的绝缘性应力缓冲树脂12除去。
然后，分别对外部电极立柱部11的端部表面以及焊盘电极部23表面实施镀Ni/Au的处理。然后，和实施例2的图23至图26相同，进行半导体芯片的安装、树脂封接、焊锡球的连接以及个片分割处理，获得图27所示的半导体装置。
在本实施例的半导体装置中，和实施例2相同，焊锡球13形成在被绝缘性应力缓冲树脂12所包围的外部电极立柱11上，隔离高度大。因此，半导体装置和将其安装的最终用户的印刷电路板之间的热膨胀率的差所引起的应力通过外部电极立柱的弯曲可以缓和，提高两者之间的连接可靠性。
进一步，由于该应力由缓冲层4的绝缘性应力缓冲树脂12所吸收，不会降低对外部电极立柱的外部电极焊盘的连接可靠性。进一步，由于缓冲层的应力吸收效果，可以提高半导体装置和印刷电路板之间的连接可靠性。
实施例4
图30为表示依据本发明的倒装片型半导体装置的实施例4。本实施例和第3实施例的不同点在于在倒装片型半导体装置32的半导体芯片2的背面(图中为上面)上，通过散热性粘接剂层41设置有散热器42。在半导体芯片上所产生的热，通过散热性粘接剂层41从散热器42的广阔表面进行散热。散热器42和散热性粘接剂层41的构成和实施例1相同。
在本实施例的半导体装置中，和实施例3比较，提高了散热性。
实施例5
图31为表示依据本发明的倒装片型半导体装置的实施例5。本实施例和实施例3的不同点在于在半导体芯片2和多层布线层3之间没有设置绝缘性树脂31，而设置了未充满树脂层43。在该形成之后，介入增强板44，在多层布线层3上安装散热器42。
作为未充满树脂，由环氧系树脂、硅系树脂、聚酰亚胺系树脂、聚烯烃系树脂、氰酸酯系树脂、酚醛系树脂、萘系树脂的任一树脂为主要成分所构成。
在本实施例中，没有使用在已述的实施例1至3中所使用的由注入方式或者转换封接方式的绝缘性树脂31，由于采用了为现有倒装片型半导体装置的制造技术的主流的未充满树脂43，具有不需要采用特殊制造装置的优点。
在本实施例中，虽然未充满树脂43只覆盖了多层布线层3上一部分，由于安装了增强板44，可以确保多层布线层3的多层布线基板的平面度。增强板44由金属或者陶瓷材料构成，采用粘接剂45安装在多层布线层3上。然后，在半导体芯片2的背面通过散热性粘接剂41安装散热用散热器42。
实施例6
在实施例1的半导体装置中，存在着对外部电极焊盘部17的焊锡球13的连接性不足的问题。解决该问题采用以下所示的实施例6。
图32为表示本发明的半导体装置的实施例6，图33和图34为其制造方法。在本实施例的制造方法中，是在实施例1的图4至图20所示的工序实施之后，如图33所示，与多层布线层3对向设置支撑板51。在支撑板51上形成有和焊锡球的配置模样相同配置模样的焊锡球插入孔52，焊锡球插入孔52的直径比焊锡球13的直径要大。在支撑板51上还开设有树脂注入口53。作为支撑板51的材质，即可以采用绝缘性材料也可以采用导电性材料。
然后，如图34所示，从树脂注入口53注入树脂。该树脂埋入到由绝缘性树脂薄膜层18的表面、焊锡球13的侧面以及支撑板51的内周面所形成的空间中形成注入层54。通过这样的树脂注入，强化外部电极焊盘部17和焊锡球13的连接。然后，采用切割刀片，进行倒装片型多层布线半导体装置的个片分割处理，获得图32所示的倒装片型多层布线半导体装置。
支撑板51具有规定树脂注入时所注入的树脂的表面高度的效果。其结果，可以让成为与印刷电路板的连接面的焊锡球13的顶部表面从树脂中确实地露出。
图35为表示将图32中的圆内部A扩大后的详细图。圆内部A是指连接在外部电极立柱11的端部表面上的焊锡球13的周边区域。由焊锡球13的球面、焊锡球插入孔52的内周面和绝缘性树脂薄膜层18的表面所形成的空间区域由注入层54埋入，使得焊锡球13和外部电极焊盘部17强固连接。
在本实施例中，通过树脂增强的效果，半导体装置1向印刷电路板安装时，可以防止该部分的应力变形，提高最终安装的PKG形态的基板安装可靠性。
实施例7
图36为表示本发明的半导体装置的实施例7。本实施例和实施例3的不同点在于设置了支撑板51以及注入层54。由应力吸收层12的表面、焊锡球13的侧面以及支撑板51的内周面所形成的空间注入树脂形成注入层54，增强焊锡球13和外部电极立柱11连接。其结果，和实施例6相同，可以防止半导体装置1向印刷电路板安装时的应力变形，提高安装可靠性。
本实施例的制造方法，是在实施例3的图29所示的工序以及和图23至图26相同的工序实施之后，如图37所示，在多层布线基板1中插入支撑板51。然后，如图38所示，从支撑板的树脂注入口53注入树脂，埋入到由绝缘性应力缓冲树12的表面、焊锡球13的侧面以及支撑板51的内周面所形成的空间中形成注入层54。
这样，可以增强外部电极立柱部11和焊锡球3的连接，在半导体装置1向印刷电路板安装时，可以防止该部分的应力变形，提高安装可靠性。
实施例8
图39为表示本发明的半导体装置的实施例8。本实施例和图30所示的实施例4的不同点在于增设了支撑板51以及注入层54，和实施例4相比较，增加了图35所示的树脂增强效果。
实施例9
图40为表示本发明的半导体装置的实施例9。本实施例和图31所示的实施例5的不同点在于增设了支撑板51以及注入层54，实施例5相比较，增加了图35所示的树脂增强效果。
实施例10
图41为表示本发明的半导体装置的实施例10。本实施例的半导体装置的制造方法，是在实施例1的图4至图16所示的工序实施之后，如图17所示，金属板16由蚀刻技术完全削除，金属板16的平面度维持的作用，由于在多层布线构造形成之后已经不需要，即使完全除去也不会存在问题。为了增大蚀刻速度，考虑到蚀刻的特性，采用使用药液的湿蚀刻。
然后进行图18以及图19所示的工序，之后，如图42所示，在形成在多层布线构造3的最下层的金属布线层22(或者17)上用导电性粘接剂61粘接导电性立柱电极11’，作为导电性粘接剂61的材料，优选采用对金属布线层22和导电性立柱电极11’两者的金属浸湿性好的材料。
然后，如图43所示，形成应力吸收层12’。应力吸收层12’埋入到多个导电性立柱电极11’之间，并且覆盖多层布线构造3的最下层的表面，针对机械应力和化学应力保护导电性立柱电极11’和多层布线构造3。
然后，在进行导电性立柱电极11’的端部表面的树脂除去处理以及电镀处理之后，采用对应图25的方法，如图44所示，在导电性立柱电极11’上连接焊锡球13。
进一步，当在导电性立柱电极11’上焊锡球13的连接强度不足的情况下，采用对应图37的方法，如图45所示，安装支撑板51。进一步，采用对应图38的方法，如图46所示，进行树脂注入，树脂增强导电性立柱电极11’和焊锡球13的连接，获得图41所示的半导体装置。
本实施例不需要在实施例3等所必须的为形成外部电极立柱部11的金属板16的选择性蚀刻的工序。因此，具有不需要考虑蚀刻在金属板面内的不一致的特征。即，金属板16完全除去之后，可以在多层布线层3的外部电极焊盘部17上连接预先形成的导电性立柱电极11’。
实施例11
图47为表示本发明的半导体装置的实施例11。本实施例是在实施实施例10的图42所示的工序形成导电性立柱电极11’之后，与多层布线层对向设置支撑板51’。然后，在由绝缘性树脂薄膜层18的表面、导电性立柱电极11’的侧壁、焊锡球13的侧面以及支撑板51’的内周面所形成的空间进行树脂注入形成注入层54。
本实施例和实施例10相比较，省略了形成应力吸收层12’的工序，以及在形成应力吸收层12’之后，导电性立柱电极11’的焊锡球连接面的树脂除去工序，具有缩短过程，降低成本的效果。进一步，和实施例10相比较，由于采用厚度大的支撑板，注入的树脂量多，无论施加在支撑板上的压力的大小，可以反抗该压力保持支撑板表面平坦，并且规定所注入的树脂的表面高度。其结果，可以确保成为与印刷电路板的连接面的焊锡球13的顶部表面从树脂中露出。
实施例12
图48为表示本发明的半导体装置的实施例12。在本实施例中，针形状的外部电极71直接连接在外部电极焊盘部17上。针形状的外部电极71主要由金属合金形成，本身具有刚性。又，由于与印刷电路板连接的一端侧比与外部电极焊盘部连接的另一端侧具有细的形状，因而具有可挠性。因此，最终用户向印刷电路板安装之后，对外部应力具有缓冲作用，提高了连接的可靠性。进一步，针前端部为细的形状，可以安装到具有微细模样的印刷电路板上。
实施例13
图49为表示本发明的半导体装置的实施例13。在本实施例中，弹簧形状的外部电极71’直接连接在外部电极焊盘部17上。外部电极71’的侧面部分也可以被绝缘体覆盖。外部电极71’为螺旋状的弹性体，本身虽然没有刚性，但其柔软构造使得缓冲作用优异。因此，最终用户向印刷电路板安装之后，对外部应力具有优异的缓冲作用，
实施例12、13，由于没有进行为形成外部电极立柱部11的金属板16的选择性蚀刻的必要，因此，具有不需要考虑蚀刻在金属板面内的不一致的特征。即，金属板16完全除去之后，可以在多层布线层3的外部电极焊盘部17上连接预先形成的外部电极71、71’。
实施例14
图50为表示本发明的半导体装置的实施例14。在本实施例中，柱状的外部电极71”由导电性粘接剂直接粘接在外部电极焊盘部17上。由于外部电极71”本身虽然没有缓冲作用，但具有刚性，可以强化半导体装置整体的刚性，即使在处理时和在向印刷电路板安装时确保多层布线构造部分的平坦性。又，虽然缺乏可挠性，但由于隔离高度大，可以提高向印刷电路板的安装可靠性。
实施例15
图51是实施例2的变形例，在图22所示的工序中，通过适当设定金属板16的蚀刻条件，金属层11A或者格子体11A，具有凹柱形状，形成中间细的鼓状。凹柱形状是其高度方向的长度为一定，横方向的粗细变化，可以更有效地吸收横方向所受到的应力。
多层布线构造的形成时的刚性、与外部电极连接后仍然持续的刚性、与外部电极连接后的刚性与缓冲性、外部电极本身所具有的刚性、外部电极本身所具有的柔软性、外部电极本身所具有的刚性和柔软性等分别可以根据产品的使用状态适当评价后实施。多层布线构造的形成时的刚性是所有情况下共通的工艺上的物性。
本发明的半导体装置，通过实施例所表明的那样，由于不介入和半导体芯片的热膨胀系数的差异大的环氧树脂玻璃基板，而将半导体芯片安装到印刷电路板上，没有必要增大以缓冲半导体芯片和环氧树脂玻璃基板之间的应力为目的的布线模样的膜厚，在布线基板上可以形成微细的布线模样。其结果，可以缩小多层布线基板单体的外形尺寸，使得装置的微小化成为可能。进一步，可以增加从一张大板能制造出来的多层布线基板的张数，使得降低成本成为可能。
进一步，本发明的半导体装置的多层布线构造可以在半导体圆片的加工处理时形成，和现有的多层布线基板相比较可以大幅度地减少工序，并且容易进行布线模样的微细化。
本发明的半导体装置所具有的柱状的导电体具有缓和半导体装置和将其安装的印刷电路板之间的应力的效果，可以提高两者之间连接的可靠性。
在本发明的半导体装置的制造方法中，由于在金属板上形成多层布线层，即使在制造中的热处理等过程中在布线层中产生应力，由于布线层固定在刚性高的金属板上，可以抑制其弯曲，确实地形成微细的模样。
由上述可知，本发明可以提供一种依据本发明的布线基板、具有布线基板的半导体装置及其制造方法、具有可靠性高的多层化布线基板的半导体装置，可以提高可靠性高的安装。

Claims (37)

1.一种半导体装置，其特征是包括：
互连板；
牢固地固定在所述互连板上并且为防止所述互连板弯曲而其刚性比所述互连板要高的高刚性板，
其中，所述高刚性板的整个内部没有任何部分互连。
2.根据权利要求1所述的半导体装置，其特征是所述互连板由具有多层互连结构的多层互连板组成。
3.根据权利要求1所述的半导体装置，其特征是所述高刚性板由金属制成。
4.根据权利要求1所述的半导体装置，其特征是所述高刚性板由合金制成。
5.根据权利要求1所述的半导体装置，其特征是所述高刚性板由陶瓷制成。
6.根据权利要求1所述的半导体装置，其特征是所述互连板的基材是有机绝缘材料。
7.根据权利要求6所述的半导体装置，其特征是所述有机材料是聚合树脂材料。
8.根据权利要求1所述的半导体装置，其特征是还包括：
至少一个半导体芯片；
所述互连板具有第一和第二表面；
所述半导体芯片安装在所述互连板的第一表面；并且
所述高刚性板牢固地固定在所述互连板的第二表面上。
9.根据权利要求8所述的半导体装置，其特征是所述互连板由具有多层互连结构的多层互连板组成。
10.根据权利要求8所述的半导体装置，其特征是所述高刚性板由金属制成。
11.根据权利要求8所述的半导体装置，其特征是所述高刚性板由合金制成。
12.根据权利要求8所述的半导体装置，其特征是所述高刚性板由陶瓷制成。
13.根据权利要求8所述的半导体装置，其特征是所述互连板的基材是有机材料。
14.根据权利要求13所述的半导体装置，其特征是所述有机材料是聚合树脂材料。
15.根据权利要求8所述的半导体装置，其特征是所述至少一个半导体芯片通过多个凸块连接到所述互连板的所述第一表面上。
16.根据权利要求15所述的半导体装置，其特征是还包括为密封所述至少一个半导体芯片和所述多个凸块而设置在所述互连板的所述第一表面上的密封树脂材料。
17.根据权利要求16所述的半导体装置，其特征是还包括安装在所述至少一个半导体芯片上的至少一个散热器。
18.一种形成互连板的方法，其特征是包括在形成所述互连板期间，所述互连板保持牢固地固定到比所述互连板的刚性要高的高刚性板上，以防止所述互连板弯曲，
其中，所述高刚性板的整个内部没有任何部分互连。
19.根据权利要求18所述的方法，其特征是所述互连板由具有多层互连结构的多层互连板组成。
20.根据权利要求18所述的方法，其特征是还包括在所述高刚性板上制成所述互连板之后，从所述互连板上完全除去所述高刚性板的步骤。
21.根据权利要求20所述的方法，其特征是所述高刚性板由金属制成。
22.根据权利要求20所述的方法，其特征是所述高刚性板由合金制成。
23.根据权利要求20所述的方法，其特征是所述高刚性板由陶瓷制成。
24.根据权利要求20所述的方法，其特征是所述互连板的基材是有机绝缘材料。
25.根据权利要求24所述的方法，其特征是所述有机材料是聚合树脂材料。
26.根据权利要求18所述的方法，其特征是还包括在所述高刚性板上制成所述互连板之后，为在所述互连板上形成所述多个常规柱状导电层而从所述互连板上有选择地除去所述高刚性板的步骤。
27.根据权利要求26所述的方法，其特征是还包括在所述多个常规柱状导电层上形成外部电极，以便让所述外部电极通过多个常规柱状导电层与所述互连板相连的步骤。
28.根据权利要求26所述的方法，其特征是还包括形成其刚性比所述多个常规柱状导电层要小的应力吸收层，该吸收层填充所述常规柱状导电层之间的间隙，使所述应力吸收层环绕所述多个常规柱状导电层，从而使所述应力吸收层与所述常规柱状导电层紧密接触的步骤。
29.根据权利要求28所述的方法，其特征是还包括在所述多个常规柱状导电层上形成外部电极，以便让所述外部电极通过所述常规柱状导电层与所述互连板电连接的步骤。
30.根据权利要求29所述的方法，其特征是还包括以下步骤：
形成具有多个孔的支撑板，所述孔内插有所述外部电极，使所述支撑板平行于一缓冲层的第二表面，在所述支撑板与所述缓冲层的第二表面之间形成间隙；
形成填充所述间隙和所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述外部电极的周围部分紧密接触，以支撑各外部电极。
31.根据权利要求18所述的方法，其特征是还包括以下步骤：
从所述互连板上完全除去所述高刚性板；
形成具有多个孔的支撑板，所述孔内插有所述外部电极，使所述支撑板平行于一缓冲层的第二表面，在所述支撑板与所述缓冲层的第二表面之间形成间隙；
形成填充所述间隙和所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述外部电极的周围部分紧密接触，以支撑各外部电极。
32.根据权利要求18所述的方法，其特征是还包括以下步骤：
在所述高刚性板上制成所述互连板之后，从所述互连板上完全除去所述高刚性板；
利用粘接剂将多个常规柱状导电层连接到所述互连板上；
在所述多个常规柱状导电层上形成外部电极，以便让所述外部电极通过所述常规柱状导电层与所述互连板电连接。
33.根据权利要求32所述的方法，其特征是还包括以下步骤：
形成具有多个孔的支撑板，所述孔内插有带所述外部电极的多个常规柱状导电层，所述支撑板平行于所述互连板的第二表面延伸，在所述支撑板与所述互连板的第二表面之间形成间隙；
形成填充所述间隙和所述多个常规柱状导电层及所述外部电极周围部分的支撑密封树脂材料，使所述支撑密封树脂材料与所述多个常规柱状导电层及所述外部电极的周围部分紧密接触，以支撑各外部电极。
34.根据权利要求18所述的方法，其特征是还包括以下步骤：
在所述互连板上安装所述至少一个半导体芯片；
从所述互连板上完全除去高刚性板。
35.根据权利要求18所述的方法，其特征是还包括以下步骤：
在所述互连板上安装所述至少一个半导体芯片；
在所述至少一个半导体芯片上形成至少一个散热器；
从所述互连板上完全除去高刚性板。
36.根据权利要求18所述的方法，其特征是还包括以下步骤：
在所述互连板上安装所述至少一个半导体芯片；
从所述互连板上有选择地除去高刚性板，以便在所述互连板上形成多个常规柱状导电层。
37.根据权利要求18所述的方法，其特征是还包括以下步骤：
在所述互连板上安装所述至少一个半导体芯片；
在所述至少一个半导体芯片上形成至少一个散热器；
从所述互连板上有选择地除去高刚性板，以便在所述互连板上形成多个常规柱状导电层。
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Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10136743B4 (de) 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes
JP2003248309A (ja) * 2001-12-19 2003-09-05 Hitachi Chemical Dupont Microsystems Ltd 感光性樹脂組成物、これを用いたパターン製造法及び電子部品
JP3773896B2 (ja) 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3983146B2 (ja) 2002-09-17 2007-09-26 Ｎｅｃエレクトロニクス株式会社 多層配線基板の製造方法
JP2004111544A (ja) * 2002-09-17 2004-04-08 Ngk Spark Plug Co Ltd 多層配線基板
US20040061232A1 (en) * 2002-09-27 2004-04-01 Medtronic Minimed, Inc. Multilayer substrate
US7728439B2 (en) 2002-11-21 2010-06-01 Nec Corporation Semiconductor device, wiring substrate, and method for manufacturing wiring substrate
WO2004060660A1 (ja) * 2002-12-27 2004-07-22 Nec Corporation シート材及び配線板
JP4559777B2 (ja) 2003-06-26 2010-10-13 株式会社東芝 半導体装置及びその製造方法
US6972473B2 (en) * 2003-08-12 2005-12-06 Tessera, Inc. Structure and method of making an enhanced surface area capacitor
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
JP4493981B2 (ja) * 2003-10-31 2010-06-30 エスペック株式会社 半導体デバイスの実装部材、半導体デバイスの実装構造、および半導体デバイスの駆動装置
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP2006156630A (ja) * 2004-11-29 2006-06-15 Toppan Printing Co Ltd 多層回路配線板用支持基板及びそれを用いた多層回路配線板
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20060278331A1 (en) 2005-06-14 2006-12-14 Roger Dugas Membrane-based chip tooling
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
CN101356640B (zh) * 2005-11-24 2011-02-16 三洋电机株式会社 电子部件安装板和用于制造这种板的方法
JP4183199B2 (ja) 2005-12-28 2008-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ及びその製造方法
KR100782798B1 (ko) * 2006-02-22 2007-12-05 삼성전기주식회사 기판 패키지 및 그 제조 방법
KR100685177B1 (ko) * 2006-03-10 2007-02-22 삼성전기주식회사 보드 온 칩 패키지 및 그 제조 방법
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
JP4961848B2 (ja) * 2006-06-12 2012-06-27 日本電気株式会社 金属ポストを有する配線基板、半導体装置及び半導体装置モジュールの製造方法
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP4956128B2 (ja) * 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
JP5309472B2 (ja) * 2007-05-30 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2009001621A1 (ja) * 2007-06-26 2008-12-31 Murata Manufacturing Co., Ltd. 部品内蔵基板の製造方法
US7911805B2 (en) * 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface
US8258620B2 (en) * 2007-08-10 2012-09-04 Sanyo Electric Co., Ltd. Circuit device, method of manufacturing the circuit device, device mounting board and semiconductor module
TWI368978B (en) * 2007-09-21 2012-07-21 Unimicron Technology Corp Method for fabricating ball-implantation side surface structure of package substrate
EP2206145A4 (en) 2007-09-28 2012-03-28 Tessera Inc FLIP-CHIP CONNECTION WITH DOUBLE POSTS
US20090102050A1 (en) * 2007-10-17 2009-04-23 Phoenix Precision Technology Corporation Solder ball disposing surface structure of package substrate
WO2009084300A1 (ja) 2007-12-28 2009-07-09 Ibiden Co., Ltd. インターポーザー及びインターポーザーの製造方法
JPWO2009084301A1 (ja) * 2007-12-28 2011-05-12 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP5356876B2 (ja) * 2008-03-28 2013-12-04 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5179920B2 (ja) * 2008-03-28 2013-04-10 日本特殊陶業株式会社 多層配線基板
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
JP5160390B2 (ja) 2008-12-15 2013-03-13 新光電気工業株式会社 リードピン付配線基板及びその製造方法
JP5147779B2 (ja) 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8692364B2 (en) 2009-08-07 2014-04-08 Nec Corporation Semiconductor device and method for manufacturing the same
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120193788A1 (en) 2011-01-31 2012-08-02 Advanced Micro Devices, Inc. Stacked semiconductor chips packaging
US9053989B2 (en) * 2011-09-08 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structure in semiconductor device
US8727508B2 (en) * 2011-11-10 2014-05-20 Xerox Corporation Bonded silicon structure for high density print head
TWI433621B (zh) * 2011-12-28 2014-04-01 Princo Corp 超薄多層基板之封裝方法
TWI440412B (zh) * 2011-12-28 2014-06-01 Princo Corp 超薄多層基板之封裝方法
TWI474444B (zh) * 2011-12-28 2015-02-21 Princo Corp 超薄多層基板之封裝方法
JP2013197387A (ja) * 2012-03-21 2013-09-30 Elpida Memory Inc 半導体装置
JP5541307B2 (ja) * 2012-03-29 2014-07-09 イビデン株式会社 電子部品及びその製造方法
CN102623426B (zh) * 2012-03-31 2015-04-22 苏州晶方半导体科技股份有限公司 半导体封装方法
US8653662B2 (en) * 2012-05-02 2014-02-18 International Business Machines Corporation Structure for monitoring stress induced failures in interlevel dielectric layers of solder bump integrated circuits
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9633869B2 (en) * 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US20150279815A1 (en) * 2014-03-28 2015-10-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Substrate Having Conductive Columns
TWI474417B (zh) * 2014-06-16 2015-02-21 Phoenix Pioneer Technology Co Ltd 封裝方法
US9799622B2 (en) * 2014-06-18 2017-10-24 Dyi-chung Hu High density film for IC package
KR102174336B1 (ko) * 2014-07-08 2020-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN105514080B (zh) * 2014-10-11 2018-12-04 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
JP2017181626A (ja) * 2016-03-29 2017-10-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および電子機器
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
DE102016222631A1 (de) * 2016-11-17 2018-05-17 Zf Friedrichshafen Ag Leiterplattenanordnung mit einem elektrischen Bauteil und einem Kühlkörper
US10854568B2 (en) 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
DE102017124104A1 (de) 2017-04-07 2018-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Packages mit si-substrat-freiem interposer und verfahren zum bilden derselben
DE102017123449B4 (de) 2017-04-10 2023-12-28 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäuse mit Si-substratfreiem Zwischenstück und Ausbildungsverfahren
CN106852034A (zh) * 2017-04-10 2017-06-13 昆山苏杭电路板有限公司 高导热内嵌陶瓷片高精密汽车灯印制板的加工方法
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
JP6958274B2 (ja) * 2017-11-16 2021-11-02 富士電機株式会社 電力用半導体装置
KR102419893B1 (ko) 2018-01-15 2022-07-12 삼성전자주식회사 보호 부재를 가지는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 제조 방법
US10651131B2 (en) 2018-06-29 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Supporting InFO packages to reduce warpage
WO2020204473A1 (ko) * 2019-03-29 2020-10-08 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
US11502029B2 (en) * 2019-07-19 2022-11-15 Stmicroelectronics Pte Ltd Thin semiconductor chip using a dummy sidewall layer
EP4227987A4 (en) * 2020-10-12 2023-11-22 Mitsubishi Electric Corporation SEMICONDUCTOR MODULE
JP2024501559A (ja) 2020-12-30 2024-01-12 アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド 導電特徴部を備えた構造体及びその形成方法
CN114280453B (zh) * 2021-12-24 2023-10-24 厦门大学 一种微型柔性电极阵列及测试方法
US11948909B2 (en) * 2022-01-12 2024-04-02 Qualcomm Incorporated Package comprising spacers between integrated devices
CN115440675A (zh) 2022-09-29 2022-12-06 珠海越亚半导体股份有限公司 一种半导体封装结构及其制备方法

Family Cites Families (191)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US54192A (en) * 1866-04-24 Improvement in the manufacture of lubricating-oil
US3968193A (en) * 1971-08-27 1976-07-06 International Business Machines Corporation Firing process for forming a multilayer glass-metal module
US4003621A (en) * 1975-06-16 1977-01-18 Technical Wire Products, Inc. Electrical connector employing conductive rectilinear elements
US4050756A (en) * 1975-12-22 1977-09-27 International Telephone And Telegraph Corporation Conductive elastomer connector and method of making same
US4067104A (en) * 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
US4240198A (en) * 1979-02-21 1980-12-23 International Telephone And Telegraph Corporation Method of making conductive elastomer connector
JPS57193094A (en) 1981-05-18 1982-11-27 Matsushita Electric Ind Co Ltd Electronic circuit part and method of mounting same
US4705205A (en) * 1983-06-30 1987-11-10 Raychem Corporation Chip carrier mounting device
US4664309A (en) * 1983-06-30 1987-05-12 Raychem Corporation Chip mounting device
EP0229850B1 (en) * 1985-07-16 1992-06-10 Nippon Telegraph and Telephone Corporation Connection terminals between substrates and method of producing the same
JPS6252953A (ja) 1985-08-31 1987-03-07 Kyocera Corp プラグインパツケ−ジおよびその製造方法
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
US4712721A (en) * 1986-03-17 1987-12-15 Raychem Corp. Solder delivery systems
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US4926251A (en) * 1987-04-07 1990-05-15 Kabushiki Kaisha Toshiba Color image processing apparatus with image corrector
US5054192A (en) * 1987-05-21 1991-10-08 Cray Computer Corporation Lead bonding of chips to circuit boards and circuit boards to circuit boards
US5136123A (en) * 1987-07-17 1992-08-04 Junkosha Co., Ltd. Multilayer circuit board
US5631447A (en) * 1988-02-05 1997-05-20 Raychem Limited Uses of uniaxially electrically conductive articles
US4847136A (en) * 1988-03-21 1989-07-11 Hughes Aircraft Company Thermal expansion mismatch forgivable printed wiring board for ceramic leadless chip carrier
US5058800A (en) * 1988-05-30 1991-10-22 Canon Kabushiki Kaisha Method of making electric circuit device
US5798780A (en) * 1988-07-03 1998-08-25 Canon Kabushiki Kaisha Recording element driving unit having extra driving element to facilitate assembly and apparatus using same
EP0368262B1 (en) * 1988-11-09 2001-02-14 Nitto Denko Corporation Wiring substrate, film carrier, semiconductor device made by using the film carrier, and mounting structure comprising the semiconductor device
JPH02148862A (ja) * 1988-11-30 1990-06-07 Hitachi Ltd 回路素子パッケージ、キャリヤ基板および製造方法
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
US4995941A (en) * 1989-05-15 1991-02-26 Rogers Corporation Method of manufacture interconnect device
US5468681A (en) * 1989-08-28 1995-11-21 Lsi Logic Corporation Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias
US5299730A (en) * 1989-08-28 1994-04-05 Lsi Logic Corporation Method and apparatus for isolation of flux materials in flip-chip manufacturing
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US4998885A (en) * 1989-10-27 1991-03-12 International Business Machines Corporation Elastomeric area array interposer
US5030499A (en) * 1989-12-08 1991-07-09 Rockwell International Corporation Hermetic organic/inorganic interconnection substrate for hybrid circuit manufacture
US5948533A (en) * 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US5046238A (en) * 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3154713B2 (ja) * 1990-03-16 2001-04-09 株式会社リコー 異方性導電膜およびその製造方法
JP3280394B2 (ja) * 1990-04-05 2002-05-13 ロックヒード マーティン コーポレーション 電子装置
US5034091A (en) * 1990-04-27 1991-07-23 Hughes Aircraft Company Method of forming an electrical via structure
US5293072A (en) * 1990-06-25 1994-03-08 Fujitsu Limited Semiconductor device having spherical terminals attached to the lead frame embedded within the package body
US5367765A (en) * 1990-08-31 1994-11-29 Nec Corporation Method of fabricating integrated circuit chip package
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5258236A (en) * 1991-05-03 1993-11-02 Ibm Corporation Multi-layer thin film structure and parallel processing method for fabricating same
US5768109A (en) * 1991-06-26 1998-06-16 Hughes Electronics Multi-layer circuit board and semiconductor flip chip connection
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JP3215424B2 (ja) * 1992-03-24 2001-10-09 ユニシス・コーポレイション 微細自己整合特性を有する集積回路モジュール
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5311404A (en) * 1992-06-30 1994-05-10 Hughes Aircraft Company Electrical interconnection substrate with both wire bond and solder contacts
US5496775A (en) * 1992-07-15 1996-03-05 Micron Semiconductor, Inc. Semiconductor device having ball-bonded pads
US5824569A (en) * 1992-07-15 1998-10-20 Micron Technology, Inc. Semiconductor device having ball-bonded pads
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
US5309629A (en) * 1992-09-01 1994-05-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5274912A (en) * 1992-09-01 1994-01-04 Rogers Corporation Method of manufacturing a multilayer circuit board
US5313021A (en) * 1992-09-18 1994-05-17 Aptix Corporation Circuit board for high pin count surface mount pin grid arrays
US5406701A (en) * 1992-10-02 1995-04-18 Irvine Sensors Corporation Fabrication of dense parallel solder bump connections
US5859470A (en) * 1992-11-12 1999-01-12 International Business Machines Corporation Interconnection of a carrier substrate and a semiconductor device
US5334804A (en) * 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
JPH06177278A (ja) 1992-12-08 1994-06-24 Toppan Printing Co Ltd 半導体装置の製造方法
US5352926A (en) * 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
US5422514A (en) * 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
US5796164A (en) * 1993-05-11 1998-08-18 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
US5378927A (en) * 1993-05-24 1995-01-03 International Business Machines Corporation Thin-film wiring layout for a non-planar thin-film structure
US5474458A (en) * 1993-07-13 1995-12-12 Fujitsu Limited Interconnect carriers having high-density vertical connectors and methods for making the same
US5485038A (en) * 1993-07-15 1996-01-16 Hughes Aircraft Company Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers
US5414299A (en) * 1993-09-24 1995-05-09 Vlsi Technology, Inc. Semi-conductor device interconnect package assembly for improved package performance
US6336269B1 (en) * 1993-11-16 2002-01-08 Benjamin N. Eldridge Method of fabricating an interconnection element
US5480503A (en) * 1993-12-30 1996-01-02 International Business Machines Corporation Process for producing circuitized layers and multilayer ceramic sub-laminates and composites thereof
TW258829B (zh) 1994-01-28 1995-10-01 Ibm
US5766972A (en) * 1994-06-02 1998-06-16 Mitsubishi Denki Kabushiki Kaisha Method of making resin encapsulated semiconductor device with bump electrodes
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
US5468995A (en) * 1994-07-05 1995-11-21 Motorola, Inc. Semiconductor device having compliant columnar electrical connections
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JP3568249B2 (ja) 1994-09-02 2004-09-22 凸版印刷株式会社 半導体装置及びそれに使用されるチップキャリアの製造方法
JP3163913B2 (ja) 1994-09-06 2001-05-08 日立電線株式会社 Ｂｇａパッケージ
JPH0878757A (ja) 1994-09-08 1996-03-22 Fujitsu Ltd 磁気抵抗効果素子及びその製造方法
US6028364A (en) 1994-09-20 2000-02-22 Hitachi, Ltd. Semiconductor device having a stress relieving mechanism
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
JP3039355B2 (ja) * 1996-02-06 2000-05-08 ソニー株式会社 フィルム回路の製造方法
JP2861841B2 (ja) * 1994-11-22 1999-02-24 ソニー株式会社 リードフレームの製造方法
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
US5504052A (en) * 1994-12-02 1996-04-02 Scientific Design Company, Inc. Silver catalyst preparation
JP3400877B2 (ja) 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JP3455602B2 (ja) 1995-03-07 2003-10-14 日東電工株式会社 半導体素子実装基板の製造方法
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JPH08306745A (ja) 1995-04-27 1996-11-22 Nitto Denko Corp 半導体装置及びその製造方法
JP2679681B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
US5534466A (en) * 1995-06-01 1996-07-09 International Business Machines Corporation Method of making area direct transfer multilayer thin film structure
US5633533A (en) * 1995-07-26 1997-05-27 International Business Machines Corporation Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
JP2894254B2 (ja) * 1995-09-20 1999-05-24 ソニー株式会社 半導体パッケージの製造方法
JP2970491B2 (ja) * 1995-09-20 1999-11-02 ソニー株式会社 半導体パッケージ及びその製造方法
JP3666955B2 (ja) * 1995-10-03 2005-06-29 日本メクトロン株式会社 可撓性回路基板の製造法
US5650667A (en) * 1995-10-30 1997-07-22 National Semiconductor Corporation Process of forming conductive bumps on the electrodes of semiconductor chips using lapping and the bumps thereby created
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
US5829124A (en) * 1995-12-29 1998-11-03 International Business Machines Corporation Method for forming metallized patterns on the top surface of a printed circuit board
US5937512A (en) * 1996-01-11 1999-08-17 Micron Communications, Inc. Method of forming a circuit board
JP3345541B2 (ja) * 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
US5760465A (en) 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
JP2842361B2 (ja) * 1996-02-28 1999-01-06 日本電気株式会社 半導体装置
JP3146345B2 (ja) * 1996-03-11 2001-03-12 アムコー テクノロジー コリア インコーポレーティド バンプチップスケール半導体パッケージのバンプ形成方法
JP3437369B2 (ja) * 1996-03-19 2003-08-18 松下電器産業株式会社 チップキャリアおよびこれを用いた半導体装置
US6148512A (en) * 1996-04-22 2000-11-21 Motorola, Inc. Method for attaching an electronic device
JP3116273B2 (ja) * 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
US5936847A (en) * 1996-05-02 1999-08-10 Hei, Inc. Low profile electronic circuit modules
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
US6022761A (en) * 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
US5912510A (en) * 1996-05-29 1999-06-15 Motorola, Inc. Bonding structure for an electronic device
JP3610999B2 (ja) * 1996-06-07 2005-01-19 松下電器産業株式会社 半導体素子の実装方法
US5773884A (en) * 1996-06-27 1998-06-30 International Business Machines Corporation Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US6020220A (en) * 1996-07-09 2000-02-01 Tessera, Inc. Compliant semiconductor chip assemblies and methods of making same
WO1998004000A1 (en) * 1996-07-22 1998-01-29 Honda Giken Kogyo Kabushiki Kaisha Plug-in type electronic control unit, connecting structure between wiring board and plug member, connecting unit between electronic parts and wiring board, and electronic parts mounting method
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
JP2825083B2 (ja) * 1996-08-20 1998-11-18 日本電気株式会社 半導体素子の実装構造
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
US6074898A (en) * 1996-09-18 2000-06-13 Sony Corporation Lead frame and integrated circuit package
JP4282777B2 (ja) 1996-10-16 2009-06-24 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置用基板及び半導体装置の製造方法
US5691245A (en) * 1996-10-28 1997-11-25 He Holdings, Inc. Methods of forming two-sided HDMI interconnect structures
US6150193A (en) * 1996-10-31 2000-11-21 Amkor Technology, Inc. RF shielded device
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JPH10163386A (ja) * 1996-12-03 1998-06-19 Toshiba Corp 半導体装置、半導体パッケージおよび実装回路装置
US5795818A (en) * 1996-12-06 1998-08-18 Amkor Technology, Inc. Integrated circuit chip to substrate interconnection and method
US6020221A (en) * 1996-12-12 2000-02-01 Lsi Logic Corporation Process for manufacturing a semiconductor device having a stiffener member
US5900674A (en) * 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices
US6114187A (en) * 1997-01-11 2000-09-05 Microfab Technologies, Inc. Method for preparing a chip scale package and product produced by the method
US5777385A (en) * 1997-03-03 1998-07-07 International Business Machines Corporation Ceramic ball grid array (CBGA) package structure having a heat spreader for integrated-circuit chips
US5817541A (en) * 1997-03-20 1998-10-06 Raytheon Company Methods of fabricating an HDMI decal chip scale package
JPH10275878A (ja) 1997-03-31 1998-10-13 Toshiba Corp 半導体パッケージ
US5998291A (en) * 1997-04-07 1999-12-07 Raytheon Company Attachment method for assembly of high density multiple interconnect structures
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP3070514B2 (ja) * 1997-04-28 2000-07-31 日本電気株式会社 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
US6414585B1 (en) * 1997-05-13 2002-07-02 Chipscale, Inc. Integrated passive components and package with posts
US6051489A (en) * 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
US5834779A (en) * 1997-05-30 1998-11-10 Adac Laboratories Method and apparatus for performing correction for random coincidences in a medical imaging system
JPH1174413A (ja) * 1997-07-01 1999-03-16 Sony Corp リードフレームとリードフレームの製造方法と半導体装置と半導体装置の組立方法と電子機器
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
DE29711677U1 (de) * 1997-07-03 1997-09-11 Junker, Wilhelm, 71522 Backnang Umlegevorrichtung, insbesondere für auf einer Straßenoberfläche aufliegende Leitschwellen
US6018463A (en) * 1997-08-22 2000-01-25 Raytheon Company Large non-hermetic multichip module package
JPH1197573A (ja) * 1997-09-19 1999-04-09 Sony Corp 半導体パッケージ
US5905639A (en) * 1997-09-29 1999-05-18 Raytheon Company Three-dimensional component stacking using high density multichip interconnect decals and three-bond daisy-chained wedge bonds
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JP3000975B2 (ja) * 1997-10-20 2000-01-17 富士通株式会社 半導体素子の実装構造
JP3063839B2 (ja) * 1997-11-18 2000-07-12 日本電気株式会社 実装部品の実装構造および実装方法
US6002168A (en) 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US5889655A (en) * 1997-11-26 1999-03-30 Intel Corporation Integrated circuit package substrate with stepped solder mask openings
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
JPH11204699A (ja) * 1998-01-09 1999-07-30 Sony Corp 半導体装置とその製造方法と電子装置
JPH11233556A (ja) 1998-02-06 1999-08-27 Misuzu Kogyo:Kk 半導体パッケージの製造方法
JPH11274367A (ja) * 1998-02-17 1999-10-08 Texas Instr Inc <Ti> ボ―ルグリッドアレ―パッケ―ジの成形方法
JP3236812B2 (ja) 1998-02-19 2001-12-10 京セラ株式会社 多層配線基板
JP3971500B2 (ja) * 1998-02-20 2007-09-05 ソニー株式会社 半導体素子実装用配線基板の製造方法
JPH11260973A (ja) * 1998-03-09 1999-09-24 Shinko Electric Ind Co Ltd 半導体チップの実装構造
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US5933713A (en) * 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
KR100352865B1 (ko) * 1998-04-07 2002-09-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조방법
US6054772A (en) * 1998-04-29 2000-04-25 National Semiconductor Corporation Chip sized package
JPH11345905A (ja) * 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
US6060340A (en) * 1998-07-16 2000-05-09 Pan Pacific Semiconductor Co., Ltd. Packing method of semiconductor device
JP2000036552A (ja) * 1998-07-17 2000-02-02 Fujitsu Ltd 半導体装置、及び半導体装置で用いる封止材中の金属分の分取方法
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6673652B1 (en) * 1998-08-03 2004-01-06 Amic Technology, Inc. Underfilling method for a flip-chip packaging process
JP3825181B2 (ja) * 1998-08-20 2006-09-20 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
JP3982082B2 (ja) * 1998-09-28 2007-09-26 ソニー株式会社 半導体装置の製造方法
US6063646A (en) * 1998-10-06 2000-05-16 Japan Rec Co., Ltd. Method for production of semiconductor package
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
US6091140A (en) * 1998-10-23 2000-07-18 Texas Instruments Incorporated Thin chip-size integrated circuit package
US6785148B1 (en) * 1998-12-21 2004-08-31 Intel Corporation Easy mount socket
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
US6291899B1 (en) * 1999-02-16 2001-09-18 Micron Technology, Inc. Method and apparatus for reducing BGA warpage caused by encapsulation
US6036809A (en) * 1999-02-16 2000-03-14 International Business Machines Corporation Process for releasing a thin-film structure from a substrate
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
US6249044B1 (en) * 1999-06-17 2001-06-19 National Semiconductor Corp. Opaque metallization to cover flip chip die surface for light sensitive semiconductor devices
US6352881B1 (en) * 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
US6245595B1 (en) * 1999-07-22 2001-06-12 National Semiconductor Corporation Techniques for wafer level molding of underfill encapsulant
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
US6391220B1 (en) * 1999-08-18 2002-05-21 Fujitsu Limited, Inc. Methods for fabricating flexible circuit structures
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
US6531335B1 (en) * 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components

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