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KR102419893B1 - 보호 부재를 가지는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 제조 방법 - Google Patents

보호 부재를 가지는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 제조 방법 Download PDF

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KR102419893B1
KR102419893B1 KR1020180004994A KR20180004994A KR102419893B1 KR 102419893 B1 KR102419893 B1 KR 102419893B1 KR 1020180004994 A KR1020180004994 A KR 1020180004994A KR 20180004994 A KR20180004994 A KR 20180004994A KR 102419893 B1 KR102419893 B1 KR 102419893B1
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KR
South Korea
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external connection
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황재선
이형기
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삼성전자주식회사
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Abstract

반도체 패키지 제조 방법은 외부 접속 단자가 부착된 기판 본체를 제공하는 단계와, 외부 접속 단자를 덮도록 보호 부재를 부착하여 인쇄 회로 기판을 형성하는 인쇄 회로 기판 형성 단계와, 상기 기판 본체의 상기 보호 부재와 반대되는 면에 반도체 칩을 실장하는 반도체 칩 실장 단계 및, 보호 부재를 기판 본체로부터 제거하는 필름 제거 단계를 포함한다.

Description

보호 부재를 가지는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 제조 방법{PRINTED CIRCUIT BOARD WITH PROTECTIVE MEMBER AND METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 보호 부재가 형성된 인쇄 회로 기판 및 이를 가지는 반도체 패키지의 제조 방법에 관한 것이다.
휴대용 단말기 등 전자기기들이 소형화, 고성능화를 지향하면서 반도체 패키지의 경박단소화가 요구되고 있다. 이에 따라, 인쇄 회로 기판을 얇게 만드는 코어리스(coreless) 기판에 관한 기술이 등장하고 있다. 예를 들어, ETS(Embedded Trace Substrate)와 같이 금속 배선이 절연층내에 매립되는 형태의 인쇄 회로 기판 기술도 제시되고 있다. 그러나 인쇄 회로 기판이 얇아질수록 공정 도중에 기판이 구겨지거나 찢어져 손상되는 문제점 또는 휨(warpage) 현상이 발생하는 문제점을 가지고 있다.
이러한 문제를 해결하기 위해, 인쇄 회로 기판의 구조를 변형하거나 공정을 추가하는 기술이 제시되고 있다. 그러나 인쇄 회로 기판이 두꺼워 지거나 공정이 복잡해진다는 문제점이 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 휨(warpage) 현상을 억제하여 불량률을 낮추는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지를 제공하는 데 있다.
본 개시의 기술적 사상의 실시예들에 따른 다른 과제는, 보호 부재를 구비하여 기판의 손상을 방지하고 생산성을 향상시킬 수 있는 인쇄 회로 기판의 생산 방법 및 이를 포함하는 반도체 패키지를 제공하는 데 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 외부 접속 단자가 부착된 기판 본체를 제공하는 단계와, 외부 접속 단자를 덮도록 보호 부재를 부착하여 인쇄 회로 기판을 형성하는 인쇄 회로 기판 형성 단계와, 기판 본체의 상기 보호 부재와 반대되는 면에 반도체 칩을 실장하는 반도체 칩 실장 단계 및, 보호 부재를 기판 본체로부터 제거하는 필름 제거 단계를 포함한다.
본 개시의 일 실시예에 따른 반도체 제조 방법은 외부 접속 단자가 부착된 기판 본체를 제공하는 단계와, 기판 본체의 휨을 제어하는 보호 부재 및 보조막을 상기 기판 본체의 제 1 면에 부착하여 인쇄 회로 기판을 형성하는 인쇄 회로 기판 형성 단계와, 상기 제 1 면의 반대면인 기판 본체의 제2 면에 반도체 칩을 실장하는 반도체 칩 실장 단계 및, 보호 부재 및 보조막을 기판 본체로부터 제거하는 필름 제거 단계를 포함한다.
본 개시의 일 실시예에 따른 인쇄 회로 기판은 절연층 및 도전층이 교대로 적층되어 형성되는 기판 본체, 상기 기판 본체의 제 1 면에 형성된 외부 접속 단자 및 보호 부재를 구비한다. 기판 본체의 제 1 면 및 제 2 면에는 각각 제 1 도전성 패드 및 제 2 도전성 패드를 구비하고, 외부 접속 단자는 제 1 도전성 패드의 하면에 형성되고, 보호 부재는 상기 외부 접속 단자를 덮도록 형성된다.
본 개시의 실시예들에 따르면, 반도체 칩을 실장하기 전에 기판 본체의 하면에 보호 부재를 부착함으로써, 인쇄 회로 기판의 손상 및 인쇄 회로 기판 하면에 이물질에 의한 오염 및 오염에 따른 기판의 손상을 방지할 수 있다.
본 개시의 실시예들에 따르면, 보호 부재는 패키지 공정 단계에서 인쇄 회로 기판을 두껍게 하여 강성을 보강할 수 있으며, 보호 부재는 이종층(즉, 접착층 및 보호막)으로 구성되어 인쇄 회로 기판의 휨을 제어할 수 있다.
본 개시의 실시예들에 따르면, 패키지 공정 전에 인쇄 회로 기판의 하면에 외부 접속 단자를 덮도록 부착된 보호 부재는 몰딩 후 제거되고, 리플로우 공정을 통해 솔더 볼을 형성함으로써, 솔더 볼 불량을 예방할 수 있다.
본 개시의 실시예들에 따르면, 반도체 선공정을 불량없이 통과한 반도체 웨이퍼가 테스트 및 패키징을 포함하는 반도체 후공정에 의해 불량이 되는 것을 방지함으로써 반도체 공정의 수율을 향상시키고 생산 단가를 낮출 수 있다.
도 1은 본 개시의 일 실시예에 따른 인쇄 회로 기판의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 인쇄 회로 기판의 단면도이다.
도 3은 도 2에 도시된 인쇄 회로 기판의 하방 평면도이다.
도 4는 본 개시의 일 실시예에 따른 인쇄 회로 기판의 단면도이다.
도 5는 도 4에 도시된 인쇄 회로 기판의 하방 평면도이다.
도 6은 본 개시의 일 실시예에 따른 인쇄 회로 기판의 제조 방법을 설명하기 위한 플로우 차트이다.
도 7 내지 도 12는 본 개시의 일 실시예에 따른 인쇄 회로 기판의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 1은 본 개시에 따른 실시예로서, 인쇄 회로 기판(100)의 단면도이다.
도 1을 참조하면, 인쇄 회로 기판(100)은 기판 본체(110), 외부 접속 단자(120) 및 보호 부재(130)를 포함할 수 있다. 외부 접속 단자(120)는 기판 본체(110)의 하면에 형성될 수 있다. 보호 부재(130)는 상기 외부 접속 단자(120)를 덮도록 기판 본체(110)의 하면에 형성될 수 있다. 기판 본체(110)의 하면은 도 1에서의 기판 본체(110)의 아래쪽을 의미할 수 있다. 기판 본체(110)의 상면은 기판 본체(110)의 하면의 반대측을 의미할 수 있다. 기판 본체(110)의 하면은 본 개시에 있어서의, "기판 본체(110)의 제 1 면"의 일 실시예일 수 있다. 기판 본체(110)의 상면은 본 개시에 있어서의, "기판 본체(110)의 제 2 면"의 일 실시예일 수 있다.
기판 본체(110)는 절연층(111), 도전층(112), 도전성 패드(113, 114), 상면 솔더 마스크(115), 하면 솔더 마스크(116)를 포함할 수 있다. 또한, 기판 본체(110)는 도전성 비아(117), 솔더 범프(118)를 더 포함할 수 있다. 기판 본체(110)는 얇은 판의 형태일 수 있다. 기판 본체(110)는 코어층(core layer)이 없는 코어리스(coreless) 기판일 수 있다. 예를 들면, 기판 본체(110)는 트레이스가 절연층(111)에 매립된 임베디드 트레이스 기판(Embedded Trace Substrate; ETS)일 수 있다.
기판 본체(110)는 절연층(111) 및 도전층(112)이 교대로 적층되어 형성될 수 있다. 도전성 패드(113)는 기판 본체(110)의 상면에 형성될 수 있다. 도전성 패드(114)는 기판 본체(110)의 하면에 형성되며, 하면 솔더 마스크(116)와 동일한 레벨을 갖도록 하면 솔더 마스크(116) 평면의 형성된 빈 공간에 위치할 수 있다. 상면 솔더 마스크(115)는 기판 본체(110)의 상면을 덮도록 형성될 수 있다. 하면 솔더 마스크(116)는 기판 본체(110)의 하면을 덮도록 형성될 수 있다. 기판 본체(110)의 두께는 160㎛ 이하일 수 있다.
절연층(111)은 2층 또는 3층의 구조로 적층될 수 있으며, 도전층(112)은 인접하는 절연층(111)의 사이에 형성될 수 있다. 절연층(111)은 페놀 수지(Phenolic Resin), 에폭시 수지(Epoxy Resin) 또는 프리프레그(Prepreg)를 포함할 수 있다.
도전층(112)은 인접하는 절연층(111)의 사이에 형성될 수 있으며, 2개 이상의 층으로 형성될 수 있다. 도전층(112)은 회로 패턴을 형성할 수 있다. 회로 패턴은 도전판을 일부 식각하여 형성될 수 있다. 도전층(112)은 구리(Cu)를 포함할 수 있다.
도전성 패드(113)는 기판 본체(110)의 상면에 형성될 수 있다. 도전성 패드(113)의 상면은 절연층(111)의 상면과 동일한 레벨이 되도록 절연층(111)에 매립될 수 있다. 도전성 패드(114)는 기판 본체(110)의 하면에 형성될 수 있다. 도전성 패드(114)는 구리(Cu) 또는 알루미늄(Al)으로 형성될 수 있다. 일 실시예에서, 도전성 패드(114)는 금속층으로 도금될 수 있으며, 상기 금속층은 니켈(Ni), 주석(Sn), 금(Au) 또는 납(Pb)을 포함할 수 있다.
상면 솔더 마스크(115)는 기판 본체(110)의 상면에 형성될 수 있다. 상면 솔더 마스크(115)는 절연층(111)의 상면을 덮도록 형성될 수 있다. 상면 솔더 마스크(115)는 상기 절연층(111)에 매립된 일부 도전성 패드(113)가 노출되도록 포토 레지스트 패턴을 이용하여 식각될 수 있다.
상면 솔더 마스크(115)는 스크린 인쇄 방식에 의해 형성될 수 있다. 예를 들면, 상면 솔더 마스크(115)는 IR잉크 또는 UV잉크를 기판 본체(110) 상면에 도포 후, 열 건조 방식 또는 자외선 조사에 의해 건조 및 경화되어 형성될 수 있다. 또한, 상면 솔더 마스크(115)는 포토 솔더 레지스트 인쇄 방식에 의해 형성될 수 있다. 예를 들면, 포토 솔더 레지스트는 PSR잉크를 이용하여 도포하거나 라미네이팅에 의해 부착될 수 있다. 상면 솔더 마스크(115)는 포토 솔더 레지스트를 노광, 현상 및 UV건조 등의 방법으로 경화하여 형성될 수 있다.
하면 솔더 마스크(116)는 기판 본체(110)의 하면에 형성될 수 있다. 하면 솔더 마스크(116)는 절연층(111)의 하면을 덮도록 형성될 수 있다. 하면 솔더 마스크(116)는 스크린 인쇄 방식 또는 포토 솔더 레지스트 방식에 의해 형성될 수 있다.
도전성 비아(117)는 절연층(111)의 내부에 형성될 수 있다. 도전성 비아(117)는 절연층(111)에 CNC드릴, CO2 또는 YAG 레이저 드릴 등에 의해 비아홀을 형성한 후 전도성 물질을 충전하여 형성될 수 있다.
도전성 비아(117)는 인접하는 다른 층의 도전성 패드(113, 114)들을 전기적으로 연결할 수 있다. 도전성 비아(117)는 기판 본체(110) 상면에 위치한 도전성 패드(113)를 도전층(112)과 전기적으로 연결할 수 있다. 도전성 비아(117)는 기판 본체(110) 하면에 위치한 도전성 패드(114)와 도전층(112)을 전기적으로 연결할 수 있다.
솔더 범프(118)는 솔더 마스크(115, 116)를 일부 식각하여 노출된 도전성 패드(113) 상에 형성될 수 있다. 솔더 범프(118)는 주석(Sn) 및/또는 은(Ag)을 포함할 수 있다. 솔더 범프(118)는 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb)을 더 포함할 수 있다. 솔더 범프(118) 아래에는 시드층(미도시)이 형성될 수 있다. 솔더 범프(118)는 구리 필라(Cu pillar) 상에 형성될 수도 있다. 일 실시예에 있어서, 솔더 범프(118)는 인쇄 회로 기판(100)에 형성되지 않을 수 있다.
솔더 범프(118) 상에는 반도체 소자가 실장될 수 있다. 솔더 범프(118)는 도전성 패드(113)와 반도체 소자를 전기적으로 연결할 수 있다.
외부 접속 단자(120)는 기판 본체(110)의 하면에 형성될 수 있다. 외부 접속 단자(120)는 도전성 패드(114)의 하면에 형성될 수 있다. 외부 접속 단자(120)는 솔더일 수 있다. 외부 접속 단자(120)는 솔더 범프(118) 상에 반도체 소자가 실장되는 단계 이전에 형성되어 장착될 수 있다. 외부 접속 단자(120)는 인쇄 회로 기판(100)에 반도체 소자가 실장되고, 봉지재(150)가 형성된 후 리플로우 공정에 의해 가공될 수 있다.
외부 접속 단자(120)는 기판 본체(110)의 하면에 포토 레지스트 패턴을 형성한 후, 전기 도금 등의 방법으로 형성될 수 있다. 외부 접속 단자(120)는 주석(Sn), 납(Pb), 은(Ag) 또는 비스무트(Bi)를 포함할 수 있다.
보호 부재(130)는 서로 다른 층이 적층되어 형성되는 이종 접합 구조를 가질 수 있다. 보호 부재(130)는 접착층(132) 및 보호막(134)을 포함할 수 있다. 보호 부재(130)는 라미네이팅의 방법으로 기판 본체(110)의 하면에 형성될 수 있다. 보호 부재(130)는 하면 솔더 마스크(116) 및 외부 접속 단자(120)를 덮도록 형성될 수 있다. 보호 부재(130)는 기판 본체(110)에 외부 접속 단자(120)가 장착된 후, 반도체 소자가 실장되기 전 단계에 기판 본체(110)에 부착될 수 있다.
보호 부재(130)는 반도체 패키지 공정에서, 기판 본체(110)의 하면에 부착되어 기판 본체(110)의 손상을 방지할 수 있다. 예를 들면, 보호 부재(130)는 기판 본체(110)의 두께를 보강함으로써 기판 본체(110)가 눌리거나 구부러지는 것을 방지할 수 있다. 또한, 보호 부재(130)는 기판 본체(110)의 일부가 찢어지거나 절단되지 않게 기판 본체(110)를 보호할 수 있다. 보호 부재(130)는 패키지 공정 중 기판 본체(110)의 처짐을 방지하고, 기판 본체(110)가 매거진에서 이탈되는 것을 방지할 수 있다.
접착층(132)은 기판 본체(110)의 하면에 형성되어, 보호막(134)을 사이에 형성될 수 있다. 접착층(132)은 하면 솔더 마스크(116) 및 외부 접속 단자(120)를 덮도록 형성될 수 있다. 접착층(132)의 두께는 20 ~ 150㎛일 수 있으며, 이보다 얇게 형성될 수도 있다.
접착층(132)은 내열성 및 내압성을 가지는 소재일 수 있다. 예를 들면, 접착층(132)은 실리콘(Si)을 포함할 수 있다. 접착층(132)은 350?J 이상의 온도에서 변형되지 않을 수 있다. 접착층(132)은 외부 접속 단자(120)를 감싸도록 부착되어, 외부 접속 단자(120)가 이탈되거나 도전성 패드(114)가 노출되는 것을 방지할 수 있다. 접착층(132)은 봉지재(150) 형성 공정 중에, 외부 접속 단자(120)가 압력에 의해 변형되는 것을 방지할 수 있다.
보호막(134)은 접착층(132)의 하면에 형성될 수 있다. 보호막(134)은 내열성 및 내압성을 가질 수 있다. 예를 들면, 보호막(134)은 폴리이미드(Polyimide)를 포함할 수 있다. 보호막(134)의 두께는 25㎛ ~ 50㎛ 일 수 있으며, 이보다 얇게 형성될 수도 있다.
보호막(134)은 패키지 공정 중에 기판 본체(110)의 하면에 이물이 부착되는 것을 방지할 수 있다. 보호막(134)은 함유된 폴리이미드의 비율을 조정함으로써, 열수축량을 제어할 수 있다. 보호 부재(130)는 접착층(132) 및 보호막(134)의 이종층간에 열수축량을 제어함으로써, 고온에 의해 상면 방향으로 볼록 또는 오목하게 변형될 수 있다. 보호 부재(130)는 기판 본체(110)가 휘어지는 방향과 반대 방향으로 휘어지도록 제어되어 인쇄 회로 기판(100)의 휨(warpage)을 방지할 수 있다. 예를 들어, 기판 본체(110)가 팽창하여 하면 방향으로 볼록하게 변형되는 경우, 보호 부재(130)는 수축하여 상면 방향으로 볼록하게 변형되도록 제어될 수 있다. 기판 본체(110)가 수축하여 상면 방향으로 볼록하게 변형되는 경우, 보호 부재(130)는 팽창하여 하면 방향으로 볼록하게 변형되도록 제어될 수 있다.
도 2는 본 개시의 일 실시예의 인쇄 회로 기판(200)의 x방향에 따른 단면도이며, 도 3은 도 2의 인쇄 회로 기판(200)의 하방 평면도이다. 도 4는 본 개시의 일 실시예의 x방향에 따른 인쇄 회로 기판(200)의 단면도이며, 도 5는 도 4의 인쇄 회로 기판(200)의 하방 평면도이다.
도 2 및 도 3을 참조하면, 보호막(134)의 하면에는 보조막(236)이 형성될 수 있다. 보조막(236)은 내열성 및 내압성을 가질 수 있으며, 고온에 의해 열팽창 또는 열수축 가능할 수 있다. 보조막(236)은 폴리이미드를 포함할 수 있다. 보호막(134)의 하면에는 적어도 2개 이상의 보조막(236)이 부착될 수 있으며, 보조막(236)은 x방향으로 연장되어 형성될 수 있다. 보조막(236)은 막대 형상을 가질 수 있으나, 이에 제한되지는 않는다.
기판 본체(110)가 x방향으로 수축 또는 팽창되는 경우, 기판 본체(110)의 x방향을 따른 단면에서 오목 또는 볼록한 곡선이 형성되도록 휨현상이 발생할 수 있다. x방향으로 연장되는 보조막(236)은 기판 본체(110)의 x방향 수축 또는 팽창을 제어하여 인쇄 회로 기판(200)의 휨을 방지할 수 있다. 예를 들면, 보조막(236)은 인쇄 회로 기판(200)의 x방향 수축 또는 팽창에 대응하여 그 반대 방향으로 팽창 또는 수축하도록 제어될 수 있다. 보조막(236)은 외부 접속 단자(120)의 수직 하방에 위치하여, 외부 접속 단자(120)의 손상을 방지할 수 있다.
도 4 및 도 5를 참조하면, 보호막(134)의 하면에는 적어도 2개 이상의 보조막(336)이 부착될 수 있으며, 보조막(336)은 y방향으로 연장되는 막대 형상을 가질 수 있다.
기판 본체(110)가 y방향으로 수축 또는 팽창되는 경우, 기판 본체(110)의 y방향을 따른 단면에서 오목 또는 볼록한 곡선이 형성되도록 휨현상이 발생할 수 있다. x방향으로 연장되는 보조막(336)은 기판 본체(110)의 x방향 수축 또는 팽창을 제어하여 인쇄 회로 기판(300)의 휨을 방지할 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 차트이다.
도 6을 참조하면, 반도체 패키지의 제조 방법은 기판 본체 제공 단계(S10), 인쇄 회로 기판 형성 단계(S20), 반도체 칩 실장 단계(S30), 봉지재 형성 단계(S40), 필름 제거 단계(S50), 솔더 볼 형성 단계(S60)를 포함하여 이루어질 수 있다.
기판 본체 제공 단계(S10)는 하면에 외부 접속 단자(120)가 부착된 기판 본체(110)를 제공하는 단계이다. 기판 본체(110)는 절연층(111) 및 도전층(112)이 교대로 적층되어 형성될 수 있다. 인쇄 회로 기판 형성 단계(S20)는 기판 본체(110) 하면에 형성된 외부 접속 단자(120)를 덮도록 보호 부재(130)를 부착하여 인쇄 회로 기판(100)을 형성하는 단계이다. 보호 부재(130)는 접착층(132) 및 보호막(134)을 포함할 수 있다. 반도체 칩 실장 단계(S30)는 인쇄 회로 기판(100) 상에 반도체 칩(140)을 부착하는 단계이다. 반도체 칩(140)은 기판 본체(110)의 상면에 형성된 솔더 범프(118)에 의해 실장될 수 있다. 봉지재 형성 단계(S40)는 상기 반도체 칩(140) 및 인쇄 회로 기판(100)의 상부를 덮도록 봉지재(150)를 형성하는 단계이다. 필름 제거 단계(S50)는 인쇄 회로 기판(100)에 부착된 보호 부재(130)를 제거하는 단계이다. 솔더 볼 형성 단계(S60)는 외부 접속 단자(120)를 가공하여 솔더 볼을 형성하는 단계이다. 외부 접속 단자(120)는 리플로우 공정을 통해 가공될 수 있다.
한편, 도시되지는 않았으나 반도체 패키지 제조 방법에는 봉지재 형성 단계(S40) 이후 봉지재(150)를 냉각하는 큐어링 공정이 더 포함될 수 있으며, 솔더 볼 형성 단계(S60) 이후 솔더 볼(122)의 높이를 균일하게 하는 코이닝 공정이 더 포함될 수 있다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 단계적으로 나타내는 단면도들이다. 도 7 내지 도 12에 대한 설명 중 도 1 내지 도 5와 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 먼저 내부에 회로 패턴인 도전층(112)이 배치되도록 절연층(111)을 적층하고, 적층된 절연층(111)들의 상면 및 하면에 도전성 패드(113, 114)가 부착되는 기판 본체(110)를 준비한다. 기판 본체(110)의 상면 및 하면에는 각각 상면 솔더 마스크(115) 및 하면 솔더 마스크(116)가 형성될 수 있다. 솔더 범프(118)는 도전성 패드(113)상에 형성될 수 있으나, 형성되지 않을 수도 있다.
절연층(111)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 절연층(111)은 FR4(Frame Retardant 4), 폴리페닐렌 에테르(Polyphenylene ether), 사관능성 에폭시(Tetrafunctional epoxy), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 또한, 절연층(111)은 프리프레그를 포함할 수 있다.
도전층(112)은 회로 패턴일 수 있다. 도전층(112)은 도전판에 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 등을 적용하여 형성될 수 있다.
기판 본체(110)는 코어리스 기판일 수 있으며, 예를 들면 임베디드 트레이스 기판(ETS)일 수 있다. 도전성 패드(113)는 그 상면이 절연층(111)의 상면과 동일한 레벨이 되도록 절연층(111) 내부에 매립될 수 있다.
상면 솔더 마스크(115) 및 하면 솔더 마스크(116)는 포토 솔더 레지스트 인쇄 방식으로 형성될 수 있다. 예를 들면, 포토 솔더 레지스트는 패턴화하여 노광, 현상 및 건조될 수 있다. 상면 솔더 마스크(115) 및 하면 솔더 마스크(116)는 도전성 패드(113, 114)가 노출되도록 일부 식각되어 형성될 수 있다.
도전성 비아(117)는 절연층(111) 내부에 형성될 수 있다. 도전성 비아(117)는 절연층(111)에 비아홀을 형성한 후 전도성 물질을 충전하여 형성될 수 있다. 솔더 범프(118)는 노출된 전도성 패드(113) 상에 형성될 수 있으며, 솔더 범프(118) 아래에는 시드층(미도시)이 형성될 수 있다. 솔더 범프(118)는 구리 필라를 포함할 수 있다.
도 8을 참조하면, 기판 본체(110)의 하면에 외부 접속 단자(120)를 형성한다. 외부 접속 단자(120)는 도전성 패드(114)의 하면에 형성될 수 있다. 기판 본체(110)의 하면에 포토 레지스트 막을 형성하고, 노광 및 현상을 거쳐 포토 레지스트 패턴을 형성할 수 있다. 외부 접속 단자(120)는 포토 레지스트 패턴을 형성한 후 전기 도금 등의 방법 금속 물질을 충전하여 형성될 수 있다. 외부 접속 단자(120)는 주석(Sn), 납(Pb), 은(Ag) 또는 비스무트(Bi)를 포함할 수 있다.
도 1 및 도 9a를 참조하면, 기판 본체(110)의 하면에 보호 부재(130)를 형성하고 반도체 칩(140)을 실장한다. 보호 부재(130)는 외부 접속 단자(120) 및 하면 솔더 마스크(116)를 덮도록 형성될 수 있다. 보호 부재(130)는 서로 다른 층이 적층된 이종 접합 구조를 가질 수 있다. 보호 부재(130)는 접착층(132) 및 보호막(134)을 포함할 수 있으며, 접착층(132)은 기판 본체(110)의 하면에 형성되고, 보호막(134)은 접착층(132)의 하면에 형성될 수 있다. 접착층(132) 및 보호막(134)은 내열성, 내압성을 가지며 열수축성 또는 열팽창성을 가질 수 있다. 접착층(132)은 실리콘을 포함할 수 있으며, 보호막(134)은 폴리이미드를 포함할 수 있다.
반도체 칩(140)은 보호 부재(130)가 형성된 후에 기판 본체(110)의 상면에 실장된다. 반도체 칩(140)은 와이어 본딩으로 실장되거나, 플립칩(flip-chip) 본딩으로 실장될 수 있다. 플립칩 본딩방법에서 반도체 칩(140)은, 반도체 칩(140)의 하면에 형성된 범프와 솔더 범프(118)가 접하도록 배치될 수 있다.
도 9b를 참조하면, 반도체 칩(240)이 솔더 범프가 형성되지 않은 기판 본체(110) 상에 플립칩 본딩으로 실장될 수 있다. 솔더 범프(218)는 반도체 칩(240)은 하면에 형성될 수 있다. 솔더 범프(218)는 기판 본체(110) 상면의 대응하는 도전성 패드에 부착될 수 있다.
도 9c를 참조하면, 반도체 칩(340)이 기판 본체(110) 상에 와이어 본딩으로 실장될 수 있다. 반도체 칩(340)은 기판 본체(110)의 상면에 접착 테이프(119)를 통해 부착될 수 있다. 접착 테이프(119)는 상면 솔더 마스크(115)상에 형성될 수 있다. 와이어는 반도체 칩(340)과 기판 본체(110)를 전기적으로 연결할 수 있다.
도 10을 참조하면, 반도체 칩(140) 및 인쇄 회로 기판(100)을 덮도록 봉지재(150)를 형성한다. 봉지재(150)는 에폭시(epoxy) 또는 폴리이미드 등을 포함하는 수지일 수 있다. 예를 들면, 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin) 등일 수 있다.
봉지재(150)는 노즐 등에 의해 몰딩 수지가 반도체 칩(140) 상에 주입되고, 프레스 등에 의해 반도체 칩(140)에 압력을 가하여 형성될 수 있다. 상기 몰딩 수지의 양, 가압 온도, 가압 시간 및 압력은 몰딩 수지의 물리적 성질을 고려하여 설정될 수 있다. 봉지재(150)는 인쇄 회로 기판(100)과 반도체 칩(140)을 외부 환경으로부터 보호할 수 있다.
보호 부재(130)는 봉지재 형성 공정에서, 기판 본체(110)가 눌리거나 구부러지는 것을 방지할 수 있다. 또한, 보호 부재(130)는 기판 본체(110)의 일부가 찢어지거나 절단되지 않게 기판 본체(110)를 보호할 수 있다. 보호 부재(130)는 패키지 공정 중 기판 본체(110)의 처짐을 방지하고, 기판 본체(110)가 매거진에서 이탈되는 것을 방지할 수 있다.
도시되지는 않았으나, 반도체 칩(140)과 인쇄 회로 기판(100) 사이의 공간에 언더필이 충전될 수 있다. 언더필은 에폭시 수지를 포함할 수 있다. 반도체 패키지 제조 방법은 봉지재 형성 단계(S40)가 생략되고, 언더필 충전 공정만 진행될 수 있다. 봉지재 형성 단계 후에는 소정의 온도에서 큐어링(curing) 공정이 진행될 수 있다. 큐어링 공정에 의해 봉지재(150)는 경화될 수 있다. 몰딩 수지는 착색제인 카본 블랙(carbon black)을 포함할 수 있으며, 그 외에 경화제, 충진재, 난연재 등을 더 포함할 수 있다. 큐어링 공정 후에는, 패키지의 식별 번호를 기재하는 마킹(marking) 공정이 진행될 수 있다.
도 11 및 도 12을 참조하면, 기판 본체(110)의 하면에 형성된 보호 부재(130)를 제거한다. 보호 부재(130)는 접착층(132)보다 강한 접착력을 갖는 다른 테이프를 이용하여 제거될 수 있다. 보호 부재(130)가 제거된 후 외부 접속 단자(120) 및 하면 솔더 마스크(116)는 기판 본체(110)의 하면에 부착된 상태로 외부에 노출될 수 있다.
솔더 볼(122)은 외부 접속 단자(120)를 가공하여 형성될 수 있다. 예를 들면, 솔더 볼은 리플로우(Reflow) 공정을 통해 형성될 수 있다. 인쇄 회로 기판(100)은 리플로우 장치에 탑재되어 이송레인을 따라 이송될 수 있다. 인쇄 회로 기판(100)이 이송되면서 가열부에 의해 가열되어 솔더 볼(122)이 형성될 수 있다. 솔더 볼(122)은 가열된 외부 접속 단자(120)의 표면 장력에 의해 구 형상을 가질 수 있다.
패키지 공정 중 외부 접속 단자(120)에 손상 또는 변형이 있더라도, 리플로우 공정에 의해 솔더 볼(122)은 원복이 가능하다.
솔더 볼(122)이 형성된 후에는, 코이닝(coining) 공정이 진행될 수 있다. 코이닝 공정에 의해 솔더 볼(122)이 가압되어, 솔더 볼(122)의 높이를 균일하게 할 수 있고 솔더 볼(122) 불량(missing)을 줄일 수 있다. 코이닝 공정에 의해 인쇄 회로 기판(100)이 가압되어, 기판의 휨 현상을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 200, 300 : 인쇄 회로 기판 111 : 절연층
112 : 도전층 113, 114 : 도전성 패드
115 : 상면 솔더 마스크 116 : 하면 솔더 마스크
117 : 도전성 비아 118, 218 : 솔더 범프
119 : 접착 테이프
120 :외부 접속 단자 122 : 솔더 볼
130 : 보호 부재 132 : 접착층
134 : 보호막 140, 240, 340 : 반도체 칩
150 : 봉지재 236, 336 : 보조막

Claims (10)

  1. 외부 접속 단자가 부착된 기판 본체를 제공하는 단계와,
    상기 외부 접속 단자를 덮도록 보호 부재를 부착하여 인쇄 회로 기판을 형성하는 인쇄 회로 기판 형성 단계와,
    상기 기판 본체의 상기 보호 부재와 반대되는 면에 반도체 칩을 실장하는 반도체 칩 실장 단계,
    상기 보호 부재를 상기 기판 본체로부터 제거하는 필름 제거 단계를 포함하며, 및
    상기 필름 제거 단계 후에, 상기 외부 접속 단자에 리플로우 공정을 수행하여 솔더 볼을 형성하는 단계를 포함하며,
    상기 필름 제거 단계에서 상기 외부 접속 단자의 측면 및 하면이 노출되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호 부재는 상기 기판 본체의 변형 방향과 반대되는 방향으로 변형되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 2 항에 있어서,
    상기 보호 부재는 접착층 및 보호막을 포함하며,
    상기 접착층의 상면은 상기 기판 본체의 제 1 면에 접하고, 상기 보호막의 상면이 상기 접착층의 하면에 접하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 3 항에 있어서,
    상기 접착층은 실리콘을 포함하고, 상기 보호막은 폴리이미드를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 접착층 및 상기 보호막은 서로 다른 열수축률 또는 열팽창률을 가지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 외부 접속 단자가 부착된 기판 본체를 제공하는 단계와,
    상기 기판 본체의 휨을 제어하는 보호 부재 및 보조막을 상기 기판 본체의 제 1 면에 부착하여 인쇄 회로 기판을 형성하는 인쇄 회로 기판 형성 단계와,
    상기 제 1 면의 반대면인 상기 기판 본체의 제 2 면에 반도체 칩을 실장하는 반도체 칩 실장 단계,
    상기 보호 부재 및 보조막을 상기 기판 본체로부터 제거하는 필름 제거 단계를 포함하며, 및
    상기 필름 제거 단계 후에, 상기 외부 접속 단자에 리플로우 공정을 수행하여 솔더 볼을 형성하는 단계를 포함하며,
    상기 필름 제거 단계에서 상기 외부 접속 단자의 측면 및 하면이 노출되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 보호 부재 및 보조막은 상기 기판 본체의 변형 방향과 반대되는 방향으로 변형되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 7 항에 있어서,
    상기 보조막은 상기 인쇄 회로 기판의 일방향을 따라 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 6 항에 있어서,
    상기 보조막은 폴리이미드를 포함하는 반도체 패키지 제조 방법.
  10. 제 6 항에 있어서,
    상기 보호 부재는 접착층 및 보호막을 포함하며,
    상기 접착층의 상면은 상기 기판 본체의 제 1 면에 접하고, 상기 보호막의 상면이 상기 접착층의 하면에 접하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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