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CN112185928A - 一种芯片封装结构及其制备方法、封装芯片 - Google Patents

一种芯片封装结构及其制备方法、封装芯片 Download PDF

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CN112185928A CN202011138288.0A CN202011138288A CN112185928A CN 112185928 A CN112185928 A CN 112185928A CN 202011138288 A CN202011138288 A CN 202011138288A CN 112185928 A CN112185928 A CN 112185928A
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Shanghai Awinic Technology Co Ltd
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Abstract

本申请公开了一种芯片封装结构及其制备方法、封装芯片，其中，所述芯片封装结构在底部焊盘表面还设置有凸点焊盘，所述凸点焊盘背离所述基板一侧的表面高于所述基板的第二表面，即凸点焊盘的底面相对于基板底面向外突出，以降低封装结构在表面贴装工序(Surface Mounted Technology，SMT)焊接时出现焊接异常的概率，满足封装结构的封装可靠性要求。同时所述凸点焊盘相较于焊锡球结构的高度可以做的更小，有利于保证封装结构的整体厚度较小，满足封装结构的轻薄化要求。

Description

一种芯片封装结构及其制备方法、封装芯片
技术领域
本申请涉及半导体技术领域，更具体地说，涉及一种芯片封装结构及其制备方法、封装芯片。
背景技术
随着市场上消费类电子技术的不断升级，手机、智能穿戴设备和平板电脑等电子设备对芯片(Integrated Circuit Chip)封装的可靠性要求也越来越高。
现有的封装结构主要包括栅格阵列封装(Land Grid Array，LGA)和球栅阵列封装(Ball Grid Array Package，BGA)，但在实际应用中，这两种封装结构均存在不同的问题，球珊阵列封装的整体封装厚度较厚，难以满足封装轻薄化的要求，而栅格阵列封装的封装易焊性较差。如何获得封装易焊性较高，且能够满足封装轻薄化要求的封装结构成为本领域技术人员的重点研究方向。
发明内容
为解决上述技术问题，本申请提供了一种芯片封装结构及其制备方法、封装芯片，以实现同时满足封装易焊性和封装轻薄化要求的目的。
为实现上述技术目的，本申请实施例提供了如下技术方案：
一种芯片封装结构，用于芯片封装，所述芯片封装结构包括：
基板，所述基板包括相背设置的第一表面和第二表面，所述基板还包括互联走线，所述互联走线位于所述基板内部，所述第一表面用于设置所述芯片，所述芯片与所述互联走线电连接；
多个底部焊盘，所述底部焊盘位于所述基板的第二表面，且与所述互联走线电连接；
多个凸点焊盘，所述多个凸点焊盘与所述多个底部焊盘一一对应，所述凸点焊盘设置于与所述凸点焊盘对应的底部焊盘表面，且所述凸点焊盘背离所述基板一侧的表面高于所述第二表面。
可选的，所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口中用于设置所述底部焊盘。
可选的，所述焊盘开口完全暴露出所述底部焊盘，且所述焊盘开口周围的阻焊油墨层与所述底部焊盘互不接触。
可选的，所述焊盘开口暴露出部分所述底部焊盘，且所述阻焊油墨层覆盖部分所述底部焊盘。
可选的，所述凸点焊盘的底面高出所述阻焊油墨层的底面。
可选的，所述凸点焊盘的底面相较于所述阻焊油墨层的底面的突出高度的取值范围为(0μm，100μm]。
可选的，所述凸点焊盘背离所述底部焊盘一侧的表面为平整平面或弧形表面。
可选的，所述凸点焊盘的剖面形状包括矩形、梯形和圆形中的任意一种。
一种芯片封装结构的制备方法，包括：
提供基板，所述基板包括相背设置的第一表面和第二表面，所述基板还包括互联走线，所述互联走线位于所述基板内部，所述第一表面用于设置所述芯片，所述芯片与所述互联走线电连接；
形成底部焊盘，所述底部焊盘位于所述基板的第二表面，且与所述互联走线电连接；
形成凸点焊盘，所述多个凸点焊盘与所述多个底部焊盘一一对应，所述凸点焊盘设置于与所述凸点焊盘对应的底部焊盘表面，且所述凸点焊盘背离所述基板一侧的表面高于所述第二表面。
可选的，所述形成凸点焊盘包括：
利用丝网印刷工艺，在所述第二表面设置丝网掩膜，并以所述丝网掩膜为掩膜，印刷形成所述凸点焊盘。
可选的，所述丝网掩膜包括多个丝网开口，所述丝网开口至少暴露出部分所述底部焊盘。
可选的，当所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口完全暴露出所述底部焊盘，且所述焊盘开口周围的阻焊油墨层与所述底部焊盘互不接触时，所述丝网掩膜至少覆盖所述阻焊油墨层与所述底部焊盘之间的缝隙，所述丝网开口暴露出所述底部焊盘的中央区域；
当所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口暴露出部分所述底部焊盘，且所述阻焊油墨层覆盖部分所述底部焊盘时，所述丝网掩膜覆盖所述阻焊油墨层，所述丝网开口与所述焊盘开口的大小一致。
一种封装芯片，包括芯片和如上述任一项所述的芯片封装结构。
从上述技术方案可以看出，本申请实施例提供了一种芯片封装结构及其制备方法、封装芯片，其中，所述芯片封装结构在底部焊盘表面还设置有凸点焊盘，所述凸点焊盘背离所述基板一侧的表面高于所述基板的第二表面，即凸点焊盘的底面相对于基板底面向外突出，以降低封装结构在表面贴装工序(Surface Mounted Technology，SMT)焊接时出现焊接异常的概率，满足封装结构的封装可靠性要求，且提高封装结构的封装易焊性。
同时由于采用凸点焊盘代替焊锡球，所述凸点焊盘相较于焊锡球结构的高度可以做的更小，有利于保证封装结构的整体厚度较小，满足封装结构的轻薄化要求。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的栅格阵列封装的剖面结构示意图；
图2为现有技术中的球栅阵列封装的剖面结构示意图；
图3为本申请的一个实施例提供的一种芯片封装结构的剖面结构示意图；
图4为本申请的一个实施例提供的一种基板的第二表面的放大示意图；
图5为本申请的另一个实施例提供的一种基板的第二表面的放大示意图；
图6为本申请的又一个实施例提供的一种基板的第二表面的放大示意图；
图7为本申请的再一个实施例提供的一种基板的第二表面的放大示意图；
图8为本申请的一个可选实施例提供的一种基板的第二表面的放大示意图；
图9为本申请的另一个可选实施例提供的一种基板的第二表面的放大示意图；
图10为本申请的一个实施例提供的一种芯片封装结构的制备方法的流程示意图；
图11为本申请的一个实施例提供的一种丝网掩膜的俯视结构示意图；
图12为本申请的一个实施例提供的一种丝网开口与阻焊油墨层的焊盘开口的位置关系示意图；
图13为本申请的另一个实施例提供的一种丝网开口与阻焊油墨层的焊盘开口的位置关系示意图。
具体实施方式
正如背景技术中所述，现有技术中的球珊阵列封装的整体封装厚度较厚，难以满足封装轻薄化的要求，而栅格阵列封装的封装易焊性较差。具体来说，对于栅格阵列封装而言，参考图1，图1为现有技术中的栅格阵列封装的剖面结构示意图，该栅格阵列封装主要包括芯片1、基板2、基板内金属连线3和底部焊盘4，其中由于基板2底面的阻焊油墨层的存在，使得底部焊盘4相较于该阻焊油墨层处于凹陷的状态，即底部焊盘4相对应基板2底面的高度小于阻焊油墨层的高度，这种凹陷的底部焊盘4在SMT贴片时，锡膏中的空气不容易排出，容易形成焊接空洞，同时，由于凹陷的焊盘，需要在SMT贴片时添加更多的焊锡以保证焊接性，但其在焊接时容易受到翘曲、变形和焊锡量不均匀等问题的影响，导致部分引脚焊接吃锡不良，造成开路异常。
而对于球栅阵列封装而言，参考图2，图2为现有技术中的球栅阵列封装的剖面结构示意图，该球栅阵列封装主要包括芯片1、基板2、基板内金属连线3、底部焊盘4和焊锡球5，但由于焊锡球5的材料成本和工艺成本较高，导致球栅阵列封装的整体成本居高不下，且由于焊锡球5的制备工艺的限制，目前很难做到0.2mm直径以下的焊锡球5，导致球栅阵列封装的厚度较厚，难以满足封装结构的轻薄化要求。
有鉴于此，本申请实施例提供了一种芯片封装结构，用于芯片封装，所述芯片封装结构包括：
基板，所述基板包括相背设置的第一表面和第二表面，所述基板还包括互联走线，所述互联走线位于所述基板内部，所述第一表面用于设置所述芯片，所述芯片与所述互联走线电连接；
多个底部焊盘，所述底部焊盘位于所述基板的第二表面，且与所述互联走线电连接；
多个凸点焊盘，所述多个凸点焊盘与所述多个底部焊盘一一对应，所述凸点焊盘设置于与所述凸点焊盘对应的底部焊盘表面，且所述凸点焊盘背离所述基板一侧的表面高于所述基板的第二表面。
所述芯片封装结构在底部焊盘表面还设置有凸点焊盘，所述凸点焊盘背离所述基板一侧的表面高于所述基板的第二表面，即凸点焊盘的底面相对于基板底面向外突出，以降低封装结构在表面贴装工序(Surface Mounted Technology，SMT)焊接时出现焊接异常的概率，满足封装结构的封装可靠性要求，且提高封装结构的封装易焊性。
同时由于采用凸点焊盘代替焊锡球，所述凸点焊盘相较于焊锡球结构的高度可以做的更小，有利于保证封装结构的整体厚度较小，满足封装结构的轻薄化要求。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种芯片封装结构，如图3所示，用于芯片10封装，所述芯片封装结构包括：
基板20，所述基板20包括相背设置的第一表面和第二表面，所述基板20还包括互联走线30，所述互联走线30位于所述基板20内部，所述第一表面用于设置所述芯片10，所述芯片10与所述互联走线30电连接；
多个底部焊盘，所述底部焊盘位于所述基板20的第二表面，且与所述互联走线30电连接；
多个凸点焊盘40，所述多个凸点焊盘40与所述多个底部焊盘一一对应，所述凸点焊盘40设置于与所述凸点焊盘40对应的底部焊盘表面，且所述凸点焊盘40背离所述基板20一侧的表面高于所述基板20的第二表面。
在芯片封装结构后续的表面贴装工序时，需要使用印刷焊锡膏工艺，即将焊锡膏印刷到印制电路板上，然后将封装结构贴在印制电路板上的焊锡膏上，印制电路板上的焊盘与封装结构的凸点焊盘40通过焊锡膏在回流后形成焊接，在本实施例中，由于所述凸点焊盘40的背离所述基板20一侧的表面高于所述第二表面，即所述凸点焊盘40突出所述第二表面设置，避免了由于凹陷的底部焊盘而导致焊锡膏的空气难以排除的问题，且同样由于所述凸点焊盘40的突出设置，使得在印刷焊锡膏时无需额外增加焊锡膏的量，有利于节省成本。
另外，凸点焊盘40的形成工艺成熟可控，其成型高度可自由控制，所述凸点焊盘40相较于所述第二表面的突出高度的取值在100μm以下，相较于焊锡球的高度(200μm)而言大大降低，可在一定程度上满足所述芯片封装结构的轻薄化要求。并且凸点焊盘40的材料成本和工艺成本相较于焊锡球的材料成本和工艺成本均更为低廉，有利于降低所述芯片封装结构的整体成本。
进一步的，所述凸点焊盘40沿平行于所述基板20表面方向上的剖面形状更加灵活，可以根据需要进行设置，包括但不限于矩形、梯形、正方形和圆形中的任意一种，而焊锡球由于工艺的限制只能为圆形，因此本实施例中提供的封装结构的适用范围更广。
在图3中，除了芯片10、基板20、底部焊盘、互联走线30等结构之外，还示出了用于提高芯片10气密性的塑封体50，所述塑封体50可由塑封材料制备获得，所述塑封体50覆盖所述芯片10的裸露表面以及所述基板20的第一表面。
下面对本实施例中底部焊盘和凸点焊盘40的具体位置关系和结构进行说明。
在本申请的一个实施例中，如图4和图5所示，所述第二表面还设置有阻焊油墨层70，所述阻焊油墨层70包括多个焊盘开口，所述焊盘开口中用于设置所述底部焊盘60。
图4和图5为所述基板20的第二表面的放大示意图，在图4和图5中示出了两种可行的阻焊油墨层70的设置方式，在图4中，所述焊盘开口完全暴露出所述底部焊盘60，且所述焊盘开口周围的阻焊油墨层70与所述底部焊盘60互不接触。在图5中，所述焊盘开口暴露出部分所述底部焊盘60，且所述阻焊油墨层70覆盖部分所述底部焊盘60。图4所示的焊盘开口的设置方式为底部焊盘60的设置提供了更大的表面积，并且底部焊盘60之间的间隙更大，允许更宽的线宽和更多的通孔灵活性。图5所示的焊盘开口的设置方式中，阻焊油墨层70的焊盘开口小于底部焊盘60的尺寸，可以减少焊接或焊接过程中焊盘脱落的可能性。
对于图4和图5所示的焊接开口的设置方式，所述凸点焊盘40的设置方式可以分别参考图6、图7、图8和图9，所述凸点焊盘40背离所述底部焊盘60一侧的表面为平整平面或弧形表面，该表面相对于阻焊油墨层70的底面向外突出，即所述凸点焊盘的底面高出所述阻焊油墨层的底面。可选的，所述凸点焊盘的底面相较于所述阻焊油墨层的底面的突出高度的取值范围为(0μm，100μm]。相较于焊锡球的高度(200μm)而言大大降低。
在图6和图7中，所述凸点焊盘40背离所述底部焊盘60一侧的表面均为弧形表面，该种凸点焊盘40在形成过程中，当焊盘材料印刷或以其他方式设置于所述底部焊盘60上后，经过回流焊接即可形成弧形表面，这是因为回流时焊接材料呈熔融状，又因其表面张力，会形成顶端弧形的状态。
在图8和图9中，所述凸点焊盘40背离所述底部焊盘60一侧的表面均为平整平面，该种凸点焊盘40在形成过程中，当焊盘材料印刷或以其他方式设置于所述底部焊盘60上后，在回流焊接工艺中可通过将一平板压在熔融的焊盘材料上，使得凸点焊盘40的表面为一平整平面。当所述凸点焊盘40背离所述底部焊盘60一侧的表面为平整平面时，各个凸点焊盘40之间的焊盘共面性更好。
下面对本申请实施例提供的芯片封装结构的制备方法进行描述，下文描述的芯片封装结构的制备方法可与上文描述的芯片封装结构相互对应参照。
相应的，本申请实施例还提供了一种芯片封装结构的制备方法，如图10所示，包括：
S101：提供基板，所述基板包括相背设置的第一表面和第二表面，所述基板还包括互联走线，所述互联走线位于所述基板内部，所述第一表面用于设置所述芯片，所述芯片与所述互联走线电连接；
S102：形成底部焊盘，所述底部焊盘位于所述基板的第二表面，且与所述互联走线电连接；
S103：形成凸点焊盘，所述多个凸点焊盘与所述多个底部焊盘一一对应，所述凸点焊盘设置于与所述凸点焊盘对应的底部焊盘表面，且所述凸点焊盘背离所述基板一侧的表面高于所述第二表面。
经过本申请实施例提供的封装结构的制备方法制备获得封装结构参考图3，在封装结构后续的表面贴装工序时，需要使用印刷焊锡膏工艺，即将焊锡膏印刷到印制电路板上，然后将封装结构贴在印制电路板上的焊锡膏上，印制电路板上的焊盘与封装结构的凸点焊盘通过焊锡膏在回流后形成焊接，在本实施例中，由于所述凸点焊盘的背离所述基板一侧的表面高于所述第二表面，即所述凸点焊盘突出所述第二表面设置，避免了由于凹陷的底部焊盘而导致焊锡膏的空气难以排除的问题，且同样由于所述凸点焊盘的突出设置，使得在印刷焊锡膏时无需额外增加焊锡膏的量，有利于节省成本。
另外，凸点焊盘的形成工艺成熟可控，其成型高度可自由控制，所述凸点焊盘相较于所述第二表面的突出高度的取值在100μm以下，相较于焊锡球的高度(200μm)而言大大降低，可在一定程度上满足所述芯片封装结构的轻薄化要求。并且凸点焊盘的材料成本和工艺成本相较于焊锡球的材料成本和工艺成本均更为低廉，有利于降低所述芯片封装结构的整体成本。
进一步的，所述凸点焊盘的剖面形状更加灵活，可以根据需要进行设置，包括但不限于矩形、梯形、正方形和圆形中的任意一种，而焊锡球由于工艺的限制只能为圆形，因此本实施例中提供的封装结构的适用范围更广。
下面对本申请实施例提供的芯片封装结构的制备方法的各个步骤的可行执行过程进行描述。
可选的，在本申请的一个实施例中，所述形成凸点焊盘包括：
S1031：利用丝网印刷工艺，在所述第二表面设置丝网掩膜，并以所述丝网掩膜为掩膜，印刷形成所述凸点焊盘。
参考图11，图11为所述丝网掩膜的俯视结构示意图，所述丝网掩膜包括多个丝网开口，所述丝网开口至少暴露出部分所述底部焊盘。在图11中，标号80表示所述丝网掩膜，81表示所述丝网开口。
参考图12和图13，图12和图13为当所述基板的阻焊油墨层的焊盘开口与所述底部焊盘之间的关系不同时，所述丝网掩膜的丝网开口的设置方式。
在图12中，当所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口完全暴露出所述底部焊盘，且所述焊盘开口周围的阻焊油墨层与所述底部焊盘互不接触时，所述丝网掩膜至少覆盖所述阻焊油墨层与所述底部焊盘之间的缝隙，所述丝网开口暴露出所述底部焊盘的中央区域；
在图13中，当所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口暴露出部分所述底部焊盘，且所述阻焊油墨层覆盖部分所述底部焊盘时，所述丝网掩膜覆盖所述阻焊油墨层，所述丝网开口与所述焊盘开口的大小一致。
结合参考图6-图9，在所述第二表面还设置有阻焊油墨层的情况下，所述凸点焊盘背离所述基板一侧的表面高于所述阻焊油墨层背离所述基板一侧的表面，即所述凸点焊盘的底面相对于所述阻焊油墨层的底面向外突出。
所述印刷形成所述凸点焊盘的过程可以具体包括：
以所述丝网掩膜为掩膜，印刷焊盘材料，形成待回流焊盘；
对所述待回流焊盘进行回流，以获得所述凸点焊盘。
经过回流工艺形成的凸点焊盘的具体种类可参考图6-9，在图6和图7中，所述凸点焊盘背离所述底部焊盘一侧的表面均为弧形表面，该种凸点焊盘在形成过程中，当焊盘材料印刷或以其他方式设置于所述底部焊盘上后，经过回流焊接即可形成弧形表面，这是因为回流时焊接材料呈熔融状，又因其表面张力，会形成顶端弧形的状态。
在图8和图9中，所述凸点焊盘背离所述底部焊盘一侧的表面均为平整平面，该种凸点焊盘在形成过程中，当焊盘材料印刷或以其他方式设置于所述底部焊盘上后，在回流焊接工艺中可通过将一平板压在熔融的焊盘材料上，使得凸点焊盘的表面为一平整平面。即在这种情况下，所述印刷形成所述凸点焊盘的步骤包括：印刷焊锡后去除所述丝网掩膜，形成待回流结构；对所述待回流结构进行回流焊接，并在回流焊接过程中利用平板压在所述待回流结构表面，以形成具有平整平面的凸点焊盘。当所述凸点焊盘背离所述底部焊盘一侧的表面为平整平面时，各个凸点焊盘之间的焊盘共面性更好。
相应的，本申请实施例还提供了一种封装芯片，包括芯片、如上述任一实施例所述的芯片封装结构，以及覆盖所述芯片的塑封体。
综上所述，本申请实施例提供了一种芯片封装结构及其制备方法、封装芯片，其中，所述芯片封装结构在底部焊盘表面还设置有凸点焊盘，所述凸点焊盘背离所述基板一侧的表面高于所述基板的第二表面，即凸点焊盘的底面相对于基板底面向外突出，以降低封装结构在表面贴装工序(Surface Mounted Technology，SMT)焊接时出现焊接异常的概率，满足封装结构的封装可靠性要求，且提高封装结构的封装易焊性。
同时由于采用凸点焊盘代替焊锡球，所述凸点焊盘相较于焊锡球结构的高度可以做的更小，有利于保证封装结构的整体厚度较小，满足封装结构的轻薄化要求。
本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种芯片封装结构，其特征在于，用于芯片封装，所述芯片封装结构包括：
基板，所述基板包括相背设置的第一表面和第二表面，所述基板还包括互联走线，所述互联走线位于所述基板内部，所述第一表面用于设置所述芯片，所述芯片与所述互联走线电连接；
多个底部焊盘，所述底部焊盘位于所述基板的第二表面，且与所述互联走线电连接；
多个凸点焊盘，所述多个凸点焊盘与所述多个底部焊盘一一对应，所述凸点焊盘设置于与所述凸点焊盘对应的底部焊盘表面，且所述凸点焊盘背离所述基板一侧的表面高于所述第二表面。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，用于暴露出全部或部分所述底部焊盘。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述焊盘开口完全暴露出所述底部焊盘，且所述焊盘开口周围的阻焊油墨层与所述底部焊盘互不接触。
4.根据权利要求2所述的芯片封装结构，其特征在于，所述焊盘开口暴露出部分所述底部焊盘，且所述阻焊油墨层覆盖部分所述底部焊盘。
5.根据权利要求2所述的芯片封装结构，其特征在于，所述凸点焊盘的底面高出所述阻焊油墨层的底面。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述凸点焊盘的底面相较于所述阻焊油墨层的底面的突出高度的取值范围为(0μm，100μm]。
7.根据权利要求1-6任一项所述的芯片封装结构，其特征在于，所述凸点焊盘背离所述底部焊盘一侧的表面为平整平面或弧形表面。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述凸点焊盘的剖面形状包括矩形、梯形和圆形中的任意一种。
9.一种芯片封装结构的制备方法，其特征在于，包括：
提供基板，所述基板包括相背设置的第一表面和第二表面，所述基板还包括互联走线，所述互联走线位于所述基板内部，所述第一表面用于设置所述芯片，所述芯片与所述互联走线电连接；
形成底部焊盘，所述底部焊盘位于所述基板的第二表面，且与所述互联走线电连接；
形成凸点焊盘，所述多个凸点焊盘与所述多个底部焊盘一一对应，所述凸点焊盘设置于与所述凸点焊盘对应的底部焊盘表面，且所述凸点焊盘背离所述基板一侧的表面高于所述第二表面。
10.根据权利要求9所述的方法，其特征在于，所述形成凸点焊盘的步骤包括：
利用丝网印刷工艺，在所述第二表面设置丝网掩膜，印刷形成所述凸点焊盘；
所述丝网掩膜包括多个丝网开口，所述丝网开口至少暴露出部分所述底部焊盘。
11.根据权利要求10所述的方法，其特征在于，当所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口完全暴露出所述底部焊盘，且所述焊盘开口周围的阻焊油墨层与所述底部焊盘互不接触时，所述丝网掩膜至少覆盖所述阻焊油墨层与所述底部焊盘之间的缝隙，所述丝网开口暴露出所述底部焊盘的中央区域。
12.根据权利要求10所述的方法，其特征在于，当所述第二表面还设置有阻焊油墨层，所述阻焊油墨层包括多个焊盘开口，所述焊盘开口暴露出部分所述底部焊盘，且所述阻焊油墨层覆盖部分所述底部焊盘时，所述丝网掩膜覆盖所述阻焊油墨层，所述丝网开口与所述焊盘开口的大小一致。
13.根据权利要求10所述的方法，其特征在于，所述印刷形成所述凸点焊盘的步骤包括：
印刷焊锡后去除所述丝网掩膜，形成待回流结构；
对所述待回流结构进行回流焊接，并在回流焊接过程中利用平板压在所述待回流结构表面，以形成具有平整平面的凸点焊盘。
14.一种封装芯片，其特征在于，包括芯片、如权利要求1-8任一项所述的芯片封装结构，以及覆盖所述芯片的塑封体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116321796A (zh) * 2023-01-12 2023-06-23 成都电科星拓科技有限公司 一种lga底面锡膏印刷助焊的封装装置及工艺
CN116705633A (zh) * 2023-07-25 2023-09-05 成都电科星拓科技有限公司 一种lga封装焊盘可焊性增强的实现方法及封装结构

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010054753A1 (en) * 1998-04-16 2001-12-27 Yoichi Oya Semiconductor package and mount board, and mounting method using the same
US20060051952A1 (en) * 2004-09-09 2006-03-09 Phoenix Precision Technology Corporation Method for fabricating conductive bump of circuit board
US20080164610A1 (en) * 2007-01-10 2008-07-10 Powertech Technology Inc. Substrate improving immobilization of ball pads for BGA packages
US20080188037A1 (en) * 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
CN101728340A (zh) * 2008-10-22 2010-06-09 索尼株式会社 半导体装置及其制造方法
CN101996902A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的制造方法
KR20150033912A (ko) * 2013-09-25 2015-04-02 주식회사 심텍 초박형 인쇄회로기판과, 이를 포함하는 반도체 패키지 및 그 제조 방법
CN213660398U (zh) * 2020-10-22 2021-07-09 上海艾为电子技术股份有限公司 一种封装结构及封装芯片

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010054753A1 (en) * 1998-04-16 2001-12-27 Yoichi Oya Semiconductor package and mount board, and mounting method using the same
US20060051952A1 (en) * 2004-09-09 2006-03-09 Phoenix Precision Technology Corporation Method for fabricating conductive bump of circuit board
US20080164610A1 (en) * 2007-01-10 2008-07-10 Powertech Technology Inc. Substrate improving immobilization of ball pads for BGA packages
US20080188037A1 (en) * 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
CN101728340A (zh) * 2008-10-22 2010-06-09 索尼株式会社 半导体装置及其制造方法
CN101996902A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的制造方法
KR20150033912A (ko) * 2013-09-25 2015-04-02 주식회사 심텍 초박형 인쇄회로기판과, 이를 포함하는 반도체 패키지 및 그 제조 방법
CN213660398U (zh) * 2020-10-22 2021-07-09 上海艾为电子技术股份有限公司 一种封装结构及封装芯片

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116321796A (zh) * 2023-01-12 2023-06-23 成都电科星拓科技有限公司 一种lga底面锡膏印刷助焊的封装装置及工艺
CN116321796B (zh) * 2023-01-12 2024-11-05 成都电科星拓科技有限公司 一种lga底面锡膏印刷助焊的封装装置及工艺
CN116705633A (zh) * 2023-07-25 2023-09-05 成都电科星拓科技有限公司 一种lga封装焊盘可焊性增强的实现方法及封装结构

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