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CN111524965B - 降低高压互连影响的横向器件及制备方法 - Google Patents

降低高压互连影响的横向器件及制备方法 Download PDF

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Abstract

本发明提供一种降低高压互连影响的横向器件及制备方法，包括第一型掺杂杂质接触区、第二型掺杂杂质接触区、第二型掺杂杂质阱区、第一型掺杂杂质阱区、第一型掺杂杂质漂移区、第一型掺杂杂质外延层、绝缘埋层、第二型掺杂杂质衬底、源电极、栅电极、漏电极、栅氧化层、硅局部氧化隔离氧化层，通过不同的工艺步骤分别形成高压互连区的第一型掺杂杂质漂移区和非高压互连区的第一型掺杂杂质外延层，改变高压互连区的漂移区掺杂浓度，增强了高压互连区漂移区耗尽能力，提高了器件的击穿电压。

Description

降低高压互连影响的横向器件及制备方法
技术领域
本发明属于半导体功率器件领域，具体涉及一种降低高压互连影响的横向器件。
背景技术
随着功率半导体器件在电力设备和控制电路等领域取得了巨大的发展，未来对功率半导体器件的需求会越来越大。功率集成电路的优点就是高、低压器件单片集成，但是也对电路设计带来了严峻的挑战。
目前器件设计的样式大部分为跑道型，主要分为两部分区域：高压互连区和非高压互连区，其中高压互连区指的是高压互连线(High Voltage Interconnection，简称HVI)下方的区域结构。当高压互连线跨过横向双扩散金属氧化物半导体场效应管LDMOS(Lateral Double-Diffused MOSFET)等高压器件的漂移区时，会导致在电场线在器件表面的某个地方过于集中，从而使器件提前发生击穿。随着功率半导体器件在不同电路中的应用，LDMOS器件的耐压值不同，导致引出的高压互连线的电压等级也不断增大，对器件耐压的影响也越来越大。因此研究一种降低高压互连影响的制造方法具有重大的意义。
发明内容
本发明针对在高压互连电路中，高压互连线跨过横向器件表面时，导致电场线在器件局部区域过于集中，在器件表面产生感应电荷，使漂移区难以完全耗尽，造成器件提前发生击穿的问题，提供一种降低高压互连影响的横向器件。本发明通过改变高压互连区和非高压互连区的漂移区掺杂浓度，降低高压互连区的漂移区的掺杂浓度，提高了器件的耗尽能力，降低了高压互连线对器件无法达到预期耐压而提前击穿的影响。
为实现上述发明目的，本发明技术方案如下：
一种降低高压互连影响的横向器件，包括非高压互连区结构和高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成第一型掺杂杂质外延层6，在第一型掺杂杂质外延层6左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层6的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层6表面的硅局部氧化隔离氧化层13，栅氧化层12置于硅局部氧化隔离氧化层13左侧的半导体器件表面，栅氧化层12覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质外延层6表面，栅电极10置于栅氧化层12之上并覆盖部分硅局部氧化隔离氧化层13，源电极9位于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接，漏电极11位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；
高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成通过离子注入形成的第一型掺杂杂质漂移区5，在第一型掺杂杂质漂移区5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，漂移区表面的硅局部氧化隔离氧化层13，栅氧化层12置于硅局部氧化隔离氧化层13左侧的半导体器件表面，栅氧化层12覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第二型掺杂杂质接触区2及第一型掺杂杂漂移区5表面，栅电极10置于栅氧化层12之上并覆盖部分硅局部氧化隔离氧化层13，源电极9位于第二型掺杂杂质阱区3中的第二型掺杂杂质接触区2表面的上方，漏电极11位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面。
作为优选方式，所述器件结构的非高压互连区的第一型掺杂杂质外延层6和高压互连区的第一型掺杂杂质漂移区5的掺杂浓度不同。
作为优选方式，所述器件的非高压互连区第一型掺杂杂质外延层6和高压互连区的第一型掺杂杂质漂移区5是在不同的工艺步骤中形成。
作为优选方式，第一型掺杂杂质漂移区5和第一型掺杂杂质外延层6的厚度分别小于3微米。
作为优选方式，所述绝缘埋层7的材料为二氧化硅、或高K材料。
作为优选方式，所述的第一型掺杂杂质为施主型，第二型掺杂杂质为受主型时，此时，电极相对源极偏置在正电位；所述第一型掺杂杂质为受主型，第二型掺杂杂质为施主型时，此时，电极相对于源极偏置在负电位。
作为优选方式，所述第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1替换成第二型掺杂杂质接触区2，所述横向高压器件为横向绝缘栅双极性晶体管。
为实现上述发明目的，本发明还提供一种所述的降低高压互连影响的横向器件的制备方法，包括以下工艺步骤：
第一步：在第二型掺杂杂质衬底8上形成绝缘埋层7和第一型掺杂杂质外延层6；
第二布：涂胶、曝光、显影；
第三步：高压互连区离子注入形成第一型掺杂杂质漂移区5，去胶；
第四步：离子注入形成第二型掺杂杂质阱区3和第一型掺杂杂质阱区4；
第五步：热氧化形成硅局部氧化隔离氧化层13；
第六步：成长栅氧化层12及形成栅电极10；
第七步：离子注入形成第一型掺杂杂质接触区1和第二型掺杂杂质接触区2；
第八步：刻孔，淀积金属，刻蚀，形成源电极9和漏电极11。
本发明的增益效果为：通过不同的工艺步骤分别形成高压互连区的第一型掺杂杂质漂移区和非高压互连区的第一型掺杂杂质外延层，改变高压互连区的漂移区掺杂浓度，增强了高压互连区漂移区耗尽能力，提高了器件的击穿电压。
附图说明
图1为本发明实施例1提供的一种降低高压互连影响的横向器件的跑道型版图结构示意图；
图2为沿本发明图1中AB线的截面示意图，即非高压互连区器件结构示意图；
图3为沿本发明图1中AC线的截面示意图，即高压互连区器件结构示意图；
图4为本发明实施例2中高压互连区的器件结构示意图。
图5为本发明实施例3中高压互连区的器件结构示意图。
1为第一型掺杂杂质接触区，2为第二型掺杂杂质接触区，3为第二型掺杂杂质阱区，4为第一型掺杂杂质阱区，5为第一型掺杂杂质漂移区，6为第一型掺杂杂质外延层，7为绝缘埋层，8为第二型掺杂杂质衬底，9为源电极，10为栅电极，11为漏电极，12为栅氧化层，13为硅局部氧化隔离氧化层。
具体实施方式
实施例1
本实施例提供一种降低高压互连影响的横向器件，包括非高压互连区结构和高压互连区结构；非高压互连区结构如图1中AB线截面所示，高压互连区结构如图1中AC线截面所示；
非高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成第一型掺杂杂质外延层6，在第一型掺杂杂质外延层6左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层6的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层6表面的硅局部氧化隔离氧化层13，栅氧化层12置于硅局部氧化隔离氧化层13左侧的半导体器件表面，栅氧化层12覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质外延层6表面，栅电极10置于栅氧化层12之上并覆盖部分硅局部氧化隔离氧化层13，源电极9位于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接，漏电极11位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；
高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成通过离子注入形成的第一型掺杂杂质漂移区5，在第一型掺杂杂质漂移区5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，漂移区表面的起隔离作用的硅局部氧化隔离氧化层13，栅氧化层12置于硅局部氧化隔离氧化层13左侧的半导体器件表面，栅氧化层12覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第二型掺杂杂质接触区2及第一型掺杂杂漂移区5表面，栅电极10置于栅氧化层12之上并覆盖部分硅局部氧化隔离氧化层13，源电极9位于第二型掺杂杂质阱区3中的第二型掺杂杂质接触区2表面的上方，漏电极11位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面。
所述器件结构的非高压互连区的第一型掺杂杂质外延层6和高压互连区的第一型掺杂杂质漂移区5的掺杂浓度不同。
所述器件的非高压互连区第一型掺杂杂质外延层6和高压互连区的第一型掺杂杂质漂移区5是在不同的工艺步骤中形成。
所述器件结构适应于薄层外延结构，即第一型掺杂杂质漂移区5和第一型掺杂杂质外延层6的厚度分别小于3微米。
所述绝缘埋层7的材料为二氧化硅、或高K材料。
所述的第一型掺杂杂质为施主型，第二型掺杂杂质为受主型时，此时，电极相对源极偏置在正电位；所述第一型掺杂杂质为受主型，第二型掺杂杂质为施主型时，此时，电极相对于源极偏置在负电位。
本实施例提供一种降低高压互连影响的横向器件的制备方法，包括以下工艺步骤：
第一步：在第二型掺杂杂质衬底8上形成绝缘埋层7和第一型掺杂杂质外延层6；
第二布：涂胶、曝光、显影；
第三步：高压互连区离子注入形成第一型掺杂杂质漂移区5，去胶；
第四步：离子注入形成第二型掺杂杂质阱区3和第一型掺杂杂质阱区4；
第五步：热氧化形成硅局部氧化隔离氧化层13；
第六步：成长栅氧化层12及形成栅电极10；
第七步：离子注入形成第一型掺杂杂质接触区1和第二型掺杂杂质接触区2；
第八步：刻孔，淀积金属，刻蚀，形成源电极9和漏电极11。
实施例2
如图4所示，本实施例与实施例1的区别为：所述第一型掺杂质阱区4内为第一型掺杂杂质接触区1时，所述横向高压器件为横向扩散金属氧化物场效应晶体管(LDMOS)，当替换为第二型掺杂杂质集电区2时，所述横向高压器件为横向绝缘栅双极性晶体管(LIGBT)。
实施例3
如图5所示，本实施例于实施例1的区别为：所述结构为SOI结构，此结构为体硅结构。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (8)

1.一种降低高压互连影响的横向器件，其特征在于：包括非高压互连区结构和高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底(8)、在第二型掺杂杂质衬底(8)上形成的绝缘埋层(7)，在绝缘埋层(7)上形成第一型掺杂杂质外延层(6)，在第一型掺杂杂质外延层(6)左侧通过离子注入形成第二型掺杂杂质阱区(3)，置于第二型掺杂杂质阱区(3)内部表面重掺杂的第一型掺杂杂质接触区(1)及第一型掺杂杂质接触区(1)相邻的第二型掺杂杂质接触区(2)，在第一型掺杂杂质外延层(6)的右侧通过离子注入形成的第一型掺杂杂质阱区(4)，置于第一型掺杂杂质阱区(4)内部表面重掺杂的第一型掺杂杂质接触区(1)，第一型掺杂杂质外延层(6)表面的硅局部氧化隔离氧化层(13)，栅氧化层(12)置于硅局部氧化隔离氧化层(13)左侧的半导体器件表面，栅氧化层(12)覆盖第二型掺杂杂质阱区(3)右侧表面，并覆盖部分置于第二型掺杂杂质阱区(3)内部表面重掺杂的第一型掺杂杂质接触区(1)及第一型掺杂杂质外延层(6)表面，栅电极(10)置于栅氧化层(12)之上并覆盖部分硅局部氧化隔离氧化层(13)，源电极(9)位于第二型掺杂杂质阱区(3)中的第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)表面的上方，并将第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)短接，漏电极(11)位于第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)的表面；
高压互连区结构包括第二型掺杂杂质衬底(8)、在第二型掺杂杂质衬底(8)上形成的绝缘埋层(7)，在绝缘埋层(7)上形成通过离子注入形成的第一型掺杂杂质漂移区(5)，在第一型掺杂杂质漂移区(5)左侧通过离子注入形成第二型掺杂杂质阱区(3)，置于第二型掺杂杂质阱区(3)内部表面重掺杂的第二型掺杂杂质接触区(2)，在第一型掺杂杂质漂移区(5)的右侧通过离子注入形成的第一型掺杂杂质阱区(4)，置于第一型掺杂杂质阱区(4)内部表面重掺杂的第一型掺杂杂质接触区(1)，漂移区表面的硅局部氧化隔离氧化层(13)，栅氧化层(12)置于硅局部氧化隔离氧化层(13)左侧的半导体器件表面，栅氧化层(12)覆盖第二型掺杂杂质阱区(3)右侧表面，并覆盖部分第二型掺杂杂质接触区(2)及第一型掺杂杂漂移区(5)表面，栅电极(10)置于栅氧化层(12)之上并覆盖部分硅局部氧化隔离氧化层(13)，源电极(9)位于第二型掺杂杂质阱区(3)中的第二型掺杂杂质接触区(2)表面的上方，漏电极(11)位于第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)的表面，并且跨过器件表面。
2.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：非高压互连区结构的第一型掺杂杂质外延层(6)和高压互连区的第一型掺杂杂质漂移区(5)的掺杂浓度不同。
3.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：所述器件的非高压互连区第一型掺杂杂质外延层(6)和高压互连区的第一型掺杂杂质漂移区(5)是在不同的工艺步骤中形成。
4.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：第一型掺杂杂质漂移区(5)和第一型掺杂杂质外延层(6)的厚度分别小于3微米。
5.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：所述绝缘埋层(7)的材料为二氧化硅、或高K材料。
6.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：所述的第一型掺杂杂质为施主型，第二型掺杂杂质为受主型时，此时，电极相对源极偏置在正电位；所述第一型掺杂杂质为受主型，第二型掺杂杂质为施主型时，此时，电极相对于源极偏置在负电位。
7.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：非高压互连区结构和高压互连区结构的第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)替换成第二型掺杂杂质接触区(2)，横向器件为横向绝缘栅双极性晶体管。
8.权利要求1至7任意一项所述的降低高压互连影响的横向器件的制备方法，其特征在于包括以下工艺步骤：
第一步：在第二型掺杂杂质衬底(8)上形成绝缘埋层(7)和第一型掺杂杂质外延层(6)；
第二布：涂胶、曝光、显影；
第三步：高压互连区离子注入形成第一型掺杂杂质漂移区(5)，去胶；
第四步：离子注入形成第二型掺杂杂质阱区(3)和第一型掺杂杂质阱区(4)；
第五步：热氧化形成硅局部氧化隔离氧化层(13)；
第六步：成长栅氧化层(12)及形成栅电极(10)；
第七步：离子注入形成第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)；
第八步：刻孔，淀积金属，刻蚀，形成源电极(9)和漏电极(11)。
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